KR101863973B1

KR101863973B1 - 씨모스 아날로그 스위치 회로

Info

Publication number: KR101863973B1
Application number: KR1020130079986A
Authority: KR
Inventors: 권오준; 설정훈
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2013-07-08
Filing date: 2013-07-08
Publication date: 2018-06-04
Also published as: US20150008978A1; US9384854B2; KR20150006537A

Abstract

본 발명은 씨모스 아날로그 스위치에 관한 것이다. 본 발명의 씨모스 아날로그 스위치는 회로 구조를 개선함으로써, 전원전압이 인가될 때 스위칭 온 동작하는 MOS 소자의 양단 전압을 MOS의 기판 노드로 바이어스 하고, 또한 스위칭 오프 동작시에는 MOS 소자의 기판 전압을 접지전압(vss) 상태로 바이어스 한다. 그리고 MOS 소자의 양단에 이상 고전압이 인가될 경우에도 플로팅 상태인 MOS 소자의 기판 전압을 접지전압(vss) 상태로 바이어스 시키고 있다. 이에 따라 종래 아날로그 스위치에 비해 문턱 전압 및 도통 저항이 감소하고 주파수 대역폭이 증대되는 이점이 있다.

Description

씨모스 아날로그 스위치 회로{CMOS Analogue Switch circuit}

본 발명은 CMOS 스위치 회로에 관한 것으로, 더욱 상세하게는 스위칭 소자로서 동작하는 트랜지스터의 기판(body) 전압의 바이어스를 통해 기판과 소스 단자 간의 전압 차이로 발생하는 기판효과를 억제함과 동시에 전원전압(vdd)의 인가 여부와 상관없이 기판 전압을 접지전압(vss) 상태로 항상 일정하게 유지되게 하는 CMOS 아날로그 스위치 회로에 관한 것이다.

아날로그 스위치는 외부의 제어신호에 의하여 아날로그 신호를 온(on)/오프(off)하는 기능을 한다. 특히 온/오프 동작이 정상 동작할 수 있도록 상기 제어신호가 불필요한 신호가 되지 않도록 주의해야 한다.

이러한 아날로그 스위치를 설계하기 위해서는 구동전력이 작고 스위칭 속도가 뛰어난 MOSFET 트랜지스터(이하, 'MOS'라 칭함)가 이용된다.

이하에서는 MOS가 제공되어 설계된 아날로그 스위치의 몇 가지 예를 살펴보기로 한다.

도 1은 종래 기술에 따라 설계된 CMOS 타입의 아날로그 스위치의 회로 구성도이다.

도 1에 제시된 아날로그 스위치는 2개의 MOS가 제공된 경우이다. 즉, 서로 다른 타입인 NMOS와 PMOS가 서로 병렬로 연결된다.

상기 NMOS 및 PMOS는 게이트에는 제어신호(control signal)를 인가하는 제어단자와 연결된다. 제어단자는 스위치를 온/오프 하도록 하이(high) 또는 로우(low) 상태의 제어신호를 제공한다.

그리고 NMOS 및 PMOS의 드레인 측과 소스 측이 스위치의 양쪽 노드가 된다.

이와 같은 구성된 도 1의 아날로그 스위치(10)는, NMOS 및 PMOS에 인가되는 제어신호에 의해 신호가 전달 또는 차단된다. 즉, NMOS에 하이 상태의 제어신호가 인가되고 PMOS에 로우 상태의 제어신호가 인가되면 NMOS 와 PMOS에 채널(channel)이 형성되어 신호가 전달된다. 반면 NMOS에 로우 상태의 제어신호가 인가되고 PMOS에 하이 상태의 제어신호가 인가되면 NMOS와 PMOS 는 컷 오프(cut-off) 상태로서 신호 전달이 차단된다.

하지만, 도 1의 구성을 갖는 아날로그 스위치는 NMOS 및 PMOS의 소스 측에 전원전압 레벨이 직접 인가되기 때문에 기판과 소스 간에 전압 차이가 생기는 현상이 발생하게 된다. 이러한 현상을 기판 효과라고 하는데, 상기 기판 효과가 나타나는 경우에는 아날로그 스위치의 특성 저하를 초래한다. 예컨대, MOS의 문턱 전압을 상승시키고 도통 저항을 증가시킨다. 트랜지스터에서 문턱 전압의 상승은 전력 소비를 증가시키며 도통 저항의 증가는 트랜지스터의 정상적인 온/오프 동작을 방해한다. 뿐만 아니라, 아날로그 스위치의 선형 특성 및 고조파 왜곡특성 저하도 일으킨다.

종래에 이를 해결하기 위한 방안으로 다른 회로 구성을 갖는 아날로그 스위치가 제안된 바 있다. 이는 도 2를 참조하기로 한다.

도 2는 종래 기술에 따라 설계된 다른 구조의 아날로그 스위치 구성도이다.

도 2의 아날로그 스위치(20)는 동일한 타입의 총 3개의 MOS가 사용된다. 즉 스위치 기능을 수행하는 NMOS 1, 상기 NMOS 1의 기판전압을 바이어스 하도록 제공된 NMOS 2 및 NMOS 3을 포함한다.

NMOS 1은 게이트가 제어단자(22)와 연결되고, 소스와 드레인은 NMOS 1의 양쪽 단자로서, NMOS 1의 온/오프 동작과 관련된다. 예컨대 드레인측 단자는 NMOS 1을 오프시키는 단자이고, 소스측 단자는 NMOS 1을 온시키는 단자이다. NMOS 2의 게이트는 제어단자(22)와 연결되고, 소스 및 기판은 NMOS 1의 기판노드 a와 연결된다. NMOS 3은 게이트가 인버터를 매개로 제어단자(22)와 연결되고, 드레인은 NMOS 2의 기판노드 a와 연결되며, 소스는 접지된 상태이다.

이와 같은 회로 구성을 갖는 아날로그 스위치의 경우에는 기판효과의 발생을 방지할 수 있다. 이는 스위치로 동작하는 NMOS 1의 소스와 기판 간에 전압 차이가 발생하지 않기 때문이다.

즉, 제어단자(22)로부터 하이 상태의 제어신호가 발생하면, NMOS 1 및 NMOS 2는 턴-온 동작하여 신호 전달을 위한 채널이 형성된다. 반대로 NMOS 3은 인버터에 의해 로우 상태의 제어신호가 인가되기 때문에 턴-오프 상태를 유지한다.

이때, NMOS 2의 소스와 기판은 NMOS 1의 기판노드 a에 연결된 상태이기 때문에, 제1 NOMS의 드레인과 제2 NMOS의 드레인이 연결되는 노드 b의 전압 레벨은 상기 기판노드 a로 그대로 전달된다.

따라서 NMOS 1의 소스와 기판 간에는 전압 차이가 발생하지 않게 된다. 이는 기판효과 현상이 나타나지 않음을 의미한다.

하지만, 상기 도 2는 전원전압(vdd)이 정상 공급되는 경우에 한정된다.

만약 전원전압(vdd)이 인가되지 않을 경우에는 다른 문제점이 초래되게 된다. 즉 전원전압이 인가되지 않으면, 제어단자(22)와 NMOS1의 드레인측 단자는 모두 접지전압(vss) 레벨 상태가 되기 때문에, 기판 노드 a는 플로팅(floating) 상태가 된다. 이처럼 기판 노드 a가 접지전압(vss) 레벨로 되지 않으면 NMOS 1은 래치-업 불량 및 누설 전류 불량이 발생할 수 있는 상태로서 전체적으로 안정한 상태를 유지할 수 없게 된다.

이에 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 본 발명은 아날로그 스위치에 인가되는 신호의 전압 레벨에 따른 기판(body) 전압의 바이어스를 통해 기판효과가 발생하지 않도록 그 회로 구성이 개선된 씨모스 아날로그 스위치 회로를 제공하는 것이다.

본 발명의 다른 목적은 기판 전압이 플로팅(floating)되는 현상을 방지하는 것이다.

상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 전원전압(vdd)이 공급되고, 외부에서 인가되는 제어신호에 따라 스위칭 동작하는 제1 MOS; 및 상기 제1 MOS가 턴-온 동작하면 상기 제1 MOS의 드레인 측 또는 소스 측 전압을 추출하여 상기 제1 MOS의 기판 노드로 바이어스 하는 전압 추출부를 포함하는 씨모스 아날로그 스위치가 제공된다.

상기 전압 추출부는, 상기 제1 MOS의 드레인 측 전압을 추출하는 제1 전압 추출부; 및 상기 제1 MOS의 소스 측 전압을 추출하는 제2 전압 추출부를 포함한다.

그리고 상기 제1 전압 추출부는, 게이트 노드와 드레인 노드가 교차하여 상기 제1 MOS의 게이트 단자 및 드레인 단자와 연결되며, 소스 노드는 상기 기판 노드와 연결되는 제2 및 제3 MOS를 포함하고, 상기 제2 전압 추출부는, 게이트 노드와 드레인 노드가 교차하여 상기 제1 MOS의 게이트 노드 및 소스 단자와 연결되며, 소스 노드는 상기 기판 노드와 연결되는 제4 및 제5 MOS를 포함하며, 상기 제1 MOS 내지 제5 MOS는 서로 동일한 타입의 MOS로 구성된다.

한편 상기 기판 노드의 전압 전위는 상기 제1 MOS의 게이트 측 전압 전위 또는 상기 제1 MOS의 소스 측 전압 전위와 동일하게 된다.

또한 상기 제1 MOS의 게이트 단자에 상기 전원전압(vdd)보다 높은 전압이 인가되도록 상기 전원전압(vdd)을 승압하는 전하펌프를 더 포함하고 있다.

그리고 본 실시 예는 상기 제1 MOS의 게이트 노드와 연결되는 인버터; 및 상기 인버터의 출력 신호에 따라 온/오프 동작하도록 연결되는 제6 MOS를 더 포함하고, 상기 전원전압(vdd)이 공급되고 상기 제1 MOS가 턴-오프 상태일 때, 상기 기판 노드의 기판 전압은 상기 인버터의 하이 신호에 의해 턴-온 동작하는 상기 제6 MOS를 통해 접지전압(vss)으로 바이어스 시킨다.

상기 제6 MOS의 게이트는 상기 인버터의 출력단과 연결되며, 드레인은 상기 기판 노드와 연결되고, 소스는 접지 연결된다.

그리고 상기 인버터는, 상기 제1 MOS의 드레인 측 전압 및 소스 측 전압이 문턱 전압 이상일 때 동작하게 된다.

또한 본 실시 예는 상기 제1 MOS에 인가되는 제어신호와 반대의 위상을 갖는 제어신호를 인가받는 제7 MOS를 더 포함하고, 상기 제7 MOS는 상기 제6 MOS가 턴-오프 상태를 유지할 경우, 하이 상태의 제어신호에 의하여 턴-온 동작하여 접지전압(vss) 레벨을 갖는 상기 기판 노드의 기판 전압을 접지전압(vss)으로 바이어스 한다.

여기서 상기 제6 MOS 및 제7MOS는 상기 제1 MOS와 동일한 타입의 MOS로 구성된다.

한편, 본 실시 예는 2개의 MOS로 구성된 제3 전압 추출부를 더 포함하고, 상기 2개의 MOS는 각 게이트 노드와 드레인 노드가 서로 교차하여 상기 제1 MOS의 드레인 노드 및 소스 노드에 연결된다. 그리고 상기 2개의 MOS는 상기 제1 MOS와 다른 타입이다. 또한 상기 2개의 MOS는 상기 제1 MOS의 드레인 측 또는 소스 측에 인가되는 이상 전압을 추출한다.

그리고 제3 전압 추출부는 상기 전원전압(vdd)이 미 공급된 상태에서 상기 제1 MOS의 드레인 측 또는 소스 측에 이상 전압이 인가됨을 추출하고, 상기 제3 전압 추출부 및 상기 인버터의 출력 신호에 따라 턴-온 동작하는 상기 제6 MOS를 통해 상기 기판 노드의 기판 전압을 접지전압(vss)으로 바이어스 한다.

이와 같은 구성을 제공하는 본 발명의 씨모스 아날로그 스위치 회로에 따르면 다음과 같은 효과가 있다.

본 발명은 전원전압이 인가될 때 스위칭 온 동작하는 MOS의 양단 전압을 최소 전압 추출부를 사용하여 MOS의 기판 노드로 바이어스 하기 때문에, MOS의 소스 전압과 기판 전압이 동일한 전압 전위를 가질 수 있어 기판효과를 제거할 수 있다.

또한 본 발명은 전원전압이 인가될 때 스위칭 오프 동작하는 MOS의 기판 전압을 접지전압(vss) 상태로 바이어스 할 수 있고, 아울러, MOS의 양단에 이상 고전압이 인가될 경우에도 최대전압 추출부를 통해 MOS의 기판 전압을 플로팅 상태에서 접지전압(vss) 상태로 바이어스 할 수 있다.

이처럼 본 발명은 종래 스위칭 구조의 문제점인 기판 효과를 제거하고 아울러 기판전압이 플로팅(floating) 되는 문제를 해소하도록 회로 구성이 개선된 씨모스 아날로그 스위치를 제공하고 있다.

따라서, 종래 씨모스 아날로그 스위치에 비해 문턱 전압 및 도통 저항이 감소되고 주파수 대역폭이 증대되는 효과를 기대할 수 있다.

아울러 본 씨모스 아날로그 스위치가 샘플-홀드 회로에 적용되면, 고조파 왜곡 특성이 향상되는 효과도 있다.

도 1은 종래 기술에 따라 설계된 CMOS 타입의 아날로그 스위치의 회로 구성도
도 2는 종래 기술에 따라 설계된 다른 구조의 아날로그 스위치 구성도
도 3은 본 발명의 바람직한 실시 예에 따른 씨모스 아날로그 스위치의 회로 구성도
도 4 내지 도 6은 본 발명의 스위치 회로 종래 기술의 스위치 회로와의 비교 특성을 보인 그래프로서,
도 4는 입력전압에 따른 NMOS 문턱전압의 변화특성을 보인 그래프
도 5는 도통 저항의 변화 특성을 보인 그래프
도 6은 전원전압(vdd)의 미 인가시 입력 전압에 따른 기판 전압의 변화를 보인 그래프

이하 본 발명에 의한 씨모스 아날로그 스위치 회로의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 3은 본 발명의 바람직한 실시 예에 따른 씨모스 아날로그 스위치의 회로 구성도이다.

도 3에 도시된 바와 같이 씨모스 아날로그 스위치(30)는 스위치 기능을 수행하는 NMOS 31이 구비된다. NMOS 31은 게이트가 턴 온 및 턴 오프 동작을 위한 제어신호를 인가받고, 드레인 및 소스 측 단자 전압은 후술하는 최소전압 출력부(40)(42)를 통해 NMOS 31의 기판 전압을 바이어스 하는 역할을 한다.

NMOS 31의 양단에 인가되는 전압 즉, 상기 드레인 및 소스 측 단자 전압을 이용하여 상기 NMOS 31의 기판 전압을 접지 전원(vss) 레벨로 바이어스 하는 제1 최소전압 추출부(40) 및 제2 최소전압 출력부(42)가 구비된다.

제1 최소전압 출력부(40) 및 제2 최소전압 출력부(42)는 각각 게이트와 드레인이 서로 교차된 2개의 NMOS로 구성된다. 즉 제1 최소전압 출력부(40)는 NMOS 32 및 NMOS 33으로 구성되며, 제2 최소전압 출력부(42)는 NMOS 34 및 NMOS 35로 구성되어 있다. 그리고 제1 최소전압 출력부(40)를 구성하는 NMOS 32의 드레인 및 NMOS 33의 게이트는 NMOS 31의 드레인측 노드 b와 연결되고, NMOS 32의 게이트 및 NMOS 33의 드레인은 NMOS 31의 게이트측 노드 a와 연결된다. 그리고 제2 최소전압 출력부(42)를 구성하는 NMOS 34의 드레인 및 NMOS 35의 게이트는 NMOS 31의 게이트측 노드 a와 연결되고, NMOS 34의 게이트 및 NMOS 35의 드레인은 NMOS 31의 소스측 노드 c와 연결된다. 아울러 NMOS 32, NMOS 33, NMOS 34 및 NMOS 35의 각 소스는 NMOS 31의 기판 노드 d와 연결된다. 기판 노드 d는 NMOS 32, NMOS 33, NMOS 34 및 NMOS 35의 각 소스가 공통으로 연결되기 노드이기 때문에 공통 소스 노드라고 하기도 한다.

상기 NMOS 31의 노드 b 및 노드 c에 최대 전압 출력부(50)가 연결된다. 최대 전압 출력부(50)는, NMOS 31의 양단에 전원전압(vdd) 이상의 고전압이 인가될 때 NMOS 31의 기판전압을 접지전압(vss) 레벨로 바이어스 하는 역할을 한다. 최대전압 출력부(50)는 게이트와 드레인이 서로 교차하여 구비되는 PMOS 41 및 PMOS 42를 포함한다. 여기서, 상기 PMOS 41의 드레인은 노드 b와 연결되고 상기 PMOS 42의 드레인은 노드 c와 연결된다.

최대 전압 출력부(50)의 출력 노드에는 제1 인버터(60)가 구비된다. 제1 인버터(60)는 PMOS 43과 NMOS 36으로 구성된다. PMOS 43 및 NMOS 36의 게이트는 NMOS 31의 게이트 단자 a와 연결된 상태이다.

제1 인버터(60)의 출력 측에는 기판 전압을 접지전압(vss) 레벨로 바이어스 할 때 동작하는 NMOS 39가 연결되어 있다. NMOS 39는 드레인이 기판 노드 d와 연결되고, 소스는 접지전압(vss)과 연결된다.

제1 인버터(60)는 NMOS 31의 양단 전압, 즉 노드 b 및 노드 c의 전압 전위가 기 설정된 문턱 전압보다 높은 경우에 동작한다. 따라서, 경우에 따라서 NMOS 31의 양단 전압이 문턱 전압보다 낮은 경우에는 제1 인버터(60)의 미 동작으로 인하여 NMOS 31의 기판 전압을 접지전압(vss) 레벨로 바이어스 할 수 있어야 한다.

이를 위하여 게이트 노드 a에 게이트가 연결되고 드레인은 기판 노드 d와 연결되며, 소스는 접지전압(vss)에 연결되는 NMOS 38이 구비된다. NMOS 38는 제어신호와 반대 위상의 제어신호를 인가받도록 게이트 측에 제2 인버터(70)가 제공된다.

한편 NMOS 31의 게이트에 인가되는 전압은 전원전압(vdd)보다 높게 공급되도록 설계가 이루어진다. 이는 NMOS 31의 도통 저항 감소 등의 실용적인 이유들 때문에 높게 설계해야하는 필요성 때문이다. 실시 예에서는 이를 위하여 전원전압(vdd)과 NMOS 31의 게이트 단자 a 사이에 전하 펌프(charge pump)(80) 및 버퍼(82)를 구성하고 있다. 따라서 전원전압(vdd)은 전하 펌프(80)를 통해 설계에서 요구하는 높은 전압 값으로 변환된 후 NMOS 31의 게이트 측에 인가되게 된다.

이어서는, 씨모스 아날로그 스위치(30)의 작용을 설명하기로 한다.

본 실시 예에 따르면, 씨모스 아날로그 스위치(30)는 종래기술에서 언급된 기판효과 발생 및 기판전압이 플로팅(floating)되는 문제를 해결하기 위한 것이다. 그래서 스위칭 동작하는 NMOS 31의 소스와 기판 노드의 전압 차이가 발생하지 않도록 해야 하고, 또한 기판 노드 d의 기판 전압이 접지전압(vss) 레벨로 안정되게 유지되어야 한다.

이를 위해 이하에서는 3가지 경우를 살펴보기로 할 것이다. 즉 기판 효과는 전원전압(vdd)이 공급되는 조건에서 NMOS 31이 턴-온 된 상태에서 발생할 수 있고, 기판전압의 플로팅 상태는 NMOS 31은 턴-오프된 상태이면서 전원전압(vdd)의 유무에 따른 조건에서 각각 발생할 수 있기 때문에, 상기 조건에 따라 기판효과를 억제하고, 또한 기판전압이 접지전압(vss)으로 바이어스되는 동작을 구분하여 살펴볼 것이다.

첫 번째, 아날로그 스위치(30)에 전원전압(vdd)이 공급되고 NMOS 31이 턴-온 상태이다.

하이 상태의 제어신호(control signal)가 인가되면, 전원전압(vdd)은 전하 펌프(80) 및 버퍼(82)에 의하여 그 전원전압(vdd)은 더 높은 고전압으로 변환되고 상기 게이트 노드 a에 걸리게 된다.

이때 상기 제어신호에 따라 게이트 노드 a도 하이 상태가 되기 때문에 NMOS 31은 턴-온 동작하게 된다. 그리고 NMOS 31이 턴-온 되면 드레인 및 소스 측의 노드 b와 노드 c의 전압 전위는 서로 일치한 상태가 된다.

이 상태에서 제1 최소전압 추출부(40)는 NMOS 32와 NMOS 33의 게이트 단자를 통해 게이트 노드 a 및 노드 b의 전압을 인가받게 된다. 따라서 기판 노드 d에는 노드 b의 전압이 발생하게 된다. 아울러 제2 최소전압 출력부(42)는 NMOS 34와 NMOS 35의 게이트 단자를 통해 게이트 노드 a 및 노드 c의 전압을 인가받게 된다. 따라서 기판 노드 d에는 노드 c의 전압이 발생하게 된다.

이에 따라 NMOS 31의 기판 노드 d에는 노드 b 또는 노드 c의 전압이 걸리기 되기 때문에, 기판 노드 d의 기판 전압은 실질적으로 노드 b 또는 노드 c의 전압과 동일한 상태가 된다. 그 결과 NMOS 31의 소스와 기판은 동일한 전위레벨의 전압을 가지게 되어 전압 차이가 나타나지 않는다.

이처럼, 본 실시 예에 따르면 종래 아날로그 스위치에서 발생하는 기판효과를 원천적으로 방지함으로써 문턱 전압의 상승 및 도통 저항을 감소시킬 수 있게 된다.

한편, 전원전압(vdd) 공급 및 NMOS 31이 턴-온 될 때, 상기 기판 노드 d에 연결된 NMOS 39 및 NMOS 38은 회로 동작에 영향을 미치지 않게 된다. 즉, 전술한 바와 같이 노드 b 및 노드 c는 기판 노드 d와 전압 전위가 동일하기 때문에, 최대 전압 출력부(50)의 출력 노드는 하이 임피던스 상태가 된다. 그러나 제1 인버터(60)의 PMOS 43 및 NMOS 36의 게이트 단자에는 하이 상태의 노드 a가 연결된 상태이기 때문에 제1 인버터(60)의 출력 측은 로우 상태로서 접지전압(vss) 레벨 상태가 된다. 또한 제2 인버터(70)도 입력이 하이 상태의 노드 a와 연결된 상태이기 때문에 제2 인버터(70)의 출력 측은 로우 상태로서 접지전압(vss) 레벨 상태가 된다. 따라서 제1 인버터(60) 및 제2 인버터(70)의 출력 측에 연결된 NMOS 39 및 NMOS 38은 모두 컷-오프(cut- off) 영역에 있게 되기 때문이다.

두 번째, 아날로그 스위치에 전원전압(vdd)이 공급되고, NMOS 31이 턴-오프 상태인 경우이다. 이 경우는 기판 노드 d의 기판 전압을 접지전압(vss)으로 바이어스 시킬 수 있다.

이를 설명하면, NMOS 31은 턴-오프 상태이기 때문에 제어신호는 로우 상태일 것이다. 따라서 게이트 노드 a에 걸리는 전압 역시 접지전압(vss) 상태가 된다.

그렇기 때문에, 제1 최소전압 추출부(40)에 노드 b의 전압과 접지전압(vss)이 걸리므로 기판 노드 d의 전압도 접지전압(vss)이 걸리게 된다. 마찬가지로 제2 최소전압 추출부(42)에 노드 c의 전압과 접지전압(vss)이 걸리므로 기판 노드 d의 전압도 접지전압(vss)이 걸리게 된다.

상기 기판 노드 d의 전압이 접지전압(vss) 레벨 상태에서는 이를 접지전압(vss) 상태로 안정되게 바이어스를 해줘야 한다. 이는 기판 노드 d와 연결된 NMOS 39의 턴-온 동작으로 수행된다. 즉, 게이트 노드 a는 접지전압(vss) 상태이므로, 게이트 노드 a와 연결된 제1 인버터(60)의 출력 측에는 하이 상태의 출력값이 출력된다. 이에 제1 인버터(60)의 출력 측에 연결된 NMOS 39는 하이 상태의 게이트 입력에 따라 턴-온 동작하고, 이에 NMOS 39를 통해 기판 노드 d의 기판 전압을 접지전압(vss) 으로 바이어스 시킨다. 따라서 전원전압(vdd)이 인가되지 않을 때 기판 전압이 플로팅 되는 문제를 해결할 수 있게 된다.

한편, 상기의 기판 전압을 접지전압(vss)으로 바이어스 시키는 경우는, 제1 인버터(60)의 출력 값이 하이 상태로 출력될 수 있는 상태가 전제되어야 함은 당연하다. 만약 제1 인버터(60)가 동작하지 못하여 NMOS 39가 턴-오프 상태를 유지하게 되면, 기판 전압을 접지전압(vss)으로 바이어스 시키지 못하기 때문이다. 제1 인버터(60)를 동작시킬 수 있는 조건은 NMOS 31의 노드 b 및 노드 c의 전압이 상기 제1 인버터(60)를 동작시킬 수 있는 문턱 전압 이상인 경우이어야 한다.

그런데, 경우에 따라서 NMOS 31의 노드 b 및 노드 c의 전압이 문턱 전압보다 낮은 경우가 발생할 수 있다.

이때는 제1 최소전압 출력부(40) 측에 연결된 NMOS 38을 통해 기판 전압을 접지전압(vss) 으로 바이어스 시킬 수 있다. 즉, 제1 인버터(60)가 동작하지 못한 영역일 때, 게이트 노드 a와 연결된 제2 인버터(70)의 출력 측은 하이 상태의 출력값을 출력하게 된다. 그렇게 되면, NMOS 38은 턴-온 동작하게 되며, 따라서 기판 노드 d의 기판 전압은 상기 NMOS 38을 통해 접지전압(vss)으로 바이어스된다.

이와 같이, 본 실시 예는 전원전압(vdd)이 공급되고 NMOS 31이 턴-오프 상태인 경우에도, 기판 전압을 접지전압(vss)으로 고정시킬 수 있는 것이다.

세 번째, 전원전압(vdd)이 공급되지 않으면서 NMOS 31의 노드 b 또는 노드 c에 불안전한 이상 전압이 인가되는 경우이다. 이때에도 상기 두 번째 경우와 같이 기판 전압을 접지전압(vss)으로 고정할 필요가 있다.

전원전압(vdd)이 인가되지 않은 상태이기 때문에, 이와 연결된 게이트 노드 a는 접지전압(vss) 레벨 상태이다. 또한 제2 인버터(70)의 출력 측도 접지전압(vss) 레벨 상태이다. 따라서 NMOS 38은 컷-오프(cut-off) 영역에 있게 된다.

그 상태에서, 노드 b 또는 노드 c에 이상 전압이 유입되면, 상기 노드 b 및 노드 c와 연결된 최대 전압 출력부(50)가 이를 추출하게 된다.

그리고 최대 전압 출력부(50)는 노드 b 및 노드 c의 전압을 추출한 다음 노드 b 또는 노드 c 중 더 높은 전압을 출력한다. 출력된 전압은 제1 인버터(60)로 입력된다.

이때 제1 인버터(60)의 전원전압은 노드 b 또는 노드 c에서 발생한 이상 전압이고, 그 이상 전압은 상기 최대 전압 출력부(50)가 출력한 전압과 동일하기 때문에, 제1 인버터(60)는 최대 전압 출력부(50)에서 출력된 출력 전압을 그대로 출력하게 된다. 이에따라 하이 상태의 입력을 인가받은 NMOS 39는 턴-온 동작한다.

NMOS 39의 턴-온에 따라 기판 노드 d의 기판 전압은 NMOS 39를 통해 접지전압(vss)으로 바이어스 된다.

이의 세 번째 경우를 보면, NMOS 31의 양단에 이상 전압이 인가된 경우에도 기판 전압을 접지전압(vss) 상태로 바이어스 시키고 있음을 알 수 있다.

이와 같이 기판 전압을 접지전압(vss)으로 안정되게 바이어스 함으로써 종래 기술에서 문제점으로 언급된 문턱 전압 및 도통 저항을 효과적으로 감소시킬 수 있게 된다.

이는 종래 기술에 따른 아날로그 스위치 회로와의 실험결과를 통해 확인되었다. 즉 본 실시 예에서는 문턱 전압의 변화, 도통 저항의 변화 및 기판 노드 전압의 변화를 상호 비교하였다. 이는 도 4 내지 도 6을 참조하기로 한다.

도 4는 입력전압에 따른 NMOS 문턱전압의 변화특성을 보인 그래프이다.

도면에서 A는 스위치의 입력전압을 나타내고, a"는 종래의 아날로그 스위치(도 2)의 NMOS 문턱전압, a'는 본 실시 예의 아날로그 스위치의 NMOS 문턱전압의 변화 특성을 보이고 있다.

이를 보면, 본 실시 예에 따른 문턱전압은 a'와 같이 일정하게 유지되고 있다. 반면 종래 기술에 따른 문턱 전압이 비 선형적으로 증가하고 있다.

도 5는 도통 저항의 변화 특성을 보인 그래프이다. 도면에서 B는 스위치의 입력전압을 나타내고, b"는 종래의 아날로그 스위치(도 2)의 도통저항의 변화 특성, b'는 본 실시 예의 아날로그 스위치의 도통 저항의 변화 특성을 보이고 있다.

이를 보면 본 발명의 도통 저항 특성(b')이 종래 기술의 도통 저항 특성(b")보다 더 감소하고 있음을 확인할 수 있다.

도 6은 전원전압(vdd)의 미 인가시 입력 전압에 따른 기판 전압의 변화를 보인 그래프이다.

도면에서 C는 스위치의 입력전압을 나타내고, c"는 종래의 아날로그 스위치(도 2)의 기판 전압을 보이고 있고, c'는 본 실시 예의 아날로그 스위치의 기판 전압의 변화 특성을 보이고 있다.

도 6에서와 같이, 종래의 아날로그 스위치의 경우, 기판 전압 특성(c")은 플로팅 된 상태로 불안정한 상태임을 알 수 있고, 반면 본 실시 예의 아날로그 스위치는 기판 전압의 특성(c')이 접지전원(vss) 레벨 상태로 안정되게 바이어스 되고 있음을 알 수 있다.

이와 같이 본 실시 예에 아날로그 스위치는 문턱전압, 도통저항, 기판전압을 종래와 비교하였을 때, 문턱전압 및 도통저항은 감소하고, 또한 기판전압을 안정되게 접지전압(vss)으로 바이어스되고 있다.

한편, 상기에서 설명한 본 실시 예의 씨모스 아날로그 스위치는 NMOS 트랜지스터를 이용하여 구성하고 그 작용을 설명한 바 있다. 그러나 본 발명은 PMOS 트랜지스터를 이용하여 씨모스 아날로그 스위치를 구성함으로써, 기판효과 제거 및 기판전압을 플로팅되지 않도록 할 수 있으며, 이처럼 PMOS 트랜지스터를 이용한 경우에도 본 발명에 적용될 수 있음은 당연하다.

이상에서 설명한 바와 같이, 본 발명의 실시 예에서는 스위칭 동작을 수행하는 MOS 스위치의 소스와 기판 노드와의 전압 강하를 방지하고, MOS 스위치의 기판 노드에 걸리는 기판 전압은 접지전압(vss)으로 안정되게 바이어스 시킴으로써, 종래 아날로그 스위치에서 발생하는 문턱전압 및 도통저항의 상승을 억제하고, 아울러 기판전압이 플로팅되는 문제를 해결하고 있다.

이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.

30 : 씨모스 아날로그 스위치 40 : 제1 최소전압 추출부
42 : 제2 최소전압 추출부 50 : 최대전압 추출부
60 : 제1 인버터 70 : 제2 인버터
80 : 전하펌프 82 : 버퍼

Claims

전원전압(vdd)이 공급되고, 외부에서 인가되는 제어신호에 따라 스위칭 동작하는 제1 MOS; 및
상기 제1 MOS가 턴-온 동작하면 상기 제1 MOS의 드레인 측 또는 소스 측 전압을 추출하여 상기 제1 MOS의 기판 노드로 바이어스 하는 전압 추출부를 포함하고,
상기 전압 추출부는 적어도 두 개의 동일 타입의 MOS를 포함하는 것을 특징으로 하는 씨모스 아날로그 스위치.
제 1 항에 있어서,
상기 전압 추출부는,
상기 제1 MOS의 드레인 측 전압을 추출하는 제1 전압 추출부; 및
상기 제1 MOS의 소스 측 전압을 추출하는 제2 전압 추출부를 포함하는 씨모스 아날로그 스위치.
제 2 항에 있어서,
상기 제1 전압 추출부는, 게이트 노드와 드레인 노드가 교차하여 상기 제1 MOS의 게이트 단자 및 드레인 단자와 연결되며, 소스 노드는 상기 기판 노드와 연결되는 제2 및 제3 MOS를 포함하고,
상기 제2 전압 추출부는, 게이트 노드와 드레인 노드가 교차하여 상기 제1 MOS의 게이트 노드 및 소스 단자와 연결되며, 소스 노드는 상기 기판 노드와 연결되는 제4 및 제5 MOS를 포함하고,
상기 제1 MOS 내지 제5 MOS는 서로 동일한 타입의 MOS인 씨모스 아날로그 스위치.
제 3 항에 있어서,
상기 기판 노드의 전압 전위는 상기 제1 MOS의 게이트 측 전압 전위 또는 상기 제1 MOS의 소스 측 전압 전위와 동일한 씨모스 아날로그 스위치.
제 1 항에 있어서,
상기 제1 MOS의 게이트 단자에 상기 전원전압(vdd)보다 높은 전압이 인가되도록 상기 전원전압(vdd)을 승압하는 전하펌프를 더 포함하는 씨모스 아날로그 스위치.
제 1 항에 있어서,
상기 제1 MOS의 게이트 노드와 연결되는 인버터; 및
상기 인버터의 출력 신호에 따라 온/오프 동작하도록 연결되는 제6 MOS를 더 포함하고,
상기 전원전압(vdd)이 공급되고 상기 제1 MOS가 턴-오프 상태일 때, 상기 기판 노드의 기판 전압은 상기 인버터의 하이 신호에 의해 턴-온 동작하는 상기 제6 MOS를 통해 접지전압(vss)으로 바이어스 되는 씨모스 아날로그 스위치.
제 6 항에 있어서,
상기 제6 MOS는, 게이트가 상기 인버터의 출력단과 연결되며, 드레인은 상기 기판 노드와 연결되고, 소스는 접지 상태인 씨모스 아날로그 스위치.
제 7 항에 있어서,
상기 인버터는, 상기 제1 MOS의 드레인 측 전압 및 소스 측 전압이 문턱 전압 이상일 때 동작하는 씨모스 아날로그 스위치.
제 8 항에 있어서,
상기 제1 MOS에 인가되는 제어신호와 반대의 위상을 갖는 제어신호를 인가받는 제7 MOS를 더 포함하고,
상기 제7 MOS는 상기 제6 MOS가 턴-오프 상태를 유지할 경우, 하이 상태의 제어신호에 의하여 턴-온 동작하여 접지전압(vss) 레벨을 갖는 상기 기판 노드의 기판 전압을 접지전압(vss)으로 바이어스 하는 씨모스 아날로그 스위치.
제 9 항에 있어서,
상기 제6 MOS 및 제7MOS는 상기 제1 MOS와 동일한 타입의 MOS인 씨모스 아날로그 스위치.
제 6 항에 있어서,
각 게이트 노드와 드레인 노드가 서로 교차하여 상기 제1 MOS의 드레인 노드 및 소스 노드와 연결되는 2개의 MOS로 구성된 제3 전압 추출부를 더 포함하고,
상기 2개의 MOS는 상기 제1 MOS와 다른 타입이고, 상기 제1 MOS의 드레인 측 또는 소스 측에 인가되는 이상 전압을 추출하는 씨모스 아날로그 스위치.
제 11 항에 있어서,
상기 전원전압(vdd)이 미 공급된 상태에서, 상기 제3 전압 추출부가 상기 제1 MOS의 드레인 측 또는 소스 측에 이상 전압이 인가됨을 추출하고,
상기 제3 전압 추출부 및 상기 인버터의 출력 신호에 따라 턴-온 동작하는 상기 제6 MOS를 통해 상기 기판 노드의 기판 전압을 접지전압(vss)으로 바이어스 하는 씨모스 아날로그 스위치.
전원전압(vdd)이 공급되고, 외부에서 인가되는 제어신호에 따라 스위칭 동작하는 제1 MOS;
상기 제1 MOS의 드레인 측 전압을 추출하는 제1 전압 추출부 및,
상기 제1 MOS의 소스 측 전압을 추출하는 제2 전압 추출부를 포함하고,
상기 제1 전압 추출부는 제2 MOS, 제3 MOS를 포함하고, 상기 제2 전압 추출부는 제4 MOS, 제5 MOS를 포함하며, 상기 제1 내지 제5 MOS는 모두 같은 타입의 MOS인 것을 특징으로 하며,
상기 제1 전압 추출부 및 상기 제2 전압 추출부는 상기 추출된 전압을 상기 제1 MOS의 기판 노드로 바이어스 하는 것을 특징으로 하는 씨모스 아날로그 스위치.