JP2013172482A - スイッチ制御回路、半導体装置および無線通信装置 - Google Patents
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Abstract
【課題】消費電力を増やすことなく、負電位生成回路の出力電位を迅速に所望の電位に設定できるようにする。
【解決手段】スイッチ制御回路3内の負電位出力線制御回路9は、電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する初期電源設定回路41と、初期電源設定回路の出力信号を反転するインバータ42と、インバータの出力端子と負電位出力線との間に接続される第1キャパシタC7と、負電位出力線と接地端子との間に接続され、電源電位が立ち上がってから所定時間内に負電位出力線を所定の電圧レベルに設定する負電位初期化回路43と、を備える。
【選択図】図1
【解決手段】スイッチ制御回路3内の負電位出力線制御回路9は、電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する初期電源設定回路41と、初期電源設定回路の出力信号を反転するインバータ42と、インバータの出力端子と負電位出力線との間に接続される第1キャパシタC7と、負電位出力線と接地端子との間に接続され、電源電位が立ち上がってから所定時間内に負電位出力線を所定の電圧レベルに設定する負電位初期化回路43と、を備える。
【選択図】図1
Description
本発明の実施形態は、スイッチ回路の切替を行うスイッチ制御回路、半導体装置および無線通信装置に関する。
携帯電話やスマートフォン等の携帯端末の高周波回路部では、送信回路と受信回路が高周波信号用スイッチ回路(以下、高周波スイッチ回路)を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波スイッチ回路のスイッチ素子には、化合物半導体を用いたHEMT(High Electron Mobility Transistor:高電子移動度トランジスタ)が用いられてきたが、近年の低価格および小型化の要求から、シリコン基板上に形成されたMOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属酸化物半導体電界効果トランジスタ)に置き換えることが検討されている。
但し、通常のシリコン基板上に形成されたMOSFETは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きいことと、シリコンは半導体であることから、高周波信号の電力損失が大きいといった問題がある。そこで、高周波スイッチ回路をSOI(Silicon On Insulator)基板上に形成する技術が提案されている(例えば、特許文献1参照)。
最近の携帯端末はマルチモードおよびマルチバンド化が進んでおり、それに伴い高周波スイッチで切り替えるべきRF信号の数も増加する傾向にある。
高周波スイッチの切替を制御するスイッチ制御回路は、低電位のロジックレベルで動作するのに対して、高周波スイッチ回路はアンテナでRF信号を送受する必要があることから、スイッチ制御回路よりも電圧振幅を大きくする必要がある。そこで、スイッチ制御回路に負電位生成回路とドライバ回路を設けて、負電位生成回路で生成した負電位を用いてドライバ回路で電位レベルの変換処理を行うのが一般的である。
しかしながら、スイッチの切替時に、負電位生成回路の出力電位が一時的に大きく上昇するおそれがあることから、負電位生成回路の出力端子と接地端子との間には大きな容量を接続することが多い。ところが、この容量が大きいほど、負電位生成回路の出力信号が所望の電位レベルになるまでに時間がかかってしまう。この時間を短くするために、負電位生成回路内のチャージポンプ回路のチャージポンプ能力を増大することも考えられるが、そのようにすると、負電位生成回路の消費電力が大きくなってしまう。
本実施形態は、消費電力を増やすことなく、負電位生成回路の出力電位を迅速に所望の電位に設定できるようにしたスイッチ制御回路、半導体装置および無線通信装置を提供する。
本実施形態によれば、スイッチ回路の切替を制御する切替制御信号の電圧レベルを変換するレベルシフタと、
前記レベルシフタが前記電圧レベルの変換に利用する負電位を生成する負電位生成回路と、
前記負電位生成回路で生成した負電位を前記レベルシフタに供給するための負電位出力線と、
前記負電位出力線が迅速に前記負電位になるように前記負電位出力線の電位を制御する負電位出力線制御回路と、を備え、
前記負電位出力線制御回路は、
電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する初期電源設定回路と、
前記初期電源設定回路の出力信号を反転するインバータと、
前記インバータの出力端子と前記負電位出力線との間に介装される第1キャパシタと、
前記負電位出力線と接地端子との間に介装され、電源電位が立ち上がってから前記所定時間内に前記負電位出力線を所定の電圧レベルに設定する負電位初期化回路と、を備えることを特徴とするスイッチ制御回路が提供される。
前記レベルシフタが前記電圧レベルの変換に利用する負電位を生成する負電位生成回路と、
前記負電位生成回路で生成した負電位を前記レベルシフタに供給するための負電位出力線と、
前記負電位出力線が迅速に前記負電位になるように前記負電位出力線の電位を制御する負電位出力線制御回路と、を備え、
前記負電位出力線制御回路は、
電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する初期電源設定回路と、
前記初期電源設定回路の出力信号を反転するインバータと、
前記インバータの出力端子と前記負電位出力線との間に介装される第1キャパシタと、
前記負電位出力線と接地端子との間に介装され、電源電位が立ち上がってから前記所定時間内に前記負電位出力線を所定の電圧レベルに設定する負電位初期化回路と、を備えることを特徴とするスイッチ制御回路が提供される。
以下、図面を参照しながら、本発明の実施形態を説明する。
(第1の実施形態)
図1は第1の実施形態に係るスイッチ制御回路3を内蔵した半導体装置1の概略構成を示すブロック図である。図1の半導体装置1は、ワンチップ化することが可能だが、複数のチップで構成してもよいし、一部の構成部品をディスクリート部品で構成してもよい。
図1は第1の実施形態に係るスイッチ制御回路3を内蔵した半導体装置1の概略構成を示すブロック図である。図1の半導体装置1は、ワンチップ化することが可能だが、複数のチップで構成してもよいし、一部の構成部品をディスクリート部品で構成してもよい。
図1の半導体装置1は、大きく分けて、高周波スイッチ回路2と、スイッチ制御回路3とを備えている。高周波スイッチ回路2は、複数のRF信号端子RF1〜RF4の中から一つを選択してアンテナの共通RF端子ANTと接続する。これら複数のRF信号端子RF1〜RF4は、図1では不図示の送受信回路に接続されている。送受信回路は、複数の無線方式に対応しており、各無線方式ごとに別個のRF信号を生成する。後述するように、無線通信装置には、図1の半導体装置1が少なくとも一つ実装される。なお、高周波スイッチ回路2が切り替えるRF信号端子の数は4つに限定されるものではない。
図2は高周波スイッチ回路2の内部構成の一例を示す回路図である。図2の高周波スイッチ回路2は、SP4T(Single-Pole 4-Throw)スイッチと呼ばれるものである。このSP4Tスイッチは、切替制御信号Con1〜Con4に応じて、4つのRF端子RF1〜RF4のいずれか一つを共通RF端子ANTと導通させる切替動作を行う。共通RF端子ANTはアンテナANTに接続される端子である。
図2のSP4Tスイッチは、共通RF端子ANTと4つのRF端子RF1〜RF4のそれぞれとの間に複数のFETを多段直列接続して構成されるスルーFET4と、各RF端子と接地端子との間に複数のFETを多段直列接続して構成されるシャントFET5とを有する。各FETの閾値電圧Vthは例えば0Vである。
スルーFET4とシャントFET5が複数のFETを多段直列接続しているのは、送信時には、数十ボルトの電圧振幅になるため、各FETにかかる電圧を抑えるためである。
以下では、RF端子RF1を共通RF端子ANTと導通させる場合を例に取って、図2のSP4Tスイッチの動作を説明する。この場合、切替制御信号Con1aがハイ電位(Von)になって、切替制御信号Con1aがゲートに入力されるスルーFET4がオンし、切替制御信号Con1bがロウ電位(Voff)になって、切替制御信号Con1bがゲートに入力されるシャントFET5はオフする。また、他のスルーFET4はすべてオフし、他のシャントFET5はすべてオンする。
切替制御信号Con1aの電位Vonは、スルーFET4が導通して、そのオン抵抗が十分に小さくなる程度の電位であり、切替制御信号Con1bの電位Voffは、RF信号が重畳されても、シャントFET5が遮断状態を維持できるゲート電位である。
Vonが所望の電位(例えば2.4V)より低いと、導通状態のFETのオン抵抗が高くなり、挿入損失特性が劣化するとともに、導通状態のFETで発生する歪み(オン歪み)が増大する。
また、Voffが所望の電位より高いと、最大許容入力電力が下がるとともに、規定入力時に遮断状態のFETで生成する歪み(オフ歪み)が増大する。ただし、Voffが負側に大きすぎても、オフ歪み特性が劣化するため、最適点が存在する。
図3は入力電力が35dBm、n=m=16の場合の3次高調波歪みのVoff依存性を示すグラフである。この図によれば、Voff=−1.4Vで3次高調波が最低(=−81dBc)になることがわかる。
図1に戻って、スイッチ制御回路3は、デコーダ6と、複数のレベルシフタ7a〜7dを含むドライバ回路7と、負電位生成回路8と、負電位出力線制御回路9とを有する。
デコーダ6は、外部から入力される切替制御信号Vc1,Vc2をデコードする。図1の例では、外部から入力される2ビットの切替制御信号Vc1,Vc2をデコーダ6でデコードして、4ビットの切替制御信号を生成する。
図4はデコーダ6の内部構成の一例を示す回路図である。図4のデコーダ6は、4つのNAND回路11〜14と、これらNAND回路11〜14の入力側および出力側に配置されるインバータ15〜20とを有する。これらNAND回路11〜14は、外部から入力される2ビットの切替制御信号Vc1,Vc2の4通りの論理の組合せのそれぞれに対応して設けられている。2ビットの切替制御信号Vc1,Vc2の論理の組合せに合致するNAND回路の出力だけがロウになる。
図4に示すように、デコーダ6は、論理ゲートの組合せで実現できるため、種々の回路構成が考えられ、具体的な回路構成は問わない。また、必ずしもデコーダ6は必須の構成ではなく、外部からエンコードされていない切替制御信号を入力してデコーダ6を省略してもよい。
デコーダ6でデコードされた4ビットの切替制御信号OUT1〜OUT4は、ドライバ回路7に入力される。ドライバ回路7は、デコードされた切替制御信号のビット数と同数のレベルシフタ7a〜7dを有し、切替制御信号の各ビットごとに、信号電位の変換を行う。
より具体的には、レベルシフタ7a〜7dのそれぞれは、ロウレベルが接地電位で、ハイレベルが電源電位Vddの信号を、ロウレベルが負電位Vnで、ハイレベルが電源電位Vddの信号に変換する。なお、ハイレベル側の電位レベルを高くしてもよいが、本実施形態では、簡略化のため、ロウレベル側の電位レベルのみを変換する例を説明する。
図5はレベルシフタ7a〜7dの内部構成の一例を示す回路図である。レベルシフタ7a〜7dのそれぞれは、図5に示すように、インバータ21を構成するPMOSトランジスタP1およびNMOSトランジスタN1と、差動増幅器22を構成する2つのPMOSトランジスタP2,P3および2つのNMOSトランジスタN2,N3とを有する。
レベルシフタ7a〜7dへの入力信号と、インバータ21で反転された反転信号とは、差動増幅器22の差動入力端子に入力される。差動増幅器22の正側電源電位はVddで負側電源電位はVnである。よって、差動増幅器22の差動出力端子OUT,OUT/からは、ハイレベルがVddで、ロウレベルがVnの信号が出力される。Vnは、例えば−1.4Vである。
レベルシフタ7a〜7dに入力される負側電源電位Vnは、図1の負電位生成回路8で生成される。負電位生成回路8は、図1に示すように、チャージポンプ31と、ローパスフィルタ(LPF)32と、クランプ回路33とを有する。
チャージポンプ31は、発振回路34と、発振回路34の差動出力端子CK,CK/にそれぞれ接続される2個のキャパシタC1,C2と、接地端子とチャージポンプ31の出力端子との間に直列接続された複数のダイオードD1〜D3とを有する。2個のキャパシタC1,C2の他端側は、直列接続されたダイオードD1〜D3の段間に接続されている。
ダイオードD1〜D3は、順方向電圧が一定値であり、また、キャパシタC1,C2は電荷の保持特性を持つため、これらを利用して、チャージポンプ31の出力電位は、所定の負電位になる。
チャージポンプ31の出力電位は、ローパスフィルタ32で波形整形された後、クランプ回路33で、負電位側の電圧振幅がトランジスタの閾値電圧の2倍程度に抑制されて、最終的な負電位が生成される。クランプ回路33は、接地電位と負電圧出力線Vnとの間に、2個のNMOSトランジスタN5,N6をカスコード接続したものであり、これら2個分のNMOSトランジスタN5,N6の閾値電圧でローパスフィルタ32の出力電位をクランプする。
チャージポンプ31内の発振回路34は、例えば図6のような回路で構成される。図6の発振回路34は、PMOSトランジスタP4〜P14、NMOSトランジスタN6〜N16、抵抗R1およびキャパシタC3〜C5を用いてリング発振器を構成している。
ローパスフィルタ32は、チャージポンプ31の出力線上に接続される抵抗R2と、この抵抗R2の両端と接地端子の間にそれぞれ接続されるキャパシタC5,C6とを有する。クランプ回路33側のキャパシタC6は、負電位出力線Vnの容量に影響するため、本実施形態では、このキャパシタをできるだけ小さくするか、あるいは省略してもよい。
負電位出力線制御回路9が設けられない従来回路では、図1に示す負電位生成回路8内のローパスフィルタ32内のキャパシタC6に相当する容量は、数百pFもの大容量に設定される。以下、その理由を説明する。
図7は負電位出力線Vnの経路を簡略化して図示したものである。この図に示すように、レベルシフタ7a〜7dのハイ側電源電位VddはVdd電源端子から供給され、ロウ側電源電位Vnは負電位出力線Vnを介して供給される。図7に示すように、負電位出力線Vn上には、レベルシフタ7a〜7d内のNMOSトランジスタN2,N3とPMOSトランジスタP2,P3が接続されている。レベルシフタ7a〜7dの負荷は、高周波スイッチ回路2内の各FET4,5のゲートである。これらゲートは、等価的には、高抵抗Rgとゲート容量Cgで表される。
アンテナと高周波信号との切替では、大電力の信号を低ロスで通過させる必要があるため、高周波スイッチ回路2内の各FETの総ゲート幅は大きく、かつFETの接続段数も多い。このため、駆動すべきゲート容量の総量Cgは、数十pF以上になる。
一方、通常のICに内蔵されるチャージポンプ31の電流供給能力は数〜数十μA程度しかなく、数十pFの容量を高速に充放電する能力は持っていない。過渡的な電流を供給する必要から、チャージポンプ31の出力には大きな容量が必要となるが、その容量値としてはCgの数倍から十倍程度が必要となる。
図8はある時刻(t=400μ秒で)高周波スイッチ回路2が切り替わった場合の負電位出力線Vnの電位波形図である。高周波スイッチ回路2が切り替わった瞬間に図7のCgから負電位出力線Vnに、Cgの蓄積電荷が放電されて、瞬間的にVnが上昇する。その後、負電位生成回路8内のチャージポンプ31の電流能力に応じた時定数で定常値に漸近する。
高周波スイッチ回路2の切替時に、図8のようにVnが瞬時的に上昇することは望ましいことではない。Vnの瞬時上昇を抑制するには、図1のローパスフィルタ32内のキャパシタC6をより大きな値に設定する必要がある。
ところが、キャパシタC6を大きくすればするほど、電源投入時に負電位生成回路8の出力電位Vnが所望の負電位になるのに要する時間(スタートアップ時間)が長くなる。キャパシタC6の容量を大きくして、かつスタートアップ時間を短縮するには、チャージポンプ31の能力を大きくする必要がある。ところが、チャージポンプ31の能力を大きくすると、消費電流が増大してしまう。
そこで、本実施形態では、図1に示すように負電位出力線制御回路9を設けている。負電位出力線制御回路9は、電源設定回路41と、インバータ42と、キャパシタC7と、負電位初期化回路43と、を有する。
電源設定回路41は、スイッチ制御回路3に電源電位が供給された時刻から所定時間(例えば0.6μ秒)の間はロウ電位信号を出力し、所定時間が経過するとハイ電位信号を出力する。
インバータ42は、負電位出力線Vnの電位を迅速に所望の負電位に設定できるように、できるだけ電流駆動能力を大きくしている。キャパシタC7は、上述したローパスフィルタ32内のキャパシタよりも大きな容量値(例えば数百pF)にする。
負電位初期化回路43は、負電位出力線Vnと接地端子の間に接続されたNMOSトランジスタで構成されている。このトランジスタのドレインとゲートはいずれも、負電位出力線Vnに接続され、ソースは接地されている。このトランジスタの閾値電圧は、0Vに近い正の値(例えば0.3V)に設定されている。
次に、本実施形態に係るスイッチ制御回路3の動作を説明する。電源投入直後、電源設定回路41がまだロウ電位を出力している期間は、インバータ42の出力はハイ電位Vddになる。このとき、負電位出力線Vnは、キャパシタC7を介して正電位に吊られるが、負電位初期化回路43内のNMOSトランジスタがダイオード接続されていることから、このトランジスタ43の閾値電圧(約0.3V)に達した時点で、クランプされる。
電源投入時から所定時間(約0.6μ秒)が経過すると、電源設定回路41の出力電位はハイ電位になり、インバータ42の出力は0Vに切り替わる。インバータ42の電流駆動能力を十分に大きくしておけば、インバータ42の出力はVddから0Vに急峻に変化する。キャパシタC7は、蓄積電荷を保持しようとするため、負電位出力線Vnの電位は、急峻に負電位になる。
例えば、Vdd=3V、NMOSトランジスタ43の閾値電圧Vth=0.3V、ローパスフィルタ32内のキャパシタC6の容量を0Fとすると、電源を投入してから所定時間経過後の負電位出力線Vnの電位Vn=−2.7Vとなる。
図7に示すように、キャパシタC7に充電されていた電荷は、電源投入から所定時間経過後に、レベルシフタ7a〜7d内のNMOSトランジスタN2,N3と高周波スイッチ回路2内のFETのゲートに接続された高抵抗Rgを介して、高周波スイッチ回路2内のFETのゲート容量Cgを充電するのに消費される。このため、RgとCgの積で決まる時定数(例えば2μ秒)の期間、負電位出力線Vnは上昇して、例えば−1V程度に達する。その後、チャージポンプ31によって所望の電位(例えば−1.4V)まで下降する。
このような動作により、電源を投入してからわずか3μ秒程度で、負電位出力線Vnは−1V程度の電位になり、スタートアップ時間を大幅に短縮できる。
このように、第1の実施形態では、負電位出力線Vnに負電位出力線制御回路9を接続して、電源を投入した直後は負電位出力線Vnが約0Vになるようにし、かつ電源を投入してから所定時間が経過した時点で負電位出力線Vnが迅速に所望の負電位になるようにしたため、ドライバ回路7内のレベルシフタ7a〜7dの個数や、高周波スイッチ回路2内のFETのゲート容量やゲートに接続される高抵抗の影響を受けることなく、負電位出力線Vnの電位を迅速に所望の負電位に設定できる。
(第2の実施形態)
以下に説明する第2の実施形態は、負電位出力線制御回路9内のインバータ42の特性を改善させるものである。
以下に説明する第2の実施形態は、負電位出力線制御回路9内のインバータ42の特性を改善させるものである。
第2の実施形態に係るスイッチ制御回路3は、ブロック図としては図1と同じであるが、負電位出力線制御回路9内のインバータ42の内部構成が第1の実施形態と異なっている。
図9は第2の実施形態における負電位出力線制御回路9内のインバータ42の内部構成を示す回路図である。図9のインバータ42は、電源電位Vddと出力端子との間に接続されるPMOSトランジスタP21と、接地電位と出力端子との間に接続されるNMOSトランジスタN21と、NMOSトランジスタN21のゲートと入力端子との間に接続される抵抗Rgg1とを有する。
NMOSトランジスタN21は、そのバックゲートがフローティングであり、抵抗Rgg1は高周波信号が漏洩しない程度の高抵抗(例えば100kオーム以上)を有する。本実施形態に係るスイッチ制御回路3は、背景技術の欄で説明した理由で、高周波スイッチ回路2とともに、SOI基板上に形成することを念頭に置いている。SOI基板上にNMOSトランジスタN21を形成する場合は、そのバックゲートをフローティングにすることは容易に実現可能である。
NMOSトランジスタN21のバックゲートをフローティングにして、ゲートに高抵抗を接続すると、ソースとドレインが電気的に等価になり、ソースとドレインの二端子回路と見なすことができ、ドレイン−ソース間電流とドレイン−ソース間電圧が線形になる領域が広がる。より具体的には、NMOSトランジスタN21のソース−ドレイン間の電流および電圧特性は、0Vに対して対称的な特性になり、ソース−ドレイン電流とソース−ドレイン電圧との関係がマイナス側でもプラス側でも、ほぼ線形になる。
このように、NMOSトランジスタN21の線形領域を広げる必要があるのは以下の理由による。負電位出力線制御回路9内のキャパシタC7の容量は数百pFと大きく、当然そのレイアウト面積も大きい。よって、高周波スイッチ回路2との電磁結合が問題となる。より具体的には、高周波スイッチ回路2との電磁結合により、キャパシタC7に高周波スイッチ回路2内の高周波信号が重畳される。
高周波スイッチ回路2が動作する定常状態では、負電位出力線制御回路9内のインバータ42の出力はロウ電位になる。すなわち、このインバータ42内のNMOSトランジスタN21はオン状態である。よって、このNMOSトランジスタN21のゲート電位はハイレベルで、ドレイン−ソース間の電圧は0Vである。このバイアス条件において、NMOSトランジスタN21のドレインからソースを見たときのインピーダンスは、一般には非線形になる。よって、高周波スイッチ回路2との電磁結合でキャパシタC7側に重畳した高周波信号は、NMOSトランジスタN21で歪みを生成する。そして、この歪みは、キャパシタC7を介して、高周波スイッチ回路2との電磁結合により高周波スイッチ回路2側に伝達され、高周波スイッチ回路2の本来の歪みにさらに重畳される結果となる。
これに対して、本実施形態のように、負電位出力線制御回路9におけるインバータ42内のNMOSトランジスタN21のバックゲートをフローティングにして、かつゲートに高抵抗Rgg1を接続すると、このトランジスタの線形領域が広がることから、高周波スイッチ回路2との電磁結合でキャパシタC7側に重畳した高周波信号の歪みがインバータ42により増大するおそれがなくなり、このインバータ42で新たに生じた歪みが高周波回路に伝達されるおそれもなくなる。よって、本実施形態によれば、負電位出力線Vn上の高周波歪みを低減できる。
(第3の実施形態)
以下に説明する第3の実施形態は、負電位出力線制御回路9内のインバータ42の特性をさらに改善させるものである。
以下に説明する第3の実施形態は、負電位出力線制御回路9内のインバータ42の特性をさらに改善させるものである。
第3の実施形態に係るスイッチ制御回路3は、負電位出力線制御回路9内のインバータ42の内部構成が第2の実施形態と異なっている。
図10は第3の実施形態における負電位出力線制御回路9内のインバータ42の内部構成を示す回路図である。図10のインバータ42は、図9のNMOSトランジスタN21を、カスコード接続された2つのNMOSトランジスタN22,N23で構成し、各NMOSトランジスタN22,N23のゲートに高抵抗Rgg2,Rg3を接続するとともに、各NMOSトランジスタN22,N23のソース−ドレイン間にも抵抗Rds1,Rds2を接続したものである。
これらNMOSトランジスタN22,N23はいずれも、バックゲートがフローティングであり、各ゲートに接続される抵抗Rgg2,Rgg3は、高周波信号が漏洩しない程度の高抵抗(例えば100kオーム以上)である。また、各トランジスタN22,N23のソース−ドレイン間に接続される抵抗Rds1,Rds2は、これらNMOSトランジスタN22,N23がオフのときに、各トランジスタのドレイン−ソース間電圧を均等にするために同一の抵抗値(例えば30kオーム)である。
なお、図10では、2つのNMOSトランジスタN22,N23をカスコード接続しているが、3つ以上のNMOSトランジスタをカスコード接続してもよい。
このように、第3の実施形態では、図10に示すように、インバータ42の出力端子と接地端子との間に複数のNMOSトランジスタN22,N23をカスコード接続して、各NMOSトランジスタN22,N23のゲートを高抵抗にし、かつ各NMOSトランジスタN22,N23のバックゲートをフローティングにすることにより、1個のNMOSトランジスタN21を接続する場合よりも、ソース−ドレイン電圧に対するソース−ドレイン電流が線形になる領域を広げることができる。その理由は、1個のNMOSトランジスタN21を接続した場合のソース−ドレイン電圧よりも、各NMOSトランジスタN22,N23のソース−ドレイン電圧が低くなるためである。
また、各NMOSトランジスタN22,N23のソース−ドレイン間に抵抗Rds1,Rds2を接続することにより、各トランジスタN22,N23のドレイン−ソース間に均等な電圧がかかるように設定できる。抵抗Rds1、Rds2は必ずしも設けなくても良い。
(第4の実施形態)
以下に説明する第4の実施形態は、負電位出力線制御回路9内のインバータ42の電気的特性を第3の実施形態よりも改善したものである。
以下に説明する第4の実施形態は、負電位出力線制御回路9内のインバータ42の電気的特性を第3の実施形態よりも改善したものである。
図11は第4の実施形態における負電位出力線制御回路9内のインバータ42の内部構成を示す回路図である。図11のインバータ42は、図10のインバータ42と比べて、PMOSトランジスタP21が異なっている。図10では、PMOSトランジスタP21のバックゲートの扱いを特に規定していなかったが、図11のPMOSトランジスタP21は、バックゲートをソースに接続している。バックゲートをソースに接続すると、ドレイン耐圧が高くなる。よって、図11のインバータ42は、電源電位Vddをより高くすることができる。
なお、図9のインバータ42のPMOSトランジスタP21のバックゲートをソースに接続してもよい。
(第5の実施形態)
以下に説明する第5の実施形態は、負電位出力線制御回路9内の電源設定回路41の内部構成に特徴があるものである。
以下に説明する第5の実施形態は、負電位出力線制御回路9内の電源設定回路41の内部構成に特徴があるものである。
図12は第5の実施形態における負電位出力線制御回路9内の電源設定回路41の内部構成を示す回路図である。図12の電源設定回路41は、電源電位Vddにアノードが接続されるダイオードD4と、このダイオードD4のカソードと接地電位の間に接続される抵抗R3と、ダイオードD4のカソード電位を反転する第1CMOSインバータ51と、この第1CMOSインバータ51の出力信号を反転する第2CMOSインバータ52と、この第2CMOSインバータ52の出力信号を反転する第3CMOSインバータ53と、この第3CMOSインバータ53の出力信号を反転する第4CMOSインバータ54と、第2CMOSインバータ52の出力端子と接地電位との間に接続されるキャパシタC8とを有する。
第1〜第4CMOSインバータ51〜54はいずれも、電源電位Vddにソースが接続されて出力端子にドレインが接続されるPMOSトランジスタP31〜P34と、出力端子にドレインが接続されて接地電位にソースが接続されるNMOSトランジスタN31〜N34とを有する。これらトランジスタのバックゲートはソースに接続されている。これにより、第1〜第4CMOSインバータ51〜54のドレイン耐圧を高くでき、電源電位Vddを高くすることが可能である。
なお、ドレイン耐圧を高くする必要がなければ、これらトランジスタのバックゲートをフローティングにしてもよい。
また、PMOS32のゲート幅/ゲート長は、PMOS31のゲート幅/ゲート長よりも小さくしている。すなわち、PMOS32のオン抵抗をPMOS31のオン抵抗よりも大きくしている。
図12の電源設定回路41内のダイオードD4と抵抗R3は、電源投入時に電源電位Vddがゆっくり上昇する場合の電源設定動作に用いられる。また、図12の第2CMOSインバータ52のPMOS32のオン抵抗は、電源投入時に電源電位Vddが急峻に立ち上がる場合の電源設定動作に用いられる。
図13(a)は電源投入時に電位レベルが急峻に立ち上がる電源電位Vddの電圧波形を示している。この場合、電源電位Vddの電位が立ち上がると、すぐにダイオードD4のカソードの電位も上がって、第1CMOSインバータ51内のNMOSトランジスタN31がオンし、第1CMOSインバータ51の出力電位はロウレベルになる。したがって、第2CMOSインバータ52内のPMOSトランジスタP32がオンし、このPMOSトランジスタP31のオン抵抗とキャパシタC8とで構成される積分回路の時定数で決まる所定時間経過後に、第2CMOSインバータ52の出力電位がハイレベルになる。第2CMOSインバータ52の出力電位がハイレベルになると、第3CMOSインバータ53で反転され、続いて第4CMOSインバータ54で再度反転されて、出力電位V_PORが出力される。
図13(b)は出力電位V_PORの電圧波形を示す図である。図示のように、電源電位Vddがハイレベルになってから約0.6μ秒後に出力電位V_PORは立ち上がる。
一方、図14(a)のように電源電位Vddが電源投入時にゆっくりと上昇する場合は、第2CMOSインバータ52内のPMOSトランジスタP32のオン抵抗とキャパシタC8で構成される積分回路の出力電位は急峻には立ち上がらない。この場合は、積分回路は用いられず、ダイオードD4と抵抗R3との接続ノードの電位が第1CMOSインバータ51の閾値電圧を超えた時点を起点として、各CMOSインバータ51〜54が順次反転動作を行い、第4CMOSインバータ54から最終的な出力電位V_PORが出力される。この場合の出力電位V_PORの電圧波形は図14(b)のようになる。図14(b)で出力電位V_PORが立ち上がる時刻(約4.7μ秒)は、電源電位Vddが約2.2Vに達したときであり、この少し前に、ダイオードD4のアノードと抵抗R3の接続ノードの電位が第1CMOSインバータ51の閾値を超えて、第1〜第4CMOSインバータ51〜54が順次反転動作を繰り返して、出力電位V_PORが立ち上がる。
図15は、図1の負電位出力線制御回路9内の電源設定回路41に図12の電源設定回路41を用いて、かつ負電位出力線制御回路9内のインバータ42に図11のインバータ42を用いた場合の負電位生成回路8の出力電位Vnの電圧波形cb1と、負電位出力線制御回路9を持たない比較例に係る負電位生成回路8の出力電位Vnの電圧波形cb2とをシミュレーションにより求めた結果を示す図である。図15の横軸は時間(μ秒)、縦軸は負電位出力線の電位Vnである。
このシミュレーションに用いた回路定数は以下の通りである。電圧波形cb1を求めるのに用いた回路定数は、キャパシタC6=0、キャパシタC7=0、インバータ42内のPMOSトランジスタP21のゲート幅=250μm、ゲート長=0.35μm、インバータ42内のNMOSトランジスタN21のゲート幅=4mm、ゲート長=0.25μm、抵抗Rgg2,Rgg3=320kオーム、抵抗Rds1,Rds2=30kオーム、キャパシタC8=95pF、電源設定回路41内のPMOSトランジスタP31のゲート幅=10μm、ゲート長=0.35μm、PMOSトランジスタP32のゲート幅=1μm、ゲート長=0.35μm、NMOSトランジスタ43の閾値電圧=0.3Vである。
また、電圧波形cb2を求めるのに用いた回路定数は、キャパシタC6=500pFである。
さらに、両電圧波形cb1,cb2を求める際の共通の条件は、電源電位Vdd=3V、電源電位の立ち上がり時間は10nsである。
図15からわかるように、負電位生成回路8の出力電位Vnが−1.4Vに到達する時間は、比較例では54μ秒であったのに対して、本実施形態では19μ秒であり、比較例のわずか35%程度の長さで所望の負電位に達するというシミュレーション結果が得られた。
図15の電圧波形cb1の特性について説明する。時刻0で電源を投入すると、負電位出力線Vnはいったん0.7Vまで急激に上がった後、すぐに0.3Vまで下がる。これは、負電位出力線Vnが負電位初期化回路43内のNMOSトランジスタの閾値電圧でクリップされたことを示す。その後、時刻0.6μ秒付近で、電源設定回路41の出力がハイレベルになり、インバータ42の出力がハイからロウに下がる。キャパシタC6は電荷を保存しようとするため、負電位出力線Vnの電位がいったん大きく下がり、−2.2V程度になる。その後、負電位出力線Vnの電位は上がり始めるが、その理由は、負電位出力線Vn上には、レベルシフタ7a〜7dを介してレベルシフタの負荷である高周波スイッチ回路2内の各FETの大きなゲート容量が接続されており、この容量からの電荷がキャパシタC6に流れ込むためである。負電位出力線Vnはいったん−1.1Vにまで上昇するが、その後、チャージポンプ31のチャージポンプ動作により、所望の負電位に収束する。
このように、第5の実施形態では、電源設定回路41内に、直列接続された複数のCMOSインバータ51〜54を設けるとともに、電源電位と接地電位の間に直列接続されたダイオードD4および抵抗R3を設けて、ダイオードD4と抵抗R3の接続ノードを初段のCMOSインバータ51の入力端子に接続するため、電源投入時に電源電位が急激に立ち上がる場合でも、ゆっくりと立ち上がる場合でも、確実に電源設定動作を行うことができる。
図16は上述した第1〜第5実施形態のいずれかに係る半導体装置1を実装した無線通信装置の概略構成を示すブロック図である。図16の無線通信装置は、例えば携帯電話やスマートフォン、PCなどの複数の無線方式を切り替えて使用可能な各種の無線機器である。
図16の無線通信装置51は、周波数帯域および無線方式の少なくとも一方がそれぞれ異なっておりそれぞれ別個に無線通信を行う複数の無線部52と、これら無線部52に接続される上述の半導体装置1とを有する。これら複数の無線部52と半導体装置1とは、それぞれ別チップとして支持基板(例えばプリント配線板)に実装されてもよいし、あるいは、複数の無線部52と半導体装置1とを同一の半導体基板上に形成してもよい。また、無線通信装置51内に複数の半導体装置1を設けてもよい。
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
1 半導体装置、2 高周波スイッチ回路、3 スイッチ制御回路、6 デコーダ、7 ドライバ回路、8 負電位生成回路、9 負電位出力線制御回路、41 電源設定回路、42 インバータ、43 電位初期化回路
Claims (9)
- スイッチ回路に接続され、制御信号の電圧レベルを変換するレベルシフタと、
前記レベルシフタに接続され、負電位を生成する負電位生成回路と、
前記負電位を前記レベルシフタに供給する負電位出力線と、
前記負電位出力線の電位を制御する負電位出力線制御回路と、を備え、
前記負電位出力線制御回路は、
電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する電源設定回路と、
前記電源設定回路の出力信号を反転するインバータと、
前記インバータの出力端子と前記負電位出力線との間に接続される第1キャパシタと、
前記負電位出力線に接続され、電源電位が立ち上がってから前記所定時間内に前記負電位出力線を所定の電圧レベルに設定する負電位初期化回路と、を備えることを特徴とするスイッチ制御回路。 - 前記負電位初期化回路は、ソースが接地され、ゲートおよびドレインが前記負電位出力線に接続され、バックゲートがフローティングで、かつ正の閾値電圧を持つNMOSトランジスタを有し、
電源電位が立ち上がった直後は、前記負電位出力線は、前記NMOSトランジスタの閾値電圧に応じた電位に設定されることを特徴とする請求項1に記載のスイッチ制御回路。 - 前記インバータは、
ソースが電源電位に接続され、ゲートが前記電源設定回路の出力端子に接続され、ドレインが前記第1キャパシタの一端に接続される第1PMOSトランジスタと、
ソースが接地され、ドレインが前記第1キャパシタの一端に接続され、バックゲートがフローティングの第2NMOSトランジスタと、
前記第2NMOSトランジスタのゲートと前記電源設定回路の出力との間に接続される第1インピーダンス素子と、を備えることを特徴とする請求項1に記載のスイッチ制御回路。 - 前記インバータは、
ソースが電源電位に接続され、ゲートが前記電源設定回路の出力端子に接続され、ドレインが前記第1キャパシタの一端に接続される第1PMOSトランジスタと、
前記第1キャパシタの一端と接地端子との間にカスコード接続される2つ以上の第2NMOSトランジスタからなるNMOS群と、
前記NMOS群内の各第2NMOSトランジスタのゲートと前記電源設定回路の出力端子との間にそれぞれ接続される第1インピーダンス素子と、
前記NMOS群内の各第2NMOSトランジスタのドレインおよびソース間にそれぞれ接続される第2インピーダンス素子と、を備え、
前記NMOS群内の前記第2NMOSトランジスタのそれぞれは、バックゲートがフローティングであることを特徴とする請求項1に記載のスイッチ制御回路。 - 前記第1インピーダンス素子は、ゲートに前記第1インピーダンス素子が接続された前記第2NMOSトランジスタのソースおよびドレインが電気的に等価とみなせる程度の高抵抗であることを特徴とする請求項3または4に記載のスイッチ制御回路。
- 前記第1PMOSトランジスタのバックゲートはソースに接続されることを特徴とする請求項3乃至5のいずれかに記載のスイッチ制御回路。
- 前記電源設定回路は、
アノードが電源電位に接続されるダイオードと、
前記ダイオードのカソードと接地電位との間に接続される第3インピーダンス素子と、
前記ダイオードのカソードと前記第3インピーダンス素子との接続ノードの信号を入力して反転出力する第1CMOSインバータと、
前記第1CMOSインバータの出力信号を入力して反転出力する第2CMOSインバータと、
前記第2CMOSインバータの出力端子と接地電位との間に接続される第2キャパシタと、
前記第2CMOSインバータの出力信号を入力して反転出力する第3CMOSインバータと、
前記第3CMOSインバータの出力信号を入力して、その反転信号を前記電源設定回路の出力信号として出力する第4CMOSインバータと、を有することを特徴とする請求項1乃至6のいずれかに記載のスイッチ制御回路。 - 第1切替制御信号に基づいて複数の高周波信号のうち一つを選択するスイッチ回路と、
前記第1切替制御信号を生成するスイッチ制御回路と、を備え、
前記スイッチ制御回路は、
入力された切替制御信号をデコードして、第2切替制御信号を生成するデコーダと、
前記第2切替制御信号の電圧レベルを変換して前記第1切替制御信号を生成するレベルシフタと、
前記レベルシフタに接続され、負電位を生成する負電位生成回路と、
前記負電位を前記レベルシフタに供給する負電位出力線と、
前記負電位出力線が迅速に前記負電位になるように前記負電位出力線の電位を制御する負電位出力線制御回路と、を有し、
前記負電位出力線制御回路は、
電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する電源設定回路と、
前記電源設定回路の出力信号を反転するインバータと、
前記インバータの出力端子と前記負電位出力線との間に接続される第1キャパシタと、
前記負電位出力線に接続され、電源電位が立ち上がってから前記所定時間内に前記負電位出力線を所定の電圧レベルに設定する負電位初期化回路と、を有することを特徴とする半導体装置。 - 異なる無線方式の高周波信号を入出力する複数の無線部と、
第1切替制御信号に基づいて複数の高周波信号のうち一つを選択するスイッチ回路と、
前記第1切替制御信号を生成するスイッチ制御回路と、を備え、
前記スイッチ制御回路は、
入力された切替制御信号をデコードして、第2切替制御信号を生成するデコーダと、
前記第2切替制御信号の電圧レベルを変換して前記第1切替制御信号を生成するレベルシフタと、
前記レベルシフタに接続され、負電位を生成する負電位生成回路と、
前記負電位を前記レベルシフタに供給する負電位出力線と、
前記負電位出力線が迅速に前記負電位になるように前記負電位出力線の電位を制御する負電位出力線制御回路と、を有し、
前記負電位出力線制御回路は、
電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する電源設定回路と、
前記電源設定回路の出力信号を反転するインバータと、
前記インバータの出力端子と前記負電位出力線との間に接続される第1キャパシタと、
前記負電位出力線と接地端子との間に接続され、電源電位が立ち上がってから前記所定時間内に前記負電位出力線を所定の電圧レベルに設定する負電位初期化回路と、を有することを特徴とする無線通信装置。
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