JP4937489B2 - 受動素子を有する半導体デバイスおよびそれを作製する方法 - Google Patents
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Description
【０００１】
本発明は半導体デバイスおよび半導体デバイスを作製する方法、特に少なくとも１つの受動素子を備え、無線通信システムでの使用に適した半導体デバイスに関する。
【０００２】
多くの電子デバイスが、半導体デバイス製造技術の技術水準の点から、設計の限界やその結果としての性能の限界に直面している。例えば無線通信システムは、一般に比較的少数の半導体チップしか含まないが数百の受動素子を有する。形状係数を高め電力削減を促進し、１０９Ｈｚまたはそれより高いオーダーの周波数における性能と機能性を向上させる努力が続くにつれて、受動素子を個々のチップまたはモジュール内に、そして（シリコン含有基板のような）活性基板上に統合することが望まれるようになっている。
【０００３】
様々なオンチップキャパシタおよびレジスタの技術が現在存在しており、その例にはダブルポリキャパシタ、ゲート酸化物キャパシタ、接合キャパシタまたは拡散シリコンレジスタもしくはポリシリコンレジスタが含まれる。多くの応用例が上記の技術の結果生じる性能特性の向上の恩恵を受けるであろう。例えば、寄生キャパシタンスの削減、電圧直線性の向上、電極のシリーズ抵抗の削減、１／ｆノイズ削減の分野において向上が求められている。また、結果としてできるデバイスが、活性基板（例えばＳｉチップ）の後面に統合されることも望まれており、このことはこれまで既存の技術を用いては達成されなかったことである。
【０００４】
（図面の詳細な説明）
図１では、金属−絶縁体−金属キャパシタまたは薄膜レジスタのような半導体受動素子の組み合わせの例が示されている。図１に示すような好ましい実施形態では、発明は金属−絶縁体−金属キャパシタと少なくとも１つの薄膜レジスタとの組み合わせを内蔵するデバイスを意図している。図１は２つの薄膜レジスタを内蔵する実施形態も示す。別の実施形態では、金属−絶縁体−金属キャパシタ（または別の受動素子）が除かれてもよく、または本発明の方法に基づいて製造される１つまたは複数のレジスタ素子と電気的に連絡状態にある別個のデバイス内で用いられてもよいことが意図されている。
【０００５】
概して、本発明のデバイスは、誘電体の層（すなわち絶縁層）に形成された溝に堆積される金属層であって、その後過剰な材料を取り除くよう処理して得られるその露出表面が実質的に誘電体層の最初の表面と同一平面上になる金属層を備えることにより特徴付けられる。金属層は銀、金、銅、アルミニウムまたはそれらの混合物であることが好ましく、銅が最も好ましい金属である。従って、より特定的には、デバイスは材料の層に形成される少なくとも１つの銅のダマシン金属層を備えることにより特徴付けられる。好適な実施形態では、キャパシタの電極は、１つまたはそれ以上のキャパシタ、レジスタ、もしくは両方の組み合わせの端子となる１つのダマシン銅層から形成される。しかしながら、当業者は１つの受動素子が複数のダマシン層上に形成されうること、１つの受動素子が１つのダマシン層上に形成されうること、１つまたはそれ以上の受動素子が多数のダマシン層上に形成されうることを認識するであろう。
【０００６】
さらに詳しく説明するため、図１は適当な半導体基板１０を備えたデバイスを示す。基板１０に隣接するのは、内部に画成された溝１５を有する第１の絶縁誘電層１２である。溝１５の底部を定める面では、ビア１４が、溝１５を満たす金属層１６と基板１０を導電的に接続する材料（好ましくはダマシン金属層、さらに好ましくはダマシン銅層）を含む。図１に示すように、金属層１６の一部または全部上では除かれる可能性のある、金属層１６の上に形成される任意選択のバリア誘電層１８がある。例えば、図１は、金属層１６の一部を露出させ、それによって金属層１６と第１のすなわち下方のキャパシタ電極層２０との間を直接接触させる、バリア誘電層１８の窓口開口部を図示する。金属層１６はひと続きに示されているが、多数の部分に分割されてもよい。多数のキャパシタが１つの金属層１６の上に形成されてもよいことに注意すべきである。
【０００７】
キャパシタ電極層２０は、その長さの少なくとも一部が金属層１６とキャパシタ誘電層２２との間に挟まれている。第２のすなわち上方のキャパシタ電極層２４がキャパシタ誘電層２２の少なくとも一部に隣接する。第２のキャパシタ電極層２４は任意選択でその表面の少なくとも一部を覆うエッチング停止層２６を備えてもよい。キャパシタ電極層２０、キャパシタ誘電層２２、キャパシタ電極層２４の組み合わせおよび任意選択のエッチング停止層２６は、本発明のキャパシタ素子の構造を総括的に定義する。
【０００８】
第１のレジスタ２８、好ましくは薄膜レジスタは、（金属−絶縁体−金属キャパシタが使用される実施形態においては）第１のキャパシタ電極層２０と同じ材料を用いることが好ましい、適当な材料で形成される。従って、レジスタ２８と第１のキャパシタ電極層２０は共通の材料で形成される。第１のレジスタ２８は、第１の絶縁誘電層１２と直接接するか、または任意選択のバリア誘電層１８によりその表面の少なくとも一部の上で第１の絶縁誘電層１２からは離れた状態で、第１の絶縁誘電層１２に隣接する。レジスタ２８は、ビア４０および金属層４４により上方から接触されるか、または任意選択で金属層１６およびビア１４によって接触される。金属層１６がひと続きの場合にはビア１４の１つだけでよいことに注意すべきである。任意選択で１つまたはそれ以上の誘電層が第１のレジスタ２８の上に配置される。例えば図１には、キャパシタの金属層２０および２４の上のブランケット層として配置され、使用されていれば任意選択のエッチング停止層２６の上にさらに配置される、第１の中間誘電層３０が示される。
【０００９】
中間誘電層３０の表面に直接接触する任意選択の第２のレジスタ３２を図１に示す。第２のレジスタは、デバイス中のほかの場所で他の層に接して用いられてもよい。例えば、第２のレジスタを、第１のレジスタに直接接触する同じ金属層に直接接触する関係に配置してもよい。任意選択の第２のレジスタ３２を覆うもう１つの中間誘電層３４が、図１に示すように中間誘電層３０の上に配置される。前述のように、１つの誘電層を選択して、中間誘電層３０または３４のいずれかを除いてもよい。レジスタ２８および３２を異なる材料で形成してもよく、従ってこれらのレジスタの比抵抗は異なっていてもよい。
【００１０】
複数のビアが、第２の中間誘電層３４、もしあればその他の任意の層によって隔てられた、複数の金属層の間の連絡経路を提供する。例えば、ビア３６は金属層４４を金属層１６に導電的に接続する材料を含む。１つまたはそれ以上の数のビア３８は、金属層４４をキャパシタ電極層２４に導電的に接続する材料を含む。複数のビア４０は、金属層４４を第１のレジスタ２８に導電的に接続する材料で満たされている。同様に、複数のビア４２は金属層４４を第２のレジスタ３２に導電的に接続する材料を含む。任意選択で、１つまたはそれ以上の、例えば層４６のような追加の層が金属層４４の上に配置されてもよい。図１の実施形態は、金属層４４に最も近い表面で受動素子に接触するビア３８，４０および４２を表す。ビア３６，３８，４０が中間誘電層３０および３４を貫通し、ビア４２が中間誘電層３４のみを貫通することが理解されるであろう。
【００１１】
当業者は、任意の種々の材料が受動素子を製造するために適切に使用されうることを認識するであろうが、キャパシタ誘電層の材料のための好ましい誘電材料は、例えばＴａ２Ｏ５，ＳｒＴｉＯ３，ＺｒＯ２，ＺｒＳｉＯ４，ＨｆＯ２，ＨｆＳｉＯ４，ＴｉＯ２，Ｓｉ３Ｎ４のような酸化物もしくは窒化物またはそれらの混合物およびそれらの各材料の化学量論的組成の変形物から選択される。レジスタおよびキャパシタ電極層のために好ましい材料には、例えばＴａＮ，ＴａＡｌＮ，ＴｉＮ，ＣｒＮｉ，ＷＮ，ＣｒＳｉまたはそれらの混合物のような合金が含まれる。これらの材料の化学量論的組成の変形物を使用してもよい。
【００１２】
半導体デバイス内に形成される少なくとも１つの受動素子について、金属層１６が該素子の端を越えて延在するか、または端に対して側方に位置がずらされる（オフセットされる）ことが望ましいであろう。例えば、金属層１６は第１のキャパシタ電極層２０、第１のキャパシタ誘電層２２、および第２のキャパシタ電極層２４の端を越えて側方に延在する。このような方法で、ビア３６と金属層１６により、金属層４４から直接デバイスの第１のキャパシタ電極層２０への電気的接続が作成され得る。別の方法では、レジスタ２８および３２に関して、層間の接触がビア４０および４２を介してレジスタの第１の表面へ直接的であってもよい。
【００１３】
図１のデバイスを参照することにより、半導体基板１０上の受動デバイスの加工について述べる。半導体基板１０の上に堆積させた第１の絶縁誘電層１２をパターン形成し、エッチングして、受動デバイスの金属層１６を受け入れる溝１５およびビア１４を形成する。比抵抗が低いかまたは導電性の高い材料を溝１５およびビア１４に堆積させる。溝１５内に材料を堆積させた後、余分な材料を除いて、その結果得られる金属層１６の露出表面が第１の絶縁誘電層１２の露出表面に対して連続的であり、好ましくは該表面と実質的に同一平面になるようにする。材料の除去のために、化学機械研磨技術のような任意の適当な技術を用いることができる。
【００１４】
任意選択で、バリア誘電層１８が用いられる場合、バリア誘電層１８を絶縁誘電層１２および金属層１６の上に堆積し、次いで該層１８を貫通する開口部をエッチングし、図１のキャパシタのために金属層１６の少なくとも一部を露出させる。受動素子が、バリア誘電層１８の上に（使用する場合。そうでなければ第１の絶縁誘電層１２および金属層１６の上に）材料を堆積させることにより金属層上に構成され、次にパターン形成されエッチングされる。図１では、パターン形成のステップおよびエッチングのステップすなわち化学機械研磨法により、キャパシタ電極２０およびレジスタ２８が画成される。
【００１５】
１つまたはそれ以上の追加の堆積、パターン形成およびエッチングのステップが、（キャパシタが形成される、図１で示されるような実施形態について）キャパシタ誘電層２２および金属層２４の形成を含む、受動素子の追加の構成要素または層を形成するために、必要に応じて用いられる。当業者は、追加の層を形成するために利用可能な様々な技術の種類を理解するであろう。ブランケット堆積技術と、それに続く１つまたはそれ以上のパターン形成およびエッチングのステップを用いてもよい。１つの実施形態では、エッチングの前に、任意選択の第２のバリアすなわちエッチング停止層２６を金属層２４の上に堆積させてもよい。
【００１６】
結果として生じる図１のキャパシタの構造を製造するためには、わずか１回のマスキングステップを（付随するエッチングとともに）用いればよい。任意選択のバリア層１８が使用される場合、任意選択のマスキングステップが金属層１６を露出させる窓口を形成することに注意すべきである。第１のマスキングステップは、第２の電極材料を用いて第２のキャパシタ電極層２４および任意選択の第２のレジスタを形成する。第２のマスキングステップは、レジスタとキャパシタの組み合わせが用いられる場合、第１のキャパシタ電極層２０および第１のレジスタ２８を形成する。当業者には、上述のエッチング手順を用いて、受動素子上に少なくとも誘電材料の薄膜を残し、受動素子へのエッチング液の攻撃を（特にビアエッチングステップの間）制御するのを助けることが可能であるということが理解されるであろう。もう１つの方法としては、受動素子に直接エッチングすることが望まれる場合には、そのような誘電体の薄膜を備えることを避けてもよい。
【００１７】
１つまたはそれ以上の受動素子の形成後、材料の追加の層を各受動素子の上に望みどおりに形成することができる。例えば、第１および第２の中間誘電層３０および３４を堆積させることができる（例えばブランケット堆積）。第２のレジスタ３２を形成する場合は、該レジスタ３２を第２の中間誘電層３４の堆積の前に堆積させる。次いで第２のレジスタ３２は、適当なマスキングおよびエッチング手順を用いて画成される。
【００１８】
ビアは（好適な材料除去技術であるエッチングとともに）任意の適当な技術の使用と、それに続く導電材料の堆積によって生成される。該相互接続金属層は、金属層１６を形成するプロセスのような技術を含む、任意の適当な方法で形成してもよい。当然のことながら、金属層４４はダマシン法で形成する必要はなく、任意の他の適当な方法で形成可能である。追加の層または構成要素（層４６として図示）を、望みどおりに定められた適切な電気的連絡経路（図示せず）とともに、誘電層３４および金属層４４の上に形成することができる。
【００１９】
上記の方法は、一般に、１つまたはそれ以上の材料を提供し、該材料をパターン形成してその結果生じるデバイスの機能的構成要素の層を形成するという、複数のステップを含む。パターン形成には、材料の堆積すなわち形成のステップと材料の除去のステップを含む、多くの任意の従来のステップが使用されうる。通常、該ステップには、作業層の露出表面へのフォトレジストの塗布と、それに続く、該フォトレジストを現像し、その結果として、作業層の露出表面に所定のパターンを形成する該フォトレジストを選択的に除去する、フォトリソグラフィのステップとが含まれる。次いで該作業層の露出表面を望みどおりにエッチングし、該表面およびその下の材料を除去する。フォトレジストは、保護層、すなわち材料の除去に用いられた物質（例えばエッチング液）が作業片（ワークピース）の下にある材料に接触するのを防ぐための層として、作業片に選択的に付着して残る。
【００２０】
図２も金属−絶縁体−金属キャパシタおよび薄膜レジスタのような半導体受動素子の組み合わせを示す。両図において同じ参照番号が同じ素子を示すべく使用されることに注意すべきである。絶縁誘導層１２が半導体基板１０の上に形成され、該誘電層の一部がその中に溝１５を画成すべくエッチングされる。ビア１４が溝１５の底面から絶縁誘導層１２を貫通して半導体基板１０までエッチングされる。金属層１６が、基板１０と金属層１６との間に電気的接触を提供する導電材料で溝１５およびビア１４を満たす。
【００２１】
金属層１６の少なくとも一部を覆って下方のキャパシタ電極層２０が形成される。レジスタ２８は下方のキャパシタ電極層２０を形成するのと同じ材料で形成される。レジスタ２８は絶縁誘導層１２の上に形成され、金属層１６に接触してもよい。誘電層２２を下方のキャパシタ電極層２０およびレジスタ２８の上に堆積させ、キャパシタの誘電層としても使用する。上方のキャパシタ電極層２４は、キャパシタ誘電層２２の少なくとも一部と隣接する。上方のキャパシタ電極層２４は、任意選択でその表面の少なくとも一部を覆うエッチング停止層２６を含んでもよい。キャパシタ電極層２０、キャパシタ誘電層２２、キャパシタ電極層２４、および使用する場合は任意選択のエッチング停止層２６の組み合わせが、本実施形態に示すキャパシタ素子の構造を定義する。
【００２２】
誘電層３４はキャパシタおよびレジスタ２８，２３を覆う。レジスタ２８，２３の端子には、それぞれビア４０，４２を誘電層３４中に形成し該ビアを金属層４４で満たすことにより、上方から接触することができる。任意選択で、レジスタ２８は金属層１６および金属で満たされたビア１４によって下方から接触されうる。本実施形態では、レジスタ２８，２３は異なる比抵抗値を有する材料で形成されてもよいことに注意すべきである。キャパシタ電極層２４を形成するのに使用される材料を、レジスタ２３を形成するのと同じ処理ステップで堆積させることにさらに注意すべきである。
【００２３】
任意選択で、キャパシタ電極層２０を除き、金属層１６をキャパシタの電極を形成するために用いることが可能である。この実施形態では（図示せず）、金属層１６、キャパシタ誘電層２２、およびキャパシタ電極層２４の組み合わせがキャパシタ素子の構造を定義する。キャパシタ電極層２０を使用しない場合、レジスタ２３を含む複数の抵抗素子を利用可能である。
【００２４】
ここで、本発明に従って製造されたデバイスは、無線周波数システム、アナログ回路を有するシステムまたはミックスシグナルの適用例のような（限定ではない）種々の固定または携帯用システムの任意のものに実用的用途があることが理解されるべきである。例えば、本デバイスを利用した、無線通信機器システム（例えば携帯電話、電話、インターネットアクセス装置、コンピュータシステム、ネットワークシステム、テレビもしくはラジオ放送システム、測位システム、一方向もしくは双方向通信、または他の無線周波数通信システム）のようなシステムが本発明の範囲内にあるものとして意図される。そのようなシステムは、特に１つまたはそれ以上の受動素子を別々のチップもしくはモジュールに、または活性基板上に統合することができるという観点において、本発明のデバイスおよび方法を用いて向上した性能の恩恵を受ける。
【図面の簡単な説明】
【図１】 本発明に基づいて製造される１つの好適な半導体デバイスの説明図。
【図２】 本発明に基づいて製造されるキャパシタおよびレジスタの説明図。
本発明は半導体デバイスおよび半導体デバイスを作製する方法、特に少なくとも１つの受動素子を備え、無線通信システムでの使用に適した半導体デバイスに関する。
【０００２】
多くの電子デバイスが、半導体デバイス製造技術の技術水準の点から、設計の限界やその結果としての性能の限界に直面している。例えば無線通信システムは、一般に比較的少数の半導体チップしか含まないが数百の受動素子を有する。形状係数を高め電力削減を促進し、１０９Ｈｚまたはそれより高いオーダーの周波数における性能と機能性を向上させる努力が続くにつれて、受動素子を個々のチップまたはモジュール内に、そして（シリコン含有基板のような）活性基板上に統合することが望まれるようになっている。
【０００３】
様々なオンチップキャパシタおよびレジスタの技術が現在存在しており、その例にはダブルポリキャパシタ、ゲート酸化物キャパシタ、接合キャパシタまたは拡散シリコンレジスタもしくはポリシリコンレジスタが含まれる。多くの応用例が上記の技術の結果生じる性能特性の向上の恩恵を受けるであろう。例えば、寄生キャパシタンスの削減、電圧直線性の向上、電極のシリーズ抵抗の削減、１／ｆノイズ削減の分野において向上が求められている。また、結果としてできるデバイスが、活性基板（例えばＳｉチップ）の後面に統合されることも望まれており、このことはこれまで既存の技術を用いては達成されなかったことである。
【０００４】
（図面の詳細な説明）
図１では、金属−絶縁体−金属キャパシタまたは薄膜レジスタのような半導体受動素子の組み合わせの例が示されている。図１に示すような好ましい実施形態では、発明は金属−絶縁体−金属キャパシタと少なくとも１つの薄膜レジスタとの組み合わせを内蔵するデバイスを意図している。図１は２つの薄膜レジスタを内蔵する実施形態も示す。別の実施形態では、金属−絶縁体−金属キャパシタ（または別の受動素子）が除かれてもよく、または本発明の方法に基づいて製造される１つまたは複数のレジスタ素子と電気的に連絡状態にある別個のデバイス内で用いられてもよいことが意図されている。
【０００５】
概して、本発明のデバイスは、誘電体の層（すなわち絶縁層）に形成された溝に堆積される金属層であって、その後過剰な材料を取り除くよう処理して得られるその露出表面が実質的に誘電体層の最初の表面と同一平面上になる金属層を備えることにより特徴付けられる。金属層は銀、金、銅、アルミニウムまたはそれらの混合物であることが好ましく、銅が最も好ましい金属である。従って、より特定的には、デバイスは材料の層に形成される少なくとも１つの銅のダマシン金属層を備えることにより特徴付けられる。好適な実施形態では、キャパシタの電極は、１つまたはそれ以上のキャパシタ、レジスタ、もしくは両方の組み合わせの端子となる１つのダマシン銅層から形成される。しかしながら、当業者は１つの受動素子が複数のダマシン層上に形成されうること、１つの受動素子が１つのダマシン層上に形成されうること、１つまたはそれ以上の受動素子が多数のダマシン層上に形成されうることを認識するであろう。
【０００６】
さらに詳しく説明するため、図１は適当な半導体基板１０を備えたデバイスを示す。基板１０に隣接するのは、内部に画成された溝１５を有する第１の絶縁誘電層１２である。溝１５の底部を定める面では、ビア１４が、溝１５を満たす金属層１６と基板１０を導電的に接続する材料（好ましくはダマシン金属層、さらに好ましくはダマシン銅層）を含む。図１に示すように、金属層１６の一部または全部上では除かれる可能性のある、金属層１６の上に形成される任意選択のバリア誘電層１８がある。例えば、図１は、金属層１６の一部を露出させ、それによって金属層１６と第１のすなわち下方のキャパシタ電極層２０との間を直接接触させる、バリア誘電層１８の窓口開口部を図示する。金属層１６はひと続きに示されているが、多数の部分に分割されてもよい。多数のキャパシタが１つの金属層１６の上に形成されてもよいことに注意すべきである。
【０００７】
キャパシタ電極層２０は、その長さの少なくとも一部が金属層１６とキャパシタ誘電層２２との間に挟まれている。第２のすなわち上方のキャパシタ電極層２４がキャパシタ誘電層２２の少なくとも一部に隣接する。第２のキャパシタ電極層２４は任意選択でその表面の少なくとも一部を覆うエッチング停止層２６を備えてもよい。キャパシタ電極層２０、キャパシタ誘電層２２、キャパシタ電極層２４の組み合わせおよび任意選択のエッチング停止層２６は、本発明のキャパシタ素子の構造を総括的に定義する。
【０００８】
第１のレジスタ２８、好ましくは薄膜レジスタは、（金属−絶縁体−金属キャパシタが使用される実施形態においては）第１のキャパシタ電極層２０と同じ材料を用いることが好ましい、適当な材料で形成される。従って、レジスタ２８と第１のキャパシタ電極層２０は共通の材料で形成される。第１のレジスタ２８は、第１の絶縁誘電層１２と直接接するか、または任意選択のバリア誘電層１８によりその表面の少なくとも一部の上で第１の絶縁誘電層１２からは離れた状態で、第１の絶縁誘電層１２に隣接する。レジスタ２８は、ビア４０および金属層４４により上方から接触されるか、または任意選択で金属層１６およびビア１４によって接触される。金属層１６がひと続きの場合にはビア１４の１つだけでよいことに注意すべきである。任意選択で１つまたはそれ以上の誘電層が第１のレジスタ２８の上に配置される。例えば図１には、キャパシタの金属層２０および２４の上のブランケット層として配置され、使用されていれば任意選択のエッチング停止層２６の上にさらに配置される、第１の中間誘電層３０が示される。
【０００９】
中間誘電層３０の表面に直接接触する任意選択の第２のレジスタ３２を図１に示す。第２のレジスタは、デバイス中のほかの場所で他の層に接して用いられてもよい。例えば、第２のレジスタを、第１のレジスタに直接接触する同じ金属層に直接接触する関係に配置してもよい。任意選択の第２のレジスタ３２を覆うもう１つの中間誘電層３４が、図１に示すように中間誘電層３０の上に配置される。前述のように、１つの誘電層を選択して、中間誘電層３０または３４のいずれかを除いてもよい。レジスタ２８および３２を異なる材料で形成してもよく、従ってこれらのレジスタの比抵抗は異なっていてもよい。
【００１０】
複数のビアが、第２の中間誘電層３４、もしあればその他の任意の層によって隔てられた、複数の金属層の間の連絡経路を提供する。例えば、ビア３６は金属層４４を金属層１６に導電的に接続する材料を含む。１つまたはそれ以上の数のビア３８は、金属層４４をキャパシタ電極層２４に導電的に接続する材料を含む。複数のビア４０は、金属層４４を第１のレジスタ２８に導電的に接続する材料で満たされている。同様に、複数のビア４２は金属層４４を第２のレジスタ３２に導電的に接続する材料を含む。任意選択で、１つまたはそれ以上の、例えば層４６のような追加の層が金属層４４の上に配置されてもよい。図１の実施形態は、金属層４４に最も近い表面で受動素子に接触するビア３８，４０および４２を表す。ビア３６，３８，４０が中間誘電層３０および３４を貫通し、ビア４２が中間誘電層３４のみを貫通することが理解されるであろう。
【００１１】
当業者は、任意の種々の材料が受動素子を製造するために適切に使用されうることを認識するであろうが、キャパシタ誘電層の材料のための好ましい誘電材料は、例えばＴａ２Ｏ５，ＳｒＴｉＯ３，ＺｒＯ２，ＺｒＳｉＯ４，ＨｆＯ２，ＨｆＳｉＯ４，ＴｉＯ２，Ｓｉ３Ｎ４のような酸化物もしくは窒化物またはそれらの混合物およびそれらの各材料の化学量論的組成の変形物から選択される。レジスタおよびキャパシタ電極層のために好ましい材料には、例えばＴａＮ，ＴａＡｌＮ，ＴｉＮ，ＣｒＮｉ，ＷＮ，ＣｒＳｉまたはそれらの混合物のような合金が含まれる。これらの材料の化学量論的組成の変形物を使用してもよい。
【００１２】
半導体デバイス内に形成される少なくとも１つの受動素子について、金属層１６が該素子の端を越えて延在するか、または端に対して側方に位置がずらされる（オフセットされる）ことが望ましいであろう。例えば、金属層１６は第１のキャパシタ電極層２０、第１のキャパシタ誘電層２２、および第２のキャパシタ電極層２４の端を越えて側方に延在する。このような方法で、ビア３６と金属層１６により、金属層４４から直接デバイスの第１のキャパシタ電極層２０への電気的接続が作成され得る。別の方法では、レジスタ２８および３２に関して、層間の接触がビア４０および４２を介してレジスタの第１の表面へ直接的であってもよい。
【００１３】
図１のデバイスを参照することにより、半導体基板１０上の受動デバイスの加工について述べる。半導体基板１０の上に堆積させた第１の絶縁誘電層１２をパターン形成し、エッチングして、受動デバイスの金属層１６を受け入れる溝１５およびビア１４を形成する。比抵抗が低いかまたは導電性の高い材料を溝１５およびビア１４に堆積させる。溝１５内に材料を堆積させた後、余分な材料を除いて、その結果得られる金属層１６の露出表面が第１の絶縁誘電層１２の露出表面に対して連続的であり、好ましくは該表面と実質的に同一平面になるようにする。材料の除去のために、化学機械研磨技術のような任意の適当な技術を用いることができる。
【００１４】
任意選択で、バリア誘電層１８が用いられる場合、バリア誘電層１８を絶縁誘電層１２および金属層１６の上に堆積し、次いで該層１８を貫通する開口部をエッチングし、図１のキャパシタのために金属層１６の少なくとも一部を露出させる。受動素子が、バリア誘電層１８の上に（使用する場合。そうでなければ第１の絶縁誘電層１２および金属層１６の上に）材料を堆積させることにより金属層上に構成され、次にパターン形成されエッチングされる。図１では、パターン形成のステップおよびエッチングのステップすなわち化学機械研磨法により、キャパシタ電極２０およびレジスタ２８が画成される。
【００１５】
１つまたはそれ以上の追加の堆積、パターン形成およびエッチングのステップが、（キャパシタが形成される、図１で示されるような実施形態について）キャパシタ誘電層２２および金属層２４の形成を含む、受動素子の追加の構成要素または層を形成するために、必要に応じて用いられる。当業者は、追加の層を形成するために利用可能な様々な技術の種類を理解するであろう。ブランケット堆積技術と、それに続く１つまたはそれ以上のパターン形成およびエッチングのステップを用いてもよい。１つの実施形態では、エッチングの前に、任意選択の第２のバリアすなわちエッチング停止層２６を金属層２４の上に堆積させてもよい。
【００１６】
結果として生じる図１のキャパシタの構造を製造するためには、わずか１回のマスキングステップを（付随するエッチングとともに）用いればよい。任意選択のバリア層１８が使用される場合、任意選択のマスキングステップが金属層１６を露出させる窓口を形成することに注意すべきである。第１のマスキングステップは、第２の電極材料を用いて第２のキャパシタ電極層２４および任意選択の第２のレジスタを形成する。第２のマスキングステップは、レジスタとキャパシタの組み合わせが用いられる場合、第１のキャパシタ電極層２０および第１のレジスタ２８を形成する。当業者には、上述のエッチング手順を用いて、受動素子上に少なくとも誘電材料の薄膜を残し、受動素子へのエッチング液の攻撃を（特にビアエッチングステップの間）制御するのを助けることが可能であるということが理解されるであろう。もう１つの方法としては、受動素子に直接エッチングすることが望まれる場合には、そのような誘電体の薄膜を備えることを避けてもよい。
【００１７】
１つまたはそれ以上の受動素子の形成後、材料の追加の層を各受動素子の上に望みどおりに形成することができる。例えば、第１および第２の中間誘電層３０および３４を堆積させることができる（例えばブランケット堆積）。第２のレジスタ３２を形成する場合は、該レジスタ３２を第２の中間誘電層３４の堆積の前に堆積させる。次いで第２のレジスタ３２は、適当なマスキングおよびエッチング手順を用いて画成される。
【００１８】
ビアは（好適な材料除去技術であるエッチングとともに）任意の適当な技術の使用と、それに続く導電材料の堆積によって生成される。該相互接続金属層は、金属層１６を形成するプロセスのような技術を含む、任意の適当な方法で形成してもよい。当然のことながら、金属層４４はダマシン法で形成する必要はなく、任意の他の適当な方法で形成可能である。追加の層または構成要素（層４６として図示）を、望みどおりに定められた適切な電気的連絡経路（図示せず）とともに、誘電層３４および金属層４４の上に形成することができる。
【００１９】
上記の方法は、一般に、１つまたはそれ以上の材料を提供し、該材料をパターン形成してその結果生じるデバイスの機能的構成要素の層を形成するという、複数のステップを含む。パターン形成には、材料の堆積すなわち形成のステップと材料の除去のステップを含む、多くの任意の従来のステップが使用されうる。通常、該ステップには、作業層の露出表面へのフォトレジストの塗布と、それに続く、該フォトレジストを現像し、その結果として、作業層の露出表面に所定のパターンを形成する該フォトレジストを選択的に除去する、フォトリソグラフィのステップとが含まれる。次いで該作業層の露出表面を望みどおりにエッチングし、該表面およびその下の材料を除去する。フォトレジストは、保護層、すなわち材料の除去に用いられた物質（例えばエッチング液）が作業片（ワークピース）の下にある材料に接触するのを防ぐための層として、作業片に選択的に付着して残る。
【００２０】
図２も金属−絶縁体−金属キャパシタおよび薄膜レジスタのような半導体受動素子の組み合わせを示す。両図において同じ参照番号が同じ素子を示すべく使用されることに注意すべきである。絶縁誘導層１２が半導体基板１０の上に形成され、該誘電層の一部がその中に溝１５を画成すべくエッチングされる。ビア１４が溝１５の底面から絶縁誘導層１２を貫通して半導体基板１０までエッチングされる。金属層１６が、基板１０と金属層１６との間に電気的接触を提供する導電材料で溝１５およびビア１４を満たす。
【００２１】
金属層１６の少なくとも一部を覆って下方のキャパシタ電極層２０が形成される。レジスタ２８は下方のキャパシタ電極層２０を形成するのと同じ材料で形成される。レジスタ２８は絶縁誘導層１２の上に形成され、金属層１６に接触してもよい。誘電層２２を下方のキャパシタ電極層２０およびレジスタ２８の上に堆積させ、キャパシタの誘電層としても使用する。上方のキャパシタ電極層２４は、キャパシタ誘電層２２の少なくとも一部と隣接する。上方のキャパシタ電極層２４は、任意選択でその表面の少なくとも一部を覆うエッチング停止層２６を含んでもよい。キャパシタ電極層２０、キャパシタ誘電層２２、キャパシタ電極層２４、および使用する場合は任意選択のエッチング停止層２６の組み合わせが、本実施形態に示すキャパシタ素子の構造を定義する。
【００２２】
誘電層３４はキャパシタおよびレジスタ２８，２３を覆う。レジスタ２８，２３の端子には、それぞれビア４０，４２を誘電層３４中に形成し該ビアを金属層４４で満たすことにより、上方から接触することができる。任意選択で、レジスタ２８は金属層１６および金属で満たされたビア１４によって下方から接触されうる。本実施形態では、レジスタ２８，２３は異なる比抵抗値を有する材料で形成されてもよいことに注意すべきである。キャパシタ電極層２４を形成するのに使用される材料を、レジスタ２３を形成するのと同じ処理ステップで堆積させることにさらに注意すべきである。
【００２３】
任意選択で、キャパシタ電極層２０を除き、金属層１６をキャパシタの電極を形成するために用いることが可能である。この実施形態では（図示せず）、金属層１６、キャパシタ誘電層２２、およびキャパシタ電極層２４の組み合わせがキャパシタ素子の構造を定義する。キャパシタ電極層２０を使用しない場合、レジスタ２３を含む複数の抵抗素子を利用可能である。
【００２４】
ここで、本発明に従って製造されたデバイスは、無線周波数システム、アナログ回路を有するシステムまたはミックスシグナルの適用例のような（限定ではない）種々の固定または携帯用システムの任意のものに実用的用途があることが理解されるべきである。例えば、本デバイスを利用した、無線通信機器システム（例えば携帯電話、電話、インターネットアクセス装置、コンピュータシステム、ネットワークシステム、テレビもしくはラジオ放送システム、測位システム、一方向もしくは双方向通信、または他の無線周波数通信システム）のようなシステムが本発明の範囲内にあるものとして意図される。そのようなシステムは、特に１つまたはそれ以上の受動素子を別々のチップもしくはモジュールに、または活性基板上に統合することができるという観点において、本発明のデバイスおよび方法を用いて向上した性能の恩恵を受ける。
【図面の簡単な説明】
【図１】 本発明に基づいて製造される１つの好適な半導体デバイスの説明図。
【図２】 本発明に基づいて製造されるキャパシタおよびレジスタの説明図。
Claims (5)
- 半導体デバイスを製造する方法であって、
半導体基板を提供するステップ；
前記半導体基板の上に絶縁層を形成するステップ；
前記絶縁層中に、半導体基板と電気的に連絡するための第１のダマシン金属層を形成するステップ；
前記の第１のダマシン金属層上に、第１のキャパシタ電極と第２のキャパシタ電極とを有するキャパシタを形成するステップ；
第１のダマシン金属層上に、第１のキャパシタ電極を形成するのと同時に、同第１のキャパシタ電極を形成するのに用いたのと同じ材料の層で少なくとも１つのレジスタを形成するステップ；および
キャパシタと電気的に連絡するための第２の金属層を形成するステップ；からなる方法。 - 第１のダマシン金属層の金属は、銅、金、銀、およびこれらの混合物から選択される、請求項１に記載の方法。
- 前記第１のダマシン金属層を形成するステップは、前記絶縁層中の溝に銅を堆積する工程と、前記銅の表面が、前記絶縁層の表面と同一平面になるように化学的に研磨する工程とを含む、請求項１に記載の方法。
- 半導体デバイスを製造する方法であって、
絶縁層の平らな表面に画成された溝の中へ銅層を堆積させるステップ；
前記の銅層の上に、絶縁層の平らな表面と同一平面となる表面を形成するステップ；
前記の銅層の上に、該銅層に直接形成され、自身の表面の少なくとも一部に亘り該銅層に接触するレジスタを形成するステップ；および
前記の銅層の上にキャパシタを形成するステップであって、同キャパシタは第１のキャパシタ電極と第２のキャパシタ電極とを有し、第１のキャパシタ電極と前記レジスタとは同じ材料の層で同時に形成されるステップ；からなる方法。 - 半導体デバイスを製造する方法であって、
ダマシン銅層を形成するステップ；
前記ダマシン銅層の上に誘電層を形成するステップ；
ダマシン銅層の一部を露出させるために前記誘電層に開口部をパターン形成するステップ；
少なくとも一部が誘電層上にあり、かつ少なくとも一部が誘電層中の前記開口部によってダマシン銅層に直接接触する受動素子を形成するステップであって、前記受動素子はキャパシタであり、前記キャパシタの下方の電極は前記ダマシン銅層と直接接触するステップ；および
前記キャパシタの前記下方の電極を形成するのと同時に、同下方の電極と同じ材料の層によりレジスタを形成するステップ；からなる方法。
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| US6303423B1 (en) * | 1998-12-21 | 2001-10-16 | Megic Corporation | Method for forming high performance system-on-chip using post passivation process |
| US8178435B2 (en) | 1998-12-21 | 2012-05-15 | Megica Corporation | High performance system-on-chip inductor using post passivation process |
| US20010013660A1 (en) * | 1999-01-04 | 2001-08-16 | Peter Richard Duncombe | Beol decoupling capacitor |
| DE19956904C2 (de) * | 1999-11-26 | 2003-08-07 | United Monolithic Semiconduct | Integrierter Amplitudenbegrenzer bzw. Limiter und Verfahren zur Herstellung eines integrierten Limiters |
| KR100350675B1 (ko) * | 2000-01-26 | 2002-08-28 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| US6548389B2 (en) * | 2000-04-03 | 2003-04-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6500724B1 (en) * | 2000-08-21 | 2002-12-31 | Motorola, Inc. | Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material |
| US6596579B1 (en) * | 2001-04-27 | 2003-07-22 | Lsi Logic Corporation | Method of forming analog capacitor dual damascene process |
| US6759275B1 (en) | 2001-09-04 | 2004-07-06 | Megic Corporation | Method for making high-performance RF integrated circuits |
| US20040012043A1 (en) * | 2002-07-17 | 2004-01-22 | Gealy F. Daniel | Novel dielectric stack and method of making same |
| KR100478480B1 (ko) * | 2002-07-30 | 2005-03-28 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
| US6730573B1 (en) * | 2002-11-01 | 2004-05-04 | Chartered Semiconductor Manufacturing Ltd. | MIM and metal resistor formation at CU beol using only one extra mask |
| US6709918B1 (en) * | 2002-12-02 | 2004-03-23 | Chartered Semiconductor Manufacturing Ltd. | Method for making a metal-insulator-metal (MIM) capacitor and metal resistor for a copper back-end-of-line (BEOL) technology |
| US7022246B2 (en) * | 2003-01-06 | 2006-04-04 | International Business Machines Corporation | Method of fabrication of MIMCAP and resistor at same level |
| KR100539198B1 (ko) * | 2003-03-10 | 2005-12-27 | 삼성전자주식회사 | 금속-절연체-금속 캐패시터 및 그 제조 방법 |
| US6734076B1 (en) * | 2003-03-17 | 2004-05-11 | Texas Instruments Incorporated | Method for thin film resistor integration in dual damascene structure |
| JP2004303908A (ja) * | 2003-03-31 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100487563B1 (ko) * | 2003-04-30 | 2005-05-03 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| KR100524963B1 (ko) * | 2003-05-14 | 2005-10-31 | 삼성전자주식회사 | 금속 배선 및 금속 저항을 포함하는 반도체 소자 및 그제조 방법 |
| KR100604816B1 (ko) | 2003-05-19 | 2006-07-28 | 삼성전자주식회사 | 집적 회로 소자 리세스 트랜지스터의 제조 방법 및 이에의해 제조된 집적회로 소자 리세스 트랜지스터 |
| US6838332B1 (en) | 2003-08-15 | 2005-01-04 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device having electrical contact from opposite sides |
| US6964908B2 (en) * | 2003-08-19 | 2005-11-15 | International Business Machines Corporation | Metal-insulator-metal capacitor and method of fabricating same |
| DE10344389A1 (de) | 2003-09-25 | 2005-05-19 | Infineon Technologies Ag | Verfahren zur Herstellung einer multifunktionellen Dielektrikumschicht auf einem Substrat |
| JP3987847B2 (ja) * | 2003-10-17 | 2007-10-10 | Ｎｅｃエレクトロニクス株式会社 | Ｍｉｍ構造抵抗体を搭載した半導体装置 |
| US7080896B2 (en) * | 2004-01-20 | 2006-07-25 | Lexmark International, Inc. | Micro-fluid ejection device having high resistance heater film |
| US7535079B2 (en) * | 2005-06-09 | 2009-05-19 | Freescale Semiconductor, Inc. | Semiconductor device comprising passive components |
| US6919244B1 (en) | 2004-03-10 | 2005-07-19 | Motorola, Inc. | Method of making a semiconductor device, and semiconductor device made thereby |
| JP4308691B2 (ja) * | 2004-03-19 | 2009-08-05 | 富士通マイクロエレクトロニクス株式会社 | 半導体基板および半導体基板の製造方法 |
| US7582901B2 (en) * | 2004-03-26 | 2009-09-01 | Hitachi, Ltd. | Semiconductor device comprising metal insulator metal (MIM) capacitor |
| US7239006B2 (en) * | 2004-04-14 | 2007-07-03 | International Business Machines Corporation | Resistor tuning |
| US20050255664A1 (en) * | 2004-05-12 | 2005-11-17 | Ching-Hung Kao | Method of forming a metal-insulator-metal capacitor |
| US7397087B2 (en) * | 2004-08-06 | 2008-07-08 | International Business Machines Corporation | FEOL/MEOL metal resistor for high end CMOS |
| US7355282B2 (en) | 2004-09-09 | 2008-04-08 | Megica Corporation | Post passivation interconnection process and structures |
| US8008775B2 (en) | 2004-09-09 | 2011-08-30 | Megica Corporation | Post passivation interconnection structures |
| DE502005005467D1 (de) * | 2005-03-16 | 2008-11-06 | Dyconex Ag | Verfahren zum Herstellen eines elektrischen Verbindungselementes, sowie Verbindungselement |
| US8384189B2 (en) | 2005-03-29 | 2013-02-26 | Megica Corporation | High performance system-on-chip using post passivation process |
| US7345573B2 (en) * | 2005-05-24 | 2008-03-18 | Texas Instruments Incorporated | Integration of thin film resistors having different TCRs into single die |
| KR100717813B1 (ko) * | 2005-06-30 | 2007-05-11 | 주식회사 하이닉스반도체 | 나노믹스드 유전막을 갖는 캐패시터 및 그의 제조 방법 |
| TWI305951B (en) | 2005-07-22 | 2009-02-01 | Megica Corp | Method for forming a double embossing structure |
| US7381981B2 (en) * | 2005-07-29 | 2008-06-03 | International Business Machines Corporation | Phase-change TaN resistor based triple-state/multi-state read only memory |
| CN100413094C (zh) * | 2005-08-09 | 2008-08-20 | 中国科学院物理研究所 | 一种基于碘化铝的电解质及其应用 |
| US7485540B2 (en) * | 2005-08-18 | 2009-02-03 | International Business Machines Corporation | Integrated BEOL thin film resistor |
| US20070057305A1 (en) | 2005-09-13 | 2007-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | MIM capacitor integrated into the damascene structure and method of making thereof |
| US7768055B2 (en) * | 2005-11-30 | 2010-08-03 | International Business Machines Corporation | Passive components in the back end of integrated circuits |
| US7310282B2 (en) * | 2005-12-30 | 2007-12-18 | Lexmark International, Inc. | Distributed programmed memory cell overwrite protection |
| US7964470B2 (en) | 2006-03-01 | 2011-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flexible processing method for metal-insulator-metal capacitor formation |
| US7422954B2 (en) * | 2006-03-14 | 2008-09-09 | United Microelectronics Corp. | Method for fabricating a capacitor structure |
| TWI302027B (en) | 2006-03-17 | 2008-10-11 | Ind Tech Res Inst | A wafer level packaging structure with inductors and manufacture method thereof |
| US20070235880A1 (en) * | 2006-03-30 | 2007-10-11 | Chin-Sheng Yang | Semiconductor device and method of fabricating the same |
| US20070232014A1 (en) * | 2006-04-03 | 2007-10-04 | Honeywell International Inc. | Method of fabricating a planar MIM capacitor |
| JP5027441B2 (ja) | 2006-05-11 | 2012-09-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI326908B (en) * | 2006-09-11 | 2010-07-01 | Ind Tech Res Inst | Packaging structure and fabricating method thereof |
| US8124490B2 (en) * | 2006-12-21 | 2012-02-28 | Stats Chippac, Ltd. | Semiconductor device and method of forming passive devices |
| US8629529B2 (en) | 2006-12-27 | 2014-01-14 | Nec Corporation | Semiconductor device and its manufacturing method |
| US7608538B2 (en) * | 2007-01-05 | 2009-10-27 | International Business Machines Corporation | Formation of vertical devices by electroplating |
| US7605458B1 (en) * | 2007-02-01 | 2009-10-20 | Xilinx, Inc. | Method and apparatus for integrating capacitors in stacked integrated circuits |
| US7488630B2 (en) * | 2007-03-06 | 2009-02-10 | International Business Machines Corporation | Method for preparing 2-dimensional semiconductor devices for integration in a third dimension |
| WO2008114609A1 (ja) * | 2007-03-19 | 2008-09-25 | Nec Corporation | 半導体装置及びその製造方法 |
| US20080233704A1 (en) * | 2007-03-23 | 2008-09-25 | Honeywell International Inc. | Integrated Resistor Capacitor Structure |
| US8013394B2 (en) * | 2007-03-28 | 2011-09-06 | International Business Machines Corporation | Integrated circuit having resistor between BEOL interconnect and FEOL structure and related method |
| US7968929B2 (en) * | 2007-08-07 | 2011-06-28 | International Business Machines Corporation | On-chip decoupling capacitor structures |
| US7816762B2 (en) * | 2007-08-07 | 2010-10-19 | International Business Machines Corporation | On-chip decoupling capacitor structures |
| WO2009122496A1 (ja) * | 2008-03-31 | 2009-10-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US20100224960A1 (en) * | 2009-03-04 | 2010-09-09 | Kevin John Fischer | Embedded capacitor device and methods of fabrication |
| US7951663B2 (en) * | 2009-05-26 | 2011-05-31 | Stats Chippac, Ltd. | Semiconductor device and method of forming IPD structure using smooth conductive layer and bottom-side conductive layer |
| US8426745B2 (en) * | 2009-11-30 | 2013-04-23 | Intersil Americas Inc. | Thin film resistor |
| US9601427B2 (en) | 2013-03-25 | 2017-03-21 | Asahi Kasei Microdevices Corporation | Semiconductor device including plural types of resistors and manufacturing method of the semiconductor device |
| JP2015195337A (ja) | 2014-03-28 | 2015-11-05 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
| US20150294970A1 (en) * | 2014-04-14 | 2015-10-15 | Qualcomm Incorporated | Capacitor, resistor and resistor-capacitor components |
| CN105226044B (zh) * | 2014-05-29 | 2018-12-18 | 联华电子股份有限公司 | 集成电路及形成集成电路的方法 |
| JP6451601B2 (ja) * | 2015-11-11 | 2019-01-16 | 三菱電機株式会社 | 半導体装置 |
| US10090378B1 (en) | 2017-03-17 | 2018-10-02 | International Business Machines Corporation | Efficient metal-insulator-metal capacitor |
| CN106997880A (zh) * | 2017-04-05 | 2017-08-01 | 矽力杰半导体技术(杭州)有限公司 | 一种半导体结构及其制备方法 |
| US10340330B2 (en) | 2017-10-13 | 2019-07-02 | International Business Machines Corporation | Precision BEOL resistors |
| CN115360164A (zh) | 2017-11-13 | 2022-11-18 | 台湾积体电路制造股份有限公司 | 包括mim电容器和电阻器的器件 |
| US20190148370A1 (en) * | 2017-11-13 | 2019-05-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Device including mim capacitor and resistor |
| US10410966B2 (en) | 2017-12-19 | 2019-09-10 | International Business Machines Corporation | BEOL embedded high density vertical resistor structure |
| US20190206786A1 (en) * | 2017-12-28 | 2019-07-04 | Intel Corporation | Thin film passive devices integrated in a package substrate |
| CN108231749B (zh) * | 2018-02-28 | 2024-07-02 | 安徽安努奇科技有限公司 | 一种无源器件堆叠结构及其制作方法 |
| US10867903B2 (en) * | 2018-07-27 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor package and method of forming the same |
| KR20200091192A (ko) | 2019-01-22 | 2020-07-30 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US11587865B2 (en) * | 2020-06-15 | 2023-02-21 | Semiconductor Device Including Capacitor And Resistor | Semiconductor device including capacitor and resistor |
| US11270938B2 (en) * | 2020-06-24 | 2022-03-08 | Globalfoundries Singapore Pte. Ltd. | Semiconductor devices and methods of forming semiconductor devices |
| US11637100B2 (en) * | 2021-08-11 | 2023-04-25 | Globalfoundries Singapore Pte. Ltd. | Semiconductor device having capacitor and resistor and a method of forming the same |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053917A (en) | 1989-08-30 | 1991-10-01 | Nec Corporation | Thin film capacitor and manufacturing method thereof |
| JP2705476B2 (ja) * | 1992-08-07 | 1998-01-28 | ヤマハ株式会社 | 半導体装置の製造方法 |
| US5440174A (en) | 1992-10-20 | 1995-08-08 | Matsushita Electric Industrial Co., Ltd. | Plurality of passive elements in a semiconductor integrated circuit and semiconductor integrated circuit in which passive elements are arranged |
| US5479316A (en) | 1993-08-24 | 1995-12-26 | Analog Devices, Inc. | Integrated circuit metal-oxide-metal capacitor and method of making same |
| US5801065A (en) | 1994-02-03 | 1998-09-01 | Universal Semiconductor, Inc. | Structure and fabrication of semiconductor device having merged resistive/capacitive plate and/or surface layer that provides ESD protection |
| US5576240A (en) | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
| US5708559A (en) * | 1995-10-27 | 1998-01-13 | International Business Machines Corporation | Precision analog metal-metal capacitor |
| US5912044A (en) | 1997-01-10 | 1999-06-15 | International Business Machines Corporation | Method for forming thin film capacitors |
| JPH10303372A (ja) * | 1997-01-31 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| JP3180768B2 (ja) * | 1998-07-14 | 2001-06-25 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5985731A (en) | 1998-08-17 | 1999-11-16 | Motorola, Inc. | Method for forming a semiconductor device having a capacitor structure |
| TW389993B (en) * | 1998-11-18 | 2000-05-11 | United Microelectronics Corp | Method for producing thin film resistance of dual damascene interconnect |
| US6346454B1 (en) | 1999-01-12 | 2002-02-12 | Agere Systems Guardian Corp. | Method of making dual damascene interconnect structure and metal electrode capacitor |
| US6180976B1 (en) | 1999-02-02 | 2001-01-30 | Conexant Systems, Inc. | Thin-film capacitors and methods for forming the same |
| US6259128B1 (en) * | 1999-04-23 | 2001-07-10 | International Business Machines Corporation | Metal-insulator-metal capacitor for copper damascene process and method of forming the same |
| US6117747A (en) | 1999-11-22 | 2000-09-12 | Chartered Semiconductor Manufacturing Ltd. | Integration of MOM capacitor into dual damascene process |
| JP3967544B2 (ja) * | 1999-12-14 | 2007-08-29 | 株式会社東芝 | Ｍｉｍキャパシタ |
| WO2001056086A1 (en) | 2000-01-28 | 2001-08-02 | The Board Of Trustees Of The University Of Arkansas | Rc terminator and production method therefor |
| US6500724B1 (en) * | 2000-08-21 | 2002-12-31 | Motorola, Inc. | Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material |
-
2000
- 2000-08-21 US US09/642,680 patent/US6500724B1/en not_active Expired - Lifetime
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2001
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