KR100354440B1 - 반도체 장치의 패턴 형성 방법 - Google Patents
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Abstract
포토리소그래피 공정을 사용하지 않고 미세 패턴들을 형성할 수 있는 반도체 장치의 패턴 형성 방법을 개시한다. 반도체 기판 상에 희생막을 형성한다. 희생막을 패터닝하여 희생막 패턴을 형성한다. 희생막 패턴을 포함하는 반도체 기판 전면에 콘포말한 물질층을 형성한다. 반도체 기판이 노출될 때까지 물질층 전면을 건식 식각하여 희생막 패턴의 양측벽에 물질층 패턴을 형성한다. 그러면, 희생막의 두께와 동일한 두께를 가지며, 희생막 패턴의 측벽에 형성되는 물질층의 두께와 동일한 선폭을 갖는 패턴들이 형성된다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀더 구체적으로는 반도체 장치에서 포토리소그래피 공정을 사용하지 않고 미세 패턴을 형성하는 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 패턴의 크기는 점점 미세해져 수백 내지 수십 ㎚의 선폭을 갖는 패턴을 형성하는 것이 요구되고 있다. 이에 따라, 미세 선폭을 갖는 패턴을 형성하기 위한 포토리소그래피 기술도 발전하고 있다.
이하, 첨부된 도면들을 참조하여 종래 기술의 문제점을 설명한다.
도 1a 내지 도 1c는 종래의 포토리소그래피 공정을 사용하여 패턴을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10) 상에 층간절연막과 같은 하부막(12)을 형성한다. 하부막(12) 상에 소정 패턴을 형성하기 위한 물질층(13)을 형성한다. 물질층(13) 상에 포토레지스트막을 형성한 후 순차적으로 노광 및 현상 공정을 진행하여 포토레지스트 패턴(16)을 형성한다.
도 1c를 참조하면, 포토레지스트 패턴(16)을 식각마스크로 사용하여 하부막(12)이 노출될 때까지 물질층(13)을 식각하여 패턴들(13a, 13b), 예를 들어 금속 배선을 형성한다. 통상적으로 셀 영역에는 주변 회로 영역에 비해 조밀하고 미세한 패턴들이 형성되고, 주변 회로 영역에는 셀 영역에 비해 상대적으로 더 큰 선폭을 갖는 패턴들이 형성된다.
이와 같은 공정에서, 정확한 패턴을 형성하기 위해서는 포토레지스트 패턴(16)을 형성하기 위한 노광 공정에서의 해상도를 높이는 것이 중요하다. 해상도를 높이는 방법으로는 파장이 짧은 광원을 사용하거나 렌즈의 수차(NA; numerical aperture)를 증가시키는 방법 등이 사용된다. 특히, 광원의 측면에서 최근에는 G-라인(파장 436㎚) 및 I-라인(파장 365㎚)보다 더 짧은 파장을 갖는 KrF(파장 248㎚) 또는 ArF(파장 193㎚) 등의 원적외선(deep ultra violet; DUV)이 광원으로 사용되고 있으며, X선을 사용하는 방법도 개발되고 있다. 이외에도 광학적 근접 효과로 인해 패턴이 부정확하게 형성되는 것을 방지하기 위해 위상 조절 마스크(phase shift mask; PSM)와 같이 마스크를 변형시키거나 사입사 조명(off axis illumination)을 사용하는 방법 등도 시도되고 있다.
그러나, 상술한 방법들을 수행하기 위해서는 고가의 장비를 구입하여 매우 정밀한 공정을 수행해야 한다. 구체적으로, 원적외선 및 X선 등과 같은 광원을 사용하기 위해서는 단파장에 적합한 새로운 감광 물질을 사용해야 한다. 또한, X선을 광원으로 사용하는 경우에는, 기존의 마스크에서 사용되던 크롬을 대신하여 X선을 투과시키지 않은 새로운 물질의 개발이 이루어져야 한다.
결국, 기존의 포토리소그래피 기술을 사용하여 정확한 미세 패턴을 구현하기 위해서는 고가의 장비와 복잡한 공정이 필요하므로, 이는 고밀도의 반도체 장치의 제조 공정에서 비용 및 생산성을 저하시키는 원인으로 작용한다.
본 발명은 상술한 제반 문제들을 해결하기 위해 제안된 것으로, 기존의 포토리소그래피 공정을 사용하지 않는 미세 패턴 형성 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 의한 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 실시예에 의해 형성하고자 하는 패턴들을 나타내는 평면도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 의한 패턴 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 하부막
103 : 희생막 13, 110 : 물질층
103a : 희생막 패턴 13a, 13b, 110a, 110b : 물질층 패턴
16, 106, 112 : 포토레지스트 패턴
110c : 더미 패턴
(구성)
상술한 목적을 달성하기 위하여 본 발명에 의한 패턴 형성 방법은, 반도체 기판 상에 희생막을 형성하고 상기 희생막을 패터닝하여 희생막 패턴을 형성한다. 상기 희생막 패턴을 포함하는 상기 반도체 기판 상에 콘포말한 물질층을 형성한다. 상기 반도체 기판이 노출될 때까지 상기 물질층을 이방성 식각하여 상기 희생막 패턴의 양측벽에 물질층 패턴을 형성한다.
본 발명에 따르면, 포토리소그래피 공정을 사용하지 않고도 상기 희생막 패턴의 측벽에 형성되는 상기 물질층의 두께와 동일한 선폭을 가지며, 상기 희생막 두께와 동일한 두께를 갖는 물질층 패턴들을 형성할 수 있게 된다.
여기서, 상기 희생막은 상기 반도체 기판 및 상기 물질층과 식각선택비가 높은 물질로 형성하는 것이 바람직하다.
또한, 상기 물질층 패턴을 형성한 후 상기 희생막 패턴 및 상기 물질층 패턴의 상부를 평탄화 식각하여, 평평한 상부를 갖는 물질층 패턴을 형성할 수도 있다. 그리고, 상기 물질층 패턴을 형성한 후 상기 희생막 패턴을 습식 식각으로 제거할 수도 있다.
상술한 목적을 달성하기 위하여 본 발명에 의한 패턴 형성 방법은, 셀 영역 및 주변 회로 영역을 갖는 반도체 기판 상에 희생막을 형성한다. 상기 희생막을 패터닝하여 상기 셀 영역에 희생막 패턴을 형성한다. 상기 희생막 패턴을 포함하는 상기 반도체 기판 전면에 콘포말한 물질층을 형성한다. 상기 주변 회로 영역의 상기 물질층 상에 포토레지스트 패턴을 형성한다. 상기 반도체 기판이 노출될 때까지 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 물질층을 이방성 식각하여, 상기 셀 영역 내의 상기 희생막 패턴의 양측벽에 제 1 물질층 패턴을 형성하고, 상기 주변 회로 영역 내의 상기 포토레지스트 패턴의 아래에 상기 제 1 물질층 패턴에 비해 상대적으로 큰 선폭을 갖는 제 2 물질층 패턴을 형성한다.
본 발명에 따르면, 상기 셀 영역에는 포토리소그래피 공정을 사용하지 않고 상기 희생막 패턴의 측벽에 형성되는 상기 물질층의 두께와 동일한 선폭을 가지며, 상기 희생막와 동일한 두께를 갖는 상기 제 1 물질층 패턴을 형성할 수 있다. 그리고, 주변 회로 영역에는 포토리소그래피 공정에 의해 상기 제 1 물질층 패턴에 비해 상대적으로 선폭이 큰 제 2 물질층 패턴을 형성할 수 있다.
또한, 상기 희생막을 패터닝하는 단계에서, 상기 셀 영역 및 상기 주변 회로 영역에 희생막 패턴을 형성하고, 상기 포토레지스트 패턴을 형성하는 단계에서, 상기 주변 회로 영역의 상기 희생막 패턴 사이의 상기 물질층 상에 포토레지스트 패턴을 형성하고, 상기 물질층 패턴을 형성하는 단계에서, 상기 주변 회로 영역 내의 상기 희생막 패턴의 측벽에 더미 패턴을 형성함과 동시에 상기 포토레지스트 패턴의 아래에 상기 제 1 물질층 패턴에 비해 상대적으로 큰 선폭을 갖는 제 2 물질층 패턴을 형성하는 것이 바람직하다. 그러면, 더미 패턴으로 인하여 셀 영역과 주변 회로 영역 간의 단차를 감소시킬 수 있다.
(실시예)
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 의해 형성하고자 하는 패턴들을 나타내는 평면도이고, 도 3a 내지 도 3g는 도 2의 Ⅰ-Ⅰ에 따라 본 발명의 실시예에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판의 전면을 하부막(102)이 덮고 있고, 하부막(102) 상에 제 1 패턴들(110a), 제 2 패턴들(110b) 및 더미 패턴들(110c)이 배열되어 있다. 동일한 선폭을 갖는 복수개의 제 1 패턴들(110a)이 반도체 기판의 셀 영역을 가로지르고 있다. 주변 회로 영역에는 셀 영역의 패턴들에 비해 상대적으로 넓은 선폭을 갖는 제 2 패턴들(110b)과 셀 영역과 주변 회로 영역의 단차를 감소시키기 위한 더미 패턴들(110c)이 위치한다. 셀 영역에 형성된 제 1 패턴들(110a) 및 주변 회로 영역에 형성된 더미 패턴들(110c)은 동일한 선폭(d1)을 갖는다. 주변 회로 영역의 제 2 패턴들(110b)은 제 1 패턴들(110a)보다 상대적으로 더 큰 선폭(d3, d4)을 갖는다. 각 패턴들 간의 간격(d2)은 모두 동일하다.
도 3a를 참조하면, 셀 영역과 주변 회로 영역을 갖는 반도체 기판(100) 상에 하부막(102)을 형성한다. 하부막(102)은 예를 들어, 트랜지스터 등과 같은 단위 소자들을 절연시키기 위한 층간절연막이며, 통상의 실리콘 산화막으로 형성한다. 하부막(102) 상에 하부막(102)과 식각선택비가 높은 물질을 사용하여 희생막(103)을 형성한다. 예컨대, 하부막(103)이 실리콘 산화막인 경우 희생막(103)은 실리콘 질화막으로 형성한다. 희생막(103)의 두께는 후속 공정에서 형성되는 패턴들의 두께와 직접적으로 연관되므로, 패턴의 두께를 고려하여 적절한 두께를 갖는 희생막(103)을 형성한다.
도 3b를 참조하면, 희생막(103) 상에 포토레지스트막을 형성한 후 패터닝하여 희생막(103)을 패터닝하기 위한 포토레지스트 패턴(106)을 형성한다. 포토레지스트 패턴(106)은 도 2에 도시된 패턴들의 선폭 및 패턴 간의 간격을 고려하여 형성한다. 또한, 본 발명에서는 셀 영역에 조밀하게 형성된 제 1 패턴들(110a)과 주변 회로 영역의 더미 패턴들(110c)은 희생막(103)에 의한 패터닝 방법을 적용하고, 주변 회로 영역의 넓은 선폭을 갖는 제 2 패턴들(110b)은 포토리소그래피 공정에 의한 패터닝 방법을 직접적으로 적용한다. 따라서, 이러한 후속 패터닝 공정을 고려하여 포토레지스트 패턴(106)을 형성하는 것이 바람직하다.
구체적으로, 포토레지스트 패턴(106)의 선폭은 각 패턴들의 간격(d2)과 동일하도록 형성한다. 셀 영역에 형성되는 포토레지스트 패턴(106) 간의 간격은 인접한 두 제 1 패턴들(110a)의 선폭(2d1)과 패턴(110a) 간의 간격(d2)을 합한 값(2d1+d2)이 되도록 형성한다. 한편, 셀 영역의 패턴들(110a)과는 달리 주변 회로 영역에서는 희생막에 의한 패터닝 및 포토리소그래피 공정에 의한 패터닝이 동시에 진행된다. 따라서, 주변 회로 영역에 형성되는 포토레지스트 패턴(106) 간의 간격은 인접한 더미 패턴(110c)의 선폭(2d1), 패턴 간의 간격(2d2) 및 제 2 패턴들(110b)의 선폭(d3, d4)을 합한 값(2d1+2d2+d3, 2d1+2d2+d4)이 되도록 형성한다.
도 3c를 참조하면, 포토레지스트 패턴(106)을 식각마스크로 사용하여 희생막(103)을 건식 식각하여 희생막 패턴(103a)을 형성한다. 결국, 포토레지스트 패턴(106)과 동일한 선폭 및 간격을 갖는 희생막 패턴들(103a)이 형성된다.
도 3d를 참조하면, 희생막 패턴(103a)이 형성된 결과물 전면에 제 1 패턴,제 2 패턴 및 더미 패턴을 형성하기 위한 물질층(110)을 콘포말하게 형성한다. 물질층(110)은 예를 들어, 도전막으로 형성한다. 구체적으로, 물질층(110)은 형성하고자 하는 패턴의 종류에 따라 알루미늄, 텅스텐, 구리, 코발트, 티타늄 및 그외 금속 혼합물 등의 금속막으로 형성하거나 폴리실리콘막으로 형성할 수도 있다. 경우에 따라서, 물질층(110)은 폴리실리콘막과 실리사이드막이 차례로 적층된 복합막 또는 티타늄막, 티타늄 질화막, 알루미늄막 및 티타늄 질화막 등의 막이 적층된 복합막으로 형성할 수도 있다. 예를 들어, 금속 배선을 형성하는 경우에는 알루미늄막 또는 텅스텐막으로 물질층을 형성하고, 게이트 패턴을 형성하는 경우에는 폴리실리콘막 및 실리사이드막을 적층한 복합막으로 물질층을 형성한다.
희생막 패턴(103a)의 측벽에 형성되는 물질층(110)의 두께는 형성하고자 하는 패턴의 선폭이 되므로, 이를 고려하여 물질층(110)을 소정 두께로 형성한다. 구체적으로, 희생막 패턴(103a)의 측벽에 형성되는 물질층(110)의 두께가 제 1 패턴(110a)의 선폭인 d2가 되도록 물질층을 형성한다.
물질층(110) 상에 포토레지스트막을 형성한 후 패터닝하여 주변 회로 영역의 제 2 패턴들(110b)을 형성하기 위한 포토레지스트 패턴들(112)을 형성한다. 즉, 주변 회로 영역의 물질층(110) 상에 주변 회로 영역의 제 2 패턴의 선폭(d3, d4)과 동일한 선폭을 갖는 포토레지스트 패턴들(112)을 형성한다.
도 3e 및 도 3f를 참조하면, 하부막(102)이 노출될 때까지 포토레지스트 패턴(112)을 식각마스크로 사용하여 물질층(110)을 이방성 식각한다. 그 결과, 셀 영역의 물질층(110)은 전면 식각되므로 희생막 패턴(103a)의 양측벽에만 제 1 물질층패턴들(110a)이 형성된다. 또한, 주변 회로 영역에서는 포토레지스트 패턴(112)의 아래에 제 1 물질층 패턴(110a)에 비해 상대적으로 선폭이 넓은 제 2 물질층 패턴들(110b)이 형성되고, 희생막 패턴(103a)의 양측벽에는 제 1 물질층 패턴(110a)과 동일 선폭을 갖는 더미 패턴들(110c)이 형성된다. 이후, 포토레지스트 패턴(112)을 산소 플라즈마 애싱(O2plasma ashing) 공정에 의해 제거한 후, 물질층 패턴들(110a, 110b) 및 더미 패턴들(110c)이 형성된 결과물 전면을 습식 세정한다.
이와 같이 물질층(110)을 이방성 식각하여 물질층 패턴들(110a, 110b) 및 더미 패턴들(110c)을 형성하면, 도 3e에 도시된 바와 같이, 식각 공정의 특성상 상단 모서리 부분이 식각되어 평탄한 상부를 갖는 패턴을 얻을 수 없다. 따라서, 평탄한 상부를 갖는 패턴을 형성하고자 할 때는, 도 3f에 도시된 바와 같이, 원하는 두께만큼 희생막 패턴(103a), 물질층 패턴들(110a, 110b) 및 더미 패턴들(110c)의 상부를 평탄화 식각한다. 평탄화 식각 공정은 CMP(chemical mechanical polishing) 공정으로 진행하는 것이 바람직하다. 이와 같은 평탄화 식각 공정은 경우에 따라서는 생략할 수도 있다.
도 3g를 참조하면, 물질층 패턴들(110a, 110b) 및 더미 패턴들(110c) 사이에 잔류하는 희생막 패턴(103a)을 습식 식각 공정을 사용하여 선택적으로 제거한다. 그러면, 하부막(102) 상에 물질층 패턴들(110a, 110b) 및 더미 패턴들(110c)만 남아있게 된다. 경우에 따라서, 희생막 패턴(103a)을 제거하는 공정은 생략할 수도 있다. 즉, 후속 공정으로 인접한 패턴들을 절연시키기 위한 절연막을 형성하는 경우에는 희생막 패턴(103a)을 제거하지 않고 그대로 잔류시킨다. 반면에, 게이트 패턴들을 형성하는 경우에는 게이트 패턴들 양측벽에 스페이서를 형성하는 공정을 진행하기 위하여 희생막 패턴(103a)을 제거한다.
본 발명은 포토리소그래피 공정을 사용하지 않고 미세 패턴을 형성함으로써, 생산 비용을 절감하고 공정을 단순화하는 효과가 있다. 또한, 패턴을 형성하기 위한 물질층의 두께에 의해 패턴의 선폭이 결정되므로 포토리소그래피 공정에서 발생하는 선폭의 한계를 극복하여 수백 내지 수 ㎚ 정도의 미세 패턴도 형성할 수 있다.
Claims (17)
- 반도체 기판 상에 희생막을 형성하는 단계;상기 희생막을 패터닝하여 희생막 패턴을 형성하는 단계;상기 희생막 패턴을 포함하는 상기 반도체 기판 전면에 콘포말한 물질층을 형성하는 단계; 및상기 반도체 기판이 노출될 때까지 상기 물질층 전면을 건식 식각하여 상기 희생막 패턴의 양측벽에 물질층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 1 항에 있어서,상기 희생막은 상기 반도체 기판 및 상기 물질층과 식각선택비가 높은 물질로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 2 항에 있어서,상기 희생막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 1 항에 있어서,상기 물질층은 도전막으로 형성하는 것을 특징으로 하는 반도체 장치의 패턴형성 방법.
- 제 4 항에 있어서,상기 도전막은 폴리실리콘막 및 알루미늄막, 텅스텐막, 구리막, 티타늄막, 코발트막 등의 금속막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 4 항에 있어서,상기 도전막은 폴리실리콘막 및 실리사이드막이 차례로 적층된 다중막 및 티타늄막, 티타늄질화막, 알루미늄막 및 티타늄질화막이 적층된 다중막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 1 항에 있어서,상기 물질층 패턴을 형성한 후 상기 희생막 패턴 및 상기 물질층 패턴의 상부를 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 1 항에 있어서,상기 물질층 패턴을 형성한 후 상기 희생막 패턴을 습식 식각으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 셀 영역 및 주변 회로 영역을 갖는 반도체 기판 상에 희생막을 형성하는 단계;상기 희생막을 패터닝하여 상기 셀 영역에 희생막 패턴을 형성하는 단계;상기 희생막 패턴을 포함하는 상기 반도체 기판 전면에 콘포말한 물질층을 형성하는 단계;상기 주변 회로 영역의 상기 물질층 상에 포토레지스트 패턴을 형성하는 단계; 및상기 반도체 기판이 노출될 때까지 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 물질층을 이방성 식각하여, 상기 셀 영역 내의 상기 희생막 패턴의 양측벽에 제 1 물질층 패턴을 형성하고, 상기 주변 회로 영역 내의 상기 포토레지스트 패턴 아래에 상기 제 1 물질층 패턴에 비해 상대적으로 큰 선폭을 갖는 제 2 물질층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 9 항에 있어서,상기 희생막은 상기 반도체 기판 및 상기 물질층과 식각선택비가 높은 물질로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 9 항에 있어서,상기 희생막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 9 항에 있어서,상기 물질층은 도전막으로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 12 항에 있어서,상기 도전막은 폴리실리콘막 및 알루미늄막, 텅스텐막, 구리막, 티타늄막, 코발트막 등의 금속막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 12 항에 있어서,상기 도전막은 폴리실리콘막 및 실리사이드막이 차례로 적층된 다중막 및 티타늄막, 티타늄질화막, 알루미늄막 및 티타늄질화막이 적층된 다중막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 9 항에 있어서,상기 제 1 및 제 2 물질층 패턴을 형성한 후 상기 희생막 패턴, 상기 제 1 물질층 패턴 및 상기 제 2 물질층 패턴의 상부를 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 9 항에 있어서,상기 제 1 및 제 2 물질층 패턴을 형성한 후 상기 희생막을 습식 식각으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 9 항에 있어서,상기 희생막을 패터닝하는 단계에서, 상기 셀 영역 및 상기 주변 회로 영역에 희생막 패턴을 형성하고,상기 포토레지스트 패턴을 형성하는 단계에서, 상기 주변 회로 영역의 상기 희생막 패턴 사이의 상기 물질층 상에 포토레지스트 패턴을 형성하고,상기 물질층 패턴을 형성하는 단계에서, 상기 주변 회로 영역 내의 상기 희생막 패턴의 측벽에 더미 패턴을 형성함과 동시에 상기 포토레지스트 패턴의 아래에 상기 제 1 물질층 패턴에 비해 상대적으로 큰 선폭을 갖는 제 2 물질층 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
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