JP4924419B2 - 記憶素子マトリックス、及び、その記憶素子マトリックスを用いた半導体回路装置 - Google Patents
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- 238000003860 storage Methods 0.000 title claims description 181
- 239000011159 matrix material Substances 0.000 title claims description 167
- 239000004065 semiconductor Substances 0.000 title claims description 143
- 230000015654 memory Effects 0.000 claims description 315
- 239000000758 substrate Substances 0.000 claims description 39
- 238000009792 diffusion process Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 5
- 238000009751 slip forming Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 154
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 39
- 229910052721 tungsten Inorganic materials 0.000 description 39
- 239000010937 tungsten Substances 0.000 description 39
- 238000000034 method Methods 0.000 description 33
- 238000010586 diagram Methods 0.000 description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 32
- 229920005591 polysilicon Polymers 0.000 description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 31
- 229910052710 silicon Inorganic materials 0.000 description 31
- 239000010703 silicon Substances 0.000 description 31
- 239000011229 interlayer Substances 0.000 description 28
- 238000005530 etching Methods 0.000 description 26
- 230000008569 process Effects 0.000 description 21
- 238000002955 isolation Methods 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 238000009413 insulation Methods 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 239000007769 metal material Substances 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- -1 that is Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
図1は、特許文献1の1T-DRAMの記憶素子部分について示した図である。図1において、1は半導体片(半導体の立体領域)、2はソース電極、3はゲート電極、4Aは第1の側面ゲート電極、4Bは第2の側面ゲート電極、5はドレイン電極をそれぞれ示す。そして、半導体片1の上面を含む領域にソース電極2は形成され、ドレイン電極5は、半導体片1が半導体基板と接する領域、すなわち、半導体片1の底部に形成されている。
そこで、縦型ダブルゲートトランジスタから構成される記憶素子をマトリックス状態に敷きつめる際には以下の問題があった。
また、各記憶素子が書込情報の保持ができるような記憶素子マトリックスの構造が必要であるが、単に、各記憶素子のドレイン領域、ソース領域、第1の側面電極、及び、第2の側面電極を電気的に分離する絶縁領域を、隣接する記憶素子との間に、設けるのでは、マトリックスの面積が増大し、高密度な記憶素子マトリックスを得るのは容易ではない。
一方、記憶素子をマトリックス状に組んだ場合に、記憶素子の選択を行うビット線、ワード線等の共通線に電圧を印加すると、複数の記憶素子が活性化するため、記憶素子の多重選択が発生する場合もある。
そこで、本発明は、高密度であるが、多重選択の発生がない、1T-DRAMの記憶素子を敷きつめた記憶素子マトリックス、その製造方法、及び、その記憶素子マトリックスを用いた半導体回路装置を提供することを目的とする。
そうすると、行方向に延在するビット線及びソースライン線を活性化し、列方向に延在する前面ゲート線を活性化すると、活性化されたビット線及びソースライン線と、活性化された前面ゲート線の双方に接続する記憶素子のみが、活性化される。そして、背面ゲート線を活性化した場合、記憶素子の動作上、背面ゲート線に接続する背面ゲート領域を共有する記憶素子のうち、活性化した記憶素子に対してのみ書込が行われる。
そこで、列方向に延在するビット線を活性化し、さらに、行方向に延在するソースライン線を活性化すると、ソースライン線とビット線の双方に接続する、列方向の複数の記憶素子に電圧が印加されることになる。ここで、行方向に延在する前面ゲート線を活性化すると、ソース領域とドレイン領域の間に電圧が印加された複数の記憶素子の内、活性化された前面ゲート線に接続する記憶素子のみが活性化される。
そして、背面ゲート線を活性化した場合、記憶素子の動作上、背面ゲート線に接続する背面ゲート領域を共有する記憶素子のうち、活性化した記憶素子に対してのみ書込が行われる。
(発明の効果)
第2の発明では、行方向に延在するビット線及びソースライン線を活性化し、列方向に延在する前面ゲート線を活性化すると、活性化されたビット線及びソースライン線と、活性化された前面ゲート線の双方に接続する記憶素子は一つに絞られ、記憶素子の多重選択が発生しない。
一方、記憶素子と行方向に隣接する記憶素子が、背面ゲート領域を共有するため、記憶素子マトリックスは高密度になる。
また、ソースライン線とビット線は行方向に延在するため、同一配線層で形成が可能である。さらに、背面ゲート領域と前面ゲート領域は列方向に延在するため、同一配線層で形成が可能である。
第3の発明では、行方向に延在するビット線及び列方向に延在するソースライン線を活性化し、行方向に延在する前面ゲート線を活性化すると、活性化されたビット線及びソースライン線と、活性化された前面ゲート線の双方に接続する記憶素子は一つに絞られ、記憶素子の多重選択が発生しない。
一方、記憶素子と行方向に隣接する記憶素子が、背面ゲート領域、前面ゲート領域、ドレイン領域を共有するため、記憶素子マトリックスは、さらに、高密度になる。
図2は、一つのMOSFET(metal
oxide semiconductor field effect transistor)からなる、DRAM(dynamic random access
memory)の記憶素子、いわゆる、1T-DRAMの記憶素子を示す図である。図2は、図2Aと図2Bから構成されており、図2Aは記憶素子の斜視図を、図2Bは、図2Aの斜視図に示す平面で、記憶素子を切断した断面図を示す。そして、図2の記憶素子は、実施例1の記憶素子を構成する。なお、図2の記憶素子は、出願人が提案した、fin型FETを利用した記憶素子であり、出願人は、図2の記憶素子について、特許出願中である(特許文献2:特願2004-141876を参照のこと)。
ここで、fin型FETは、SOI(Silicon on insulator)基板を用いて、絶縁支持基板上に半導体の立体孤立領域を設け、立体孤立領域に形成されたMOSFETをいう。そして、その立体孤立領域の第1側面を含む領域にソース領域が形成されている。その立体孤立領域の第1側面に対向する第2側面を含む領域にドレイン領域が形成されている。その立体孤立領域の第3側面、第4側面、及び、上面にゲート絶縁膜を介して形成され、ソース領域とドレイン領域を隔てる、帯状態のゲート電極が形成されている。従って、fin型FETのチャネルは、支持基板に対して、平行である。
また、図2の記憶素子は、シリコン(Si)の立体領域12の4面ある側面の内、第1側面を主に含み、かつ、上面部分の一部をも含む、立体領域12の一部の領域にソース領域15を有する。また、図2の記憶素子は、その第1側面と向かい合った、第2側面を含み、かつ、上面部分の一部をも含む、立体領域12の一部の領域にドレイン領域16を有する。さらに、図2の記憶素子は、第3側面にゲート絶縁膜を介してフロントゲート電極14Aを有する。加えて、図2の記憶素子は、その第3側面に向かい合った第3側面にゲート絶縁膜を介してバックゲート電極14Bを有する。そして、ソース領域15及びドレイン領域16は、フロントゲート電極14Aとバックゲート電極14Bにより分離されている。すなわち、図2の記憶素子は、いわゆる、fin型FETを利用した記憶素子である。
さらに、図1のダブルゲートトランジスタが、ドレイン電極を、半導体片の底部に有しているのに対し、図2の記憶素子のソース領域15及びドレイン領域16は、立体領域12の上面部分を含む点で、図1のダブルゲートトランジスタと図2の記憶素子とは構成が異なる。従って、図2の記憶素子においては、ソース領域15及びドレイン領域16への配線の接続が、立体領域12の上面から容易に行える点でも異なる。
図3において、20はビット線(以下、BL線という)、21は前面ゲート共通線(以下、FG線という)、22は背面ゲート共通線(以下、BG線という)、23は記憶素子、24はソースライン線(以下、SL線という)をそれぞれ示す。
記憶素子23は、図2の記憶素子を表したものである。そして、記憶素子23を表す記号がMOSFETを表す記号と同様なのは、記憶素子23が、構成において、fin型FETを利用した構成であるため、ソース領域、ドレイン領域、及び、ゲート電極を有するからである。また、記憶素子23のゲート電極への電圧の印加により、記憶素子23のソース領域とドレイン領域間の導通が制御される点でも、記憶素子23がfin型FETと同様な機能を有するからである。ただし、ゲート電極が、前面ゲート領域と背面ゲート領域とから構成されており、記憶素子23が、どちらか一方のゲート電極に電圧を印加すると、ソース領域とドレイン領域とが導通する機能を有する点では、通常のfin型FETとは異なる。また、一方のゲート電極、例えば、背面ゲート領域に、マイナス電圧を印加することで、電気のキャリヤーであるホールを背面ゲート領域の周辺に蓄積することができ、ホールが蓄積していない状態と、ホールが蓄積している状態とで、記憶素子23の導通性を制御できる点でも、通常のfin型FETと異なる。
また、記憶素子23の情報について、読み出しを行う場合は、BG線の電位はマイナス電位の状態のままで、選択されたFG線21及び選択されたBL線20の双方に接続する記憶素子23が活性化することになる。従って、活性化した記憶素子23の導電性が高い場合は、BL線20の電位は基準とするBL線20の電位と比較して低くなり、一方、活性化した記憶素子23の導電性が低い場合は、BL線20の電位は基準とするBL線20の電位と比較して高くなる。その結果、選択したBL線20の電位と基準とするBL線20の電位を比較することにより、記憶素子23が'1'の状態であるか、'0'の状態であるかを判別することができる。なお、読み出しを行うため、記憶素子を活性化すると、BG線の電位はマイナス電位の状態であるため、'1'書込の状態となる。しかし、BL線20に印加する電圧が、書込状態に比較し、非常に低いため、読み出し動作時に、書込はほとんど行われない。
そうすると、素子分離領域、前面ゲート領域及び背面ゲート領域、ソース領域、ドレイン領域、及び、fin領域の幅は、いずれも、ホトリソグラフィー技術で使用する最小線間隔(fine pitch:ファインピッチ)で形成が可能であるから、行方向では、4倍の最小線間隔、いわゆる、4Fが繰り返しピッチとなる。また、列方向では、6倍の最小線間隔、いわゆる、6Fが繰り返しピッチとなる。従って、4F×6F=24F2の面積の中に2ビットの記憶素子が含まれることになる。すなわち、1ビットの記憶素子あたりの面積は、12F2となる。
図4A、図4B、図4Cにおいて、30はBG線、31はFG線、32はBL線、33はSL線、34は記憶素子が形成されているシリコンの立体孤立領域、すなわち、いわゆる、fin領域、35は記憶素子が形成されていないダミーfin領域、36は前面ゲート領域、37は背面ゲート領域、38はSOI基板の絶縁層、いわゆる、BOX(Burred Oxide)層、39は背面ゲート領域37へのコンタクト窓(以下、BGコンタクト)、40は前面ゲート領域36へのコンタクト窓(以下、FGコンタクト)、41は記憶素子のソース領域へのコンタクト窓(以下、SLコンタクト)、42は記憶素子のドレイン領域へのコンタクト(以下、BLコンタクト)をそれぞれ示す。
fin領域34は、直方体の形状を有するシリコンの立体孤立領域であり、SOI基板のBOX層上に形成されている。そして、fin領域34には、二つの記憶素子が形成されている。すなわち、fin領域34には、二つの図2の記憶素子が、ソース領域が形成されている面を向かい合わせに連結したと同様の構成となるように、二つの前面ゲート領域36、二つの背面ゲート領域37、二つのドレイン領域、及び、二つの記憶素子に共通な一つのソース領域が形成されている。すなわち、ソース領域はfin領域34の上面の中央に存在する。ドレイン領域は長方形状のfin領域34の上面の短辺側に二つ存在する。前面ゲート領域36は長方形状のfin領域34の上面の一方の長辺側に、ドレイン領域とソース領域を隔てるように存在する。背面ゲート領域37は長方形状のfin領域34の上面の他方の長辺側に、ドレイン領域とソース領域を隔てるように存在する。そして、前面ゲート領域36及び背面ゲート領域37は、fin領域34の側面にゲート絶縁膜を介して接している。
従って、二つの記憶素子のソース領域を共通としたことにより、図2のfin領域を二つ並べた平面上の面積と比較して、図4のfin領域の平面上の面積を縮小することができる。
従って、前面ゲート領域36はダミーfin領域列とfin領域列とに挟まれる位置に存在する。また、背面ゲート領域37はfin領域列間に存在する。そうすると、背面ゲート領域37は、隣接する記憶素子で共有することとなる。一方、前面ゲート領域36は各記憶素子毎に分離している。
FG線31は、列方向に延在し、FGコンタクト40により、記憶素子マトリックスを構成する記憶素子の前面ゲート領域36を、列方向にそって接続する。
BL線32は、行方向に延在し、BLコンタクト42により、記憶素子マトリックスを構成する記憶素子のドレイン領域を行方向に接続する。
SL線33は、行方向に延在し、SLコンタクト41により、記憶素子マトリックを構成する記憶素子のソース領域及びダミーfin領域のソース領域を行方向に接続する。
まず、行方向には、ダミーfin領域、前面ゲート領域、fin領域、背面ゲート領域、fin領域、前面ゲート領域の順番で、それらが繰り返し配置されている。また、列方向には素子分離領域、ドレイン領域(BL線に接続)、前面ゲート領域及び背面ゲート領域、ソース領域、前面ゲート領域及び背面ゲート領域、ドレイン領域の順番で、それらが繰り返し配置されている。
そうすると、素子分離領域、前面ゲート領域及び背面ゲート領域、ソース領域、ドレイン領域、ダミーfin領域、及び、fin領域の幅は、いずれも、ホトリソグラフィー技術で使用する最小線間隔(fine pitch:ファインピッチ)で形成が可能であるから、行方向では、6倍の最小線間隔、いわゆる、6Fが繰り返しピッチとなる。また、列方向では、6倍の最小線間隔、いわゆる、6Fが繰り返しピッチとなる。従って、6F×6F=36F2の面積の中に4ビットの記憶素子が含まれることになる。すなわち、1ビットの記憶素子あたりの面積は、9F2となる。
図5は、図5A、図5B、図5C、図5D、図5E、及び、図5Fから構成されている。そして、図5において、50はレジストパターン、51はSOI基板のBOX層、52はSOI基板のシリコン層、53は絶縁層、54はfin領域、55はダミーfin領域、56はゲート絶縁膜、57はポリシリコン(P-Si)層をそれぞれ示す。
図5Cは断面図、図5Dは斜視図をそれぞれ示し、図5A及び図5Bの工程の終了後に、以下の工程を行い、fin領域54及びダミーfin領域55を形成する工程を示した図である。まず、レジストパターン50をマスクに、異方性エッチングにより、絶縁層53をエッチングする工程を行う。次に、シリコン層52を異方性エッチングにより、エッチングする。なお、シリコン層52をエッチングしたことにより、BOX層51上のシリコンの立体孤立領域であるfin領域54及びダミーfin領域55が形成される。
図5Eは断面図、図5Fは斜視図をそれぞれ示し、図5C及び図5Dの工程の終了後に、以下の工程を行い、ポリシリコン(P-Si)層57を堆積する工程を示した図である。まず、熱酸化法により、ゲート絶縁膜56を形成する。その後、CVD法によりポリシリコン(P-Si)層57を堆積する。なお、ゲート絶縁膜56は5nm程度、ポリシリコン(P-Si)層57は100nm程度が望ましい。
図6Cは断面図、図6Dは斜視図をそれぞれ示し、図6A及び図6Bの工程終了後に、以下の工程を行い、前面ゲート領域58及び背面ゲート領域59を形成する工程を示した図である。まず、ホトリソグラフィー技術により、平坦化したポリシリコン(P-Si)層の上に矩形のレジストパターンを作成する工程を行う。そのレジストパターンをマスクに異方性エッチングにより、シリコン(P-Si)層57をエッチングして、前面ゲート領域58及び背面ゲート領域59を形成する。
図6Eは断面図、図6Fは斜視図をそれぞれ示す。そして、図6E、及び、図6FはCVD法により、絶縁層60を堆積する工程を行ったところを示す図である。
図7Cは断面図、図7Dは斜視図をそれぞれ示し、図7A及び図7Bの工程の後に、以下の工程を行い、ポリシリコン(P-Si)層をエッチングした工程を示す図である。まず、前面ゲート領域58、背面ゲート領域59及び絶縁層60の上面にポリシリコン(P-Si)層をCVD法で堆積し、ポリシリコン(P-Si)層の上に矩形のレジストパターンをホトリソグラフィー技術により形成する。そのポリシリコン(P-Si)層の厚さは、例えば、50nm程度が望ましい。その後、異方性エッチングにより、ポリシリコン(P-Si)層を、レジストパターンをマスクにエッチングする。ポリシリコン(P-Si)層を、レジストパターンをマスクにエッチングすることにより、BG線61及びFG線62は形成される。そして、前面ゲート領域58とFG線62は図4AのFGコンタクト40において接触により接続する。また、背面ゲート領域59とBG線は図4AのBGコンタクト39において接触により接続する。
図7Eは断面図、図7Fは斜視図をそれぞれ示す。そして、まず、図7C及び図7Dの工程の後、CVD法により、層間絶縁層63を堆積する。図7E及び図7Fは、その後に、CMP法により層間絶縁膜63の平坦化を行った工程を示した図である。
図8Cは断面図、図8Dは斜視図を示し、図8A及び図8Bの工程終了後、以下の工程を行い、タングステン(W)配線を形成する工程を示した図である。まず、金属層、例えば、タングステン(W)層をCVD法或いはスパッタ法により形成する。次に、矩形のレジストパターンをタングステン(W)層上に形成する。そして、異方性エッチングにより、そのレジストパターンをマスクにタングステン(W)層をエッチングし、タングステン(W)配線を形成する。なお、BLコンタクト64部分において、ソース領域とコンタクトする配線はBL線66となる。SLコンタクト65部分において、ドレイン領域とコンタクトする配線はSL線67となる。
一方、行方向に延在するBL線を活性化し、列方向に延在するFG線を活性化すると、活性化されたBL線と、活性化されたFG線の双方に接続する記憶素子は、そのFG線とそのBL線の交点に存在する、一つの記憶素子に絞られ、その記憶素子のみが活性化する。
そして、読み出し時には、BG線がマイナスの電位であるため保持されている情報が、活性化した記憶素子から読み出される。
従って、実施例1の記憶素子マトリックスでは、多重選択の発生がなく、かつ、高密度であるため、実施例1の記憶素子マトリックスはLSIの混載メモリに適する。
実施例2の記憶素子マトリックスは、実施例1に係る記憶素子と同様な記憶素子により構成されている。しかし、実施例2に係る記憶素子は、隣接する記憶素子と、背面ゲート領域、ソース領域、前面ゲート領域及びドレイン領域を共有する点で異なる。
fin領域74は、列方向に長い長辺を有する、直方体の形状を有するシリコンの立体孤立領域であり、SOI基板のBOX層上に形成されている。そして、fin領域74には、記憶素子が列方向に連続して配置され、記憶素子列が形成されている。すなわち、その記憶素子列は、図2の記憶素子が、ソース領域が形成されている面、又は、ドレイン領域が形成されている面を向かい合わせに、列方向に連続して連結しているのと同様なものである。
そして、図9の記憶素子マトリックスは、行方向に、fin領域74に形成された記憶素子を連続して並べることにより、構成されている。
従って、記憶素子のソース領域及びドレイン領域はfin領域74の上面に存在し、列方向に交互に配置されている。また、記憶素子は、列方向に隣接する記憶素子と、ソース領域又はドレイン領域を共有する。
記憶素子の前面ゲート領域76は長方形状のfin領域74の一方の長辺側の側面に、ドレイン領域とソース領域を隔てるように存在する。記憶素子の背面ゲート領域75は長方形状のfin領域74の他方の長辺側の側面に、ドレイン領域とソース領域を隔てるように存在する。そして、記憶素子の前面ゲート領域76及び背面ゲート領域75は、fin領域74の側面にゲート絶縁膜を介して接している。また、記憶素子は、行方向に隣接する記憶素子と、前面ゲート領域76及び前面ゲート領域75を、共有する。
FG線72は、行方向に延在し、FGコンタクト79により、記憶素子マトリックスを構成する記憶素子の前面ゲート領域を、行方向にそって接続する。
BL線73は、列方向に延在し、BLコンタクト80により、記憶素子マトリックスを構成する記憶素子のドレイン領域を列方向に接続する。
SL線70は、行方向に延在し、SLコンタクト77により、記憶素子マトリックを構成する記憶素子のソース領域を行方向に接続する。
まず、行方向には、fin領域、前面ゲート領域、fin領域、背面ゲート領域の順番で、それらが繰り返し配置されている。また、列方向にはドレイン領域(BL線に接続)、前面ゲート領域及び背面ゲート領域、ソース領域、前面ゲート領域及び背面ゲート領域の順番で、それらが繰り返し配置されている。
そうすると、素子分離領域、前面ゲート領域及び背面ゲート領域、ソース領域、ドレイン領域、及び、fin領域の幅は、いずれも、ホトリソグラフィー技術で使用する最小線間隔(fine pitch:ファインピッチ)で形成が可能であるから、行方向では、4倍の最小線間隔、いわゆる、4Fが繰り返しピッチとなる。また、列方向では、4倍の最小線間隔、いわゆる、4Fが繰り返しピッチとなる。従って、4F×4F=16F2の面積の中に4ビットの記憶素子が含まれることになる。すなわち、1ビットの記憶素子あたりの面積は、4F2となる。
図10において、85はSOI基板のBOX層、90は絶縁層、86はfin領域、89はゲート絶縁膜、87は前面ゲート領域、88は背面ゲート領域、91は素子分離用の絶縁層、92はSL線、93はSL線92と記憶素子のソース領域とを接続するためのコンタクト孔をそれぞれ示す。
図10Cは断面図、図10Dは斜視図を示し、図10A及び図10Bの工程終了後、以下の工程を行い、素子分離用の絶縁層91の平坦化の工程を示した図である。まず、CVD法により、素子分離用の絶縁層91を堆積させる。次に、CMP法により、絶縁層90の上面と同様の高さで、素子分離用の絶縁層91を平坦化する。
なお、上記では、金属層を、例えば、タングステン(W)層としたが、アルミニウム(AL)、銅(CU)等の他の金属でもよい。
図12Aは断面図、図12Bは斜視図である。そして、図12A、及び、図12Bは、図11C、及び、図11Dの工程を終了後、以下の工程により、FG線99を形成する工程を示した図である。まず、CVD法により、層間絶縁層97を、例えば、60nmから80nm程度のシリコン酸化膜(SiO2)を堆積する。次に、CMP法により、タングステン(W)層上の層間絶縁層94の厚さが、例えば、20nm程度となるように、平坦化を行う。次に、前面ゲート領域88に接続するコンタクト孔95上に開口を有するレジストパターンを形成する。次に、レジストパターンをマスクに異方性エッチングにより、層間絶縁層97をエッチングすることにより、前面ゲート領域88に接続するコンタクト孔95上にコンタクト孔98を形成する。次に、CVD法或いはスパッタ法により、コンタクト孔98に金属材料を埋め込むため、層間絶縁層97上において20nm程度の厚さの金属層、例えば、タングステン(W)層を形成する。次に、ホトレジスト技術により、タングステン(W)層上に、FG線99を形成するためのレジストパターンを形成する。次に、異方性エッチングにより、レジストパターンをマスクにタングステン(W)層をエッチングしてFG線99を形成する。その結果、FG線99と前面ゲート領域88は、前面ゲート領域88に接続するコンタクト孔95及びコンタクト孔98に埋め込まれた金属材料、すなわち、タングステン(W)により、接続する。なお、上記のタングステン(W)は、アルミニウム(AL)等の他の金属であってもよい。
そして、読み出し時には、BG線がマイナスの電位であるため保持されている情報が、活性化した記憶素子から読み出される。
従って、実施例2の記憶素子マトリックスでは、多重選択の発生がなく、かつ、高密度であるため、実施例2の記憶素子マトリックスはLSIの混載メモリに適する。
図13は実施例3に係る記憶素子マトリックスを表す平面図を示す。そして、図13において、105はSL線、106はBG線、107はFG線、108はBL線、109は記憶素子が形成されているシリコンの立体孤立領域、すなわち、いわゆる、fin領域、113は記憶素子の背面ゲート領域へのコンタクト、すなわち、BGコンタクト、114は記憶素子の前面ゲート領域.へのコンタクト窓、すなわち、FGコンタクト、115は記憶素子のドレイン領域へのコンタクト窓、すなわち、BLコンタクトをそれぞれ示す。
ただし、fin領域109には、図9の記憶素子マトリックスと同様な構成で、記憶素子が配置されている。記憶素子が列方向に連続して形成され、記憶素子列が形成されている。
従って、記憶素子のソース領域及びドレイン領域はfin領域109の上面に存在し、列方向の格子線に沿って、交互に配置されている。また、格子の交差点上にソース領域は配置されている。すなわち、記憶素子は、列方向に隣接する記憶素子と、ソース領域又はドレイン領域を共有する。さらに、行方向に隣接する記憶素子とは、fin領域109の上面に形成されたSL線115により接続されている。
記憶素子の前面ゲート領域はfin領域109の側面に、ドレイン領域とソース領域を隔てるように存在する。また、記憶素子の背面ゲート領域はfin領域109の側面に、ドレイン領域とソース領域を隔てるように存在する。そして、記憶素子の前面ゲート領域及び背面ゲート領域は、fin領域109の側面にゲート絶縁膜を介して接している。また、記憶素子は、行方向に隣接する記憶素子と、前面ゲート領域、及び、前面ゲート領域を共有する。
BG線106は、列方向に延在し、BGコンタクト113により、記憶素子マトリックスを構成する記憶素子の背面ゲート領域を、列方向に沿って接続する。そして、BG線106は金属配線、例えば、タングステン(W)配線で形成されている点では、図9の記憶素子マトリックスと同様である。なお、BG線106は、SL線105が不純物拡散層で形成された場合は、第1層の配線層である。
FG線107は、行方向に延在し、FGコンタクト114により、記憶素子マトリックスを構成する記憶素子の前面ゲート領域を、行方向にそって接続する。そして、FG線107は金属配線、例えば、タングステン(W)配線で形成されている点では、図9の記憶素子マトリックスと同様である。なお、FG線107は、SL線105が不純物拡散層で形成された場合は、第2層の配線層である。
BL線108は、列方向に延在し、BLコンタクト115により、記憶素子マトリックスを構成する記憶素子のドレイン領域を列方向に接続する。そして、SL線108は金属配線、例えば、タングステン(W)配線で形成されている点では、図9の記憶素子マトリックスと同様である。なお、BL線108は、SL線105が不純物拡散層で形成された場合は、第3層の配線層である。
従って、実施例3の記憶素子マトリックスによれば、記憶素子のソース領域又はドレイン領域の共有化、及び、記憶素子の前面ゲート又は背面ゲートの共有化により、図9の記憶素子マトリックスと同様に記憶素子マトリックスが占める面積を減少させることができる。また、金属配線層を1層分、省略することができる。
図14及び図15を用いて、実施例1、実施例2、及び、実施例3の記憶素子マトリックスを利用した半導体記憶装置について説明する。また、図16を用いて、その半導体記憶装置を混載メモリとして利用したLSIについて説明する。
図14は、実施例1の記憶素子マトリックスを利用した半導体記憶装置の回路ブロック図を示す。図14において、120は半導体記憶装置、121はコントロール回路、122は制御回路、123はアドレスレジスタ、124はデータ入出力回路、125はFG線選択回路、126はSL線選択回路、127はBG線選択回路、128はセンスアンプ、129は記憶素子マトリックスを示す。
制御回路122は、その制御モード信号を受け、アドレスレジスタ123、データ入出力回路14、FG線選択回路125、SL線選択回路126、BG線選択回路127、及び、センスアンプ128へ制御モードに応じた制御信号を出力する回路である。
アドレスレジスタ123は、半導体記憶装置120に入力される複数のアドレス信号を受け、アドレス信号を増幅して、FG線選択回路125、SL線選択回路126、BG線選択回路127、及び、センスアンプ128へアドレス信号を出力する回路である。
データ入出力回路124は、半導体記憶装置120に入力される複数の入力データをセンスアンプ128へ出力し、センスアンプ128からの出力を、半導体記憶装置120から出力データとして出力する回路である。
SL線選択回路126は、記憶素子マトリックス129のSL線の内、一部のSL線をアドレス信号に応じて、選択する回路である。そして、センスアンプ128とは、記憶素子マトリックス129を挟んで、対向する位置に配置されている。
BG線選択回路127は、記憶素子マトリックス129のBG線の内、一部のBG線をアドレス信号に応じて、選択する回路である。そして、FG線選択回路125とは、記憶素子マトリックス129を挟んで、対向する位置に配置されている。
センスアンプ128は、アドレス信号に応じて選択され、記憶素子マトリックス128のBL線の電位を増幅する回路である。そして、制御信号が読み出しモードである場合には、増幅した信号をデータ入出力回路124へ出力する。また、制御信号が書き込みモードである場合には、データ入出力回路124からの入力信号をBL線に出力する。なお、SL線選択回路126とは、記憶素子マトリックス129を挟んで、対向する位置に配置されている。
従って、図14の半導体装置120によれば、FG線とFG線選択回路125、BG線とBG線選択回路127、SL線とSL線選択回路、及び、BL線とセンスアンプ128を接続するために、最短距離で接続することができる。
制御回路132は、その制御モード信号を受け、アドレスレジスタ133、データ入出力回路134、FG線選択回路136、SL線選択回路138、BG線選択回路137、及び、センスアンプ135へ制御モードに応じた制御信号を出力する回路である。
アドレスレジスタ133は、半導体記憶装置130に入力される複数のアドレス信号を受け、アドレス信号を増幅して、FG線選択回路136、SL線選択回路138、BG線選択回路137、及び、センスアンプ135へアドレス信号を出力する回路である。
データ入出力回路134は、半導体記憶装置130に入力される複数の入力データをセンスアンプ135へ出力し、センスアンプ135からの出力を、半導体記憶装置130から出力データとして出力する回路である。
SL線選択回路126は、記憶素子マトリックス129のSL線の内、一部のSL線をアドレス信号に応じて、選択する回路である。そして、FG線選択回路136とは、記憶素子マトリックス139を挟んで、対向する位置に配置されている。
BG線選択回路137は、記憶素子マトリックス139のBG線の内、一部のBG線をアドレス信号に応じて、選択する回路である。そして、センスアンプ135とは、記憶素子マトリックス139を挟んで、対向する位置に配置されている。
センスアンプ128は、アドレス信号に応じて選択され、記憶素子マトリックス128のBL線の電位を増幅する回路である。そして、制御信号が読み出しモードである場合には、増幅した信号をデータ入出力回路134へ出力する。また、制御信号が書き込みモードである場合には、データ入出力回路134からの入力信号をBL線に出力する。なお、BG線選択回路137とは、記憶素子マトリックス139を挟んで、対向する位置に配置されている。
従って、図15の半導体記憶装置130によれば、FG線とFG線選択回路136、BG線とBG線選択回路137、SL線とSL線選択回路138、及び、BL線とセンスアンプ135を接続するために、最短距離で接続することができる。
図16は、図14の半導体記憶装置及び図15の半導体記憶装置を混載メモリとして利用したLSIについて示す図である。
図16において、140はLSI、141はロジック回路、142は図14の半導体記憶装置又は図15の半導体記憶装置を利用した混載メモリ、143はコントロール信号、144はアドレス信号、145は入出力データをそれぞれ示す。そして、混載メモリ142はロジック回路141からコントロール信号143、アドレス信号144を受けて動作をする。また、混載メモリ142はロジック回路141との間で、入出力データの入出力を行う。なお.ロジック回路141はfin型FETにより構成されていることはいうまでもない。
図16のLSI140では、混載メモリ142を高密度であるため、LSI140の高集積化が図れる。
2 ソース電極
3 ゲート電極
4A 第1の側面ゲート電極
4B 第2の側面ゲート電極
5 ドレイン電極
10 SOI(silicon on insulator)基板の半導体部分
11 SOI基板の絶縁層部分
12 シリコン(Si)の立体領域
13 ゲート絶縁膜
14A フロントゲート電極
14B バックゲート電極
15 ソース領域
16 ドレイン領域
20 ビット線(BL線)
21 前面ゲート共通線(FG線)
22 背面ゲート共通線(BG線)
23 記憶素子
24 ソースライン線(SL線)
30 BG線
31 FG線
32 BL線
33 SL線
34 fin領域
35 ダミーfin領域
36 前面ゲート領域
37 背面ゲート領域
38 BOX(Barrier Oxide)層
39 BGコンタクト
40 FGコンタクト
41 SLコンタクト
42 BLコンタクト
50 レジストパターン
51 SOI基板のBOX層
52 SOI基板のシリコン層
53 絶縁層
54 fin領域
55 ダミーfin領域
56 ゲート絶縁膜
57 ポリシリコン(P-Si)層
58 前面ゲート領域
59 背面ゲート領域
60 絶縁層
61 BG線
62 FG線
63 層間絶縁層
64 BLコンタクト
65 SLコンタクト
66 BL線
67 SL線
70 SL線
71 BG線
72 FG線
73 BL線
74 fin領域
75 背面ゲート領域
76 前面ゲート領域
77 SLコンタクト
78 BGコンタクト
79 FGコンタクト
80 BLコンタクト
85 SOI基板のBOX層
86 fin領域
87 前面ゲート領域
88 背面ゲート領域
89 ゲート絶縁膜
90 絶縁層
91 素子分離用の絶縁層
92 SL線
93 コンタクト孔
94 層間絶縁層
95 コンタクト孔
96 BG線
97 層間絶縁層
98 コンタクト孔
99 FG線
100 コンタクト孔
101 層間絶縁層
102 BL線
105 SL線
106 BG線
107 FG線
108 BL線
109 fin領域
113 BGコンタクト
114 FGコンタクト
115 BLコンタクト
120 半導体記憶装置
121 コントロール回路
122 制御回路
123 アドレスレジスタ
124 データ入出力回路
125 FG線選択回路
126 SL線選択回路
127 BG線選択回路
128 センスアンプ
129 記憶素子マトリックス
130 半導体記憶装置
131 コントロール回路
132 制御回路
133 アドレスレジスタ
134 データ入出力回路
135 センスアンプ
136 FG線選択回路
137 BG線選択回路
138 SL線選択回路
139 記憶素子マトリックス
Claims (10)
- 絶縁支持基板上の半導体領域と、
前記半導体領域に形成されている記憶素子と、
前記半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域とを備え、
前記記憶素子を行列状態に配置した記憶素子マトリックスであって、
前記記憶素子は、
前記半導体領域の上面及び第1側面に形成されたソース領域と、
前記半導体領域の前記上面及び前記第1側面に形成されたドレイン領域と、
前記半導体領域の第1側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、
前記半導体領域の前記第1側面に対向する第2側面に、ゲート絶縁膜を介して形成された背面ゲート領域とを備え、
前記記憶素子は、第1の方向に隣接する記憶素子と、前記背面ゲート領域を共有したことを特徴とする記憶素子マトリックス。 - 絶縁支持基板上の第1半導体領域を第2の方向に並べた第1半導体領域列と、
前記第1半導体領域上に形成されている記憶素子と、
前記絶縁支持基板上の第2半導体領域を第2の方向に並べた第2半導体領域列と、
前記第1半導体領域間、前記第1半導体領域と前記第2半導体領域間、及び、前記第2半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域と、
前面ゲート線と、
背面ゲート線と、
平面ゲート線と、
ビット線と、
ソースライン線とを備え、
二列の前記第1半導体領域列、及び、一列の前記第2半導体領域列を、順次に、連続して第1の方向に配置することにより形成した記憶素子マトリックスであって、
前記記憶素子は、
前記第1半導体領域の上面及び第1側面に形成されたソース領域と、
前記第1半導体領域の前記上面及び前記第1側面に形成されたドレイン領域と、
前記第1半導体領域と前記第2半導体領域に挟まれるように配設され、前記第1半導体領域の第1側面にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、
前記第1半導体領域と前記第1半導体領域に挟まれるように配設され、前記第1半導体領域の前記第1側面に対向する第2側面にゲート絶縁膜を介して形成された背面ゲート領域とを備え、
前記記憶素子は、第1の方向に隣接する記憶素子と、前記背面ゲート領域を共有し、
前記前面ゲート線は、第2の方向に沿って延在し、第2の方向の各前記記憶素子の前記前面ゲート領域を接続し、
前記背面ゲート線は、第2の方向に沿って延在し、第2の方向の各前記記憶素子の前記背面ゲート領域を接続し、
前記ビット線は、第1の方向に沿って延在し、第1の方向の各前記記憶素子の前記ドレイン領域を接続し、
前記ソースライン線は、第1の方向に沿って延在し、第1の方向の各前記記憶素子の前記ソース領域を接続したことを特徴とする記憶素子マトリックス。 - 請求項2の記憶素子マトリックスにおいて、
前記前面ゲート線及び前記背面ゲート線は、第1の配線層により構成され、
前記ビット線及び前記ソースライン線は、第2の配線層により構成されることを特徴とする記憶素子マトリックス。 - 請求項2に記載した記憶素子マトリックスと、
前記ビット線に接続するセンスアンプと、
前記ソースライン線を選択する第1選択回路と、
前記前面ゲート線を選択する第2選択回路と、
前記背面ゲート線を選択する第3選択回路とを備え、
前記センスアンプと前記第1選択回路は、前記記憶素子マトリックスを挟んで配置され、
前記第2選択回路と前記第3選択回路は、前記記載した記憶素子マトリックスを挟んで配置されたことを特徴とする半導体回路装置。 - 絶縁支持基板上に、第2の方向に延在する、孤立した半導体領域と、
前記半導体領域に、第2の方向へ、連続して形成された複数の記憶素子と、
前記半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域と、
前面ゲート線と、
背面ゲート線と、
ビット線と、
ソースライン線とを備え、
複数の前記半導体領域を、第1の方向に、配置することにより形成した記憶素子マトリックスであって、
前記記憶素子は、
前記半導体領域の上面及び第1側面に配設されたソース領域と、
前記半導体領域の前記上面及び前記第1側面に配設されたドレイン領域と、
前記半導体領域の第1側面にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、
前記半導体領域の前記第1側面に対向する第2側面にゲート絶縁膜を介して形成された背面ゲート領域とを備え、
前記記憶素子は、第2の方向に隣接する前記記憶素子と、前記ソース領域又は前記ドレイン領域を共有し、
前記記憶素子は、第1の方向に隣接する前記記憶素子と、前記前面ゲート領域又は前記背面ゲート領域を共有し、
前記前面ゲート線は、第2の方向に沿って延在し、前記半導体領域の各前記記憶素子の前記前面ゲート領域を接続し、
前記背面ゲート線は、第1の方向に沿って延在し、第1の方向の各前記記憶素子の前記背面ゲート領域を接続し、
前記ビット線は、第2の方向に沿って延在し、前記半導体領域の各前記記憶素子の前記ドレイン領域を接続し、
前記ソースライン線は、第1の方向に沿って延在し、第1の方向の各前記記憶素子の前記ソース領域を接続したことを特徴とする記憶素子マトリックス。 - 請求項5の記憶素子マトリックスにおいて、
前記ソースライン線は、第1の配線層により構成され、
前記背面ゲート線は、第2の配線層により構成され、
前記前面ゲート線は、第3の配線層により構成され、
前記ビット線は、第4の配線層により構成されることを特徴とする記憶素子マトリックス。 - 請求項5に記載した記憶素子マトリックスと、
前記ビット線に接続するセンスアンプと、
前記ソースライン線を選択する第1選択回路と、
前記前面ゲート線を選択する第2選択回路と、
前記背面ゲート線を選択する第3選択回路とを備え、
前記センスアンプと前記第2選択回路は、前記記憶素子マトリックスを挟んで配置され、
前記第1選択回路と前記第3選択回路は、前記記憶素子マトリックスを挟んで配置されたことを特徴とする半導体回路装置。 - 絶縁支持基板上に、格子状に配列した半導体領域と、
前記半導体領域に、行列状態で、形成された複数の記憶素子と、
前記半導体領域間に形成され、前記記憶素子を絶縁する絶縁領域と、
前面ゲート線と、
背面ゲート線と、
ビット線と、
ソースライン線とを備える記憶素子マトリックスであって、
前記記憶素子は、
前記半導体領域の上面及び第1側面であって、格子の交差点上に配設されたソース領域と、
前記半導体領域の前記上面及び前記第1側面であって、第1の方向の格子線上に配設されたドレイン領域と、
前記半導体領域の第1側面にゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート領域と、
前記半導体領域の前記第1側面に対向する第2側面にゲート絶縁膜を介して形成された背面ゲート領域とを備え、
前記記憶素子は、第1の方向に隣接する前記記憶素子と、前記ソース領域又は前記ドレイン領域を共有し、
前記記憶素子は、第2の方向に隣接する前記記憶素子と、前記前面ゲート領域又は前記背面ゲート領域を共有し、
前記前面ゲート線は、第1の方向に沿って延在し、前記半導体領域の各前記記憶素子の前記前面ゲート領域を接続し、
前記背面ゲート線は、第2の方向に沿って延在し、第2の方向の各前記記憶素子の前記背面ゲート領域を接続し、
前記ビット線は、第1の方向に沿って延在し、前記半導体領域の各前記記憶素子の前記ドレイン領域を接続し、
前記ソースライン線は、前記半導体領域の上面であって、第2の方向の格子線上に沿って延在し、行方向の各前記記憶素子の前記ソース領域を接続したことを特徴とする記憶素子マトリックス。 - 請求項8の記憶素子マトリックスにおいて、
前記ソースライン線は、前記半導体領域上の不純物拡散層により構成され、
前記背面ゲート線は、第1の配線層により構成され、
前記前面ゲート線は、第2の配線層により構成され、
前記ビット線は、第3の配線層により構成されることを特徴とする記憶素子マトリックス。 - 請求項8に記載した記憶素子マトリックスと、
前記ビット線に接続するセンスアンプと、
前記ソースライン線を選択する第1選択回路と、
前記前面ゲート線を選択する第2選択回路と、
前記背面ゲート線を選択する第3選択回路とを備え、
前記センスアンプと前記第2選択回路は、前記記憶素子マトリックスを挟んで配置され、
前記第1選択回路と前記第3選択回路は、前記記憶素子マトリックスを挟んで配置されたことを特徴とする半導体回路装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2005/002579 WO2006087798A1 (ja) | 2005-02-18 | 2005-02-18 | 記憶素子マトリックス、その記憶素子マトリックスの製造方法、及び、その記憶素子マトリックスを用いた半導体回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006087798A1 JPWO2006087798A1 (ja) | 2008-07-03 |
JP4924419B2 true JP4924419B2 (ja) | 2012-04-25 |
Family
ID=36916214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007503537A Expired - Fee Related JP4924419B2 (ja) | 2005-02-18 | 2005-02-18 | 記憶素子マトリックス、及び、その記憶素子マトリックスを用いた半導体回路装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7671417B2 (ja) |
JP (1) | JP4924419B2 (ja) |
KR (1) | KR100941405B1 (ja) |
CN (1) | CN100562987C (ja) |
WO (1) | WO2006087798A1 (ja) |
Families Citing this family (70)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
US8501581B2 (en) | 2006-03-29 | 2013-08-06 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
US7933142B2 (en) | 2006-05-02 | 2011-04-26 | Micron Technology, Inc. | Semiconductor memory cell and array using punch-through to program and read same |
WO2007138517A1 (en) * | 2006-05-30 | 2007-12-06 | Nxp B.V. | Array configuration for dram memory with double-gate floating-body finfet cells |
US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
US8217435B2 (en) | 2006-12-22 | 2012-07-10 | Intel Corporation | Floating body memory cell having gates favoring different conductivity type regions |
KR101406604B1 (ko) | 2007-01-26 | 2014-06-11 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 dram 트랜지스터 |
JP4791986B2 (ja) * | 2007-03-01 | 2011-10-12 | 株式会社東芝 | 半導体記憶装置 |
US8203182B2 (en) | 2007-03-14 | 2012-06-19 | Nxp B.V. | FinFET with two independent gates and method for fabricating the same |
WO2009031052A2 (en) | 2007-03-29 | 2009-03-12 | Innovative Silicon S.A. | Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor |
US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
FR2917896B1 (fr) * | 2007-06-21 | 2009-11-06 | Commissariat Energie Atomique | Transistor a effet de champ a contacts electriques alternes. |
WO2009039169A1 (en) | 2007-09-17 | 2009-03-26 | Innovative Silicon S.A. | Refreshing data of memory cells with electrically floating body transistors |
US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
US7768812B2 (en) | 2008-01-15 | 2010-08-03 | Micron Technology, Inc. | Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices |
US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
US8034655B2 (en) | 2008-04-08 | 2011-10-11 | Micron Technology, Inc. | Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays |
US8211743B2 (en) | 2008-05-02 | 2012-07-03 | Micron Technology, Inc. | Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes |
US8134137B2 (en) | 2008-06-18 | 2012-03-13 | Micron Technology, Inc. | Memory device constructions, memory cell forming methods, and semiconductor construction forming methods |
US9343665B2 (en) | 2008-07-02 | 2016-05-17 | Micron Technology, Inc. | Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array |
US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
WO2010102106A2 (en) | 2009-03-04 | 2010-09-10 | Innovative Silicon Isi Sa | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
WO2010114890A1 (en) | 2009-03-31 | 2010-10-07 | Innovative Silicon Isi Sa | Techniques for providing a semiconductor memory device |
US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8472227B2 (en) * | 2010-01-27 | 2013-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and methods for forming the same |
US8199595B2 (en) | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
US8310893B2 (en) | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
US8547738B2 (en) | 2010-03-15 | 2013-10-01 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US8427859B2 (en) | 2010-04-22 | 2013-04-23 | Micron Technology, Inc. | Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells |
US8411477B2 (en) | 2010-04-22 | 2013-04-02 | Micron Technology, Inc. | Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells |
US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
US8716798B2 (en) | 2010-05-13 | 2014-05-06 | International Business Machines Corporation | Methodology for fabricating isotropically recessed source and drain regions of CMOS transistors |
US8431995B2 (en) * | 2010-05-13 | 2013-04-30 | International Business Machines Corporation | Methodology for fabricating isotropically recessed drain regions of CMOS transistors |
US8289763B2 (en) * | 2010-06-07 | 2012-10-16 | Micron Technology, Inc. | Memory arrays |
US8351242B2 (en) | 2010-09-29 | 2013-01-08 | Micron Technology, Inc. | Electronic devices, memory devices and memory arrays |
US8759809B2 (en) | 2010-10-21 | 2014-06-24 | Micron Technology, Inc. | Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer |
US8526213B2 (en) | 2010-11-01 | 2013-09-03 | Micron Technology, Inc. | Memory cells, methods of programming memory cells, and methods of forming memory cells |
US8796661B2 (en) | 2010-11-01 | 2014-08-05 | Micron Technology, Inc. | Nonvolatile memory cells and methods of forming nonvolatile memory cell |
US9454997B2 (en) | 2010-12-02 | 2016-09-27 | Micron Technology, Inc. | Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells |
US8431458B2 (en) | 2010-12-27 | 2013-04-30 | Micron Technology, Inc. | Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells |
US8791447B2 (en) | 2011-01-20 | 2014-07-29 | Micron Technology, Inc. | Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells |
US8488365B2 (en) | 2011-02-24 | 2013-07-16 | Micron Technology, Inc. | Memory cells |
US8537592B2 (en) | 2011-04-15 | 2013-09-17 | Micron Technology, Inc. | Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells |
US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
KR20140054975A (ko) * | 2012-10-30 | 2014-05-09 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치 |
KR20150000546A (ko) * | 2013-06-24 | 2015-01-05 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
US9941271B2 (en) * | 2013-10-04 | 2018-04-10 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Fin-shaped field effect transistor and capacitor structures |
CN108735746B (zh) * | 2017-04-13 | 2021-04-06 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及其制造方法和电子装置 |
CN108735813B (zh) * | 2017-04-24 | 2021-12-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002246571A (ja) * | 2001-02-15 | 2002-08-30 | Toshiba Corp | 半導体メモリ装置 |
JP2003078026A (ja) * | 2001-09-05 | 2003-03-14 | Yoshifumi Ando | ダブルゲートmosトランジスタ構造による高集積メモリ回路 |
JP2004266190A (ja) * | 2003-03-04 | 2004-09-24 | Toshiba Corp | 半導体装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6800910B2 (en) | 2002-09-30 | 2004-10-05 | Advanced Micro Devices, Inc. | FinFET device incorporating strained silicon in the channel region |
JP4546021B2 (ja) | 2002-10-02 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 絶縁ゲート型電界効果型トランジスタ及び半導体装置 |
-
2005
- 2005-02-18 KR KR1020077021105A patent/KR100941405B1/ko active IP Right Grant
- 2005-02-18 CN CNB2005800495107A patent/CN100562987C/zh active Active
- 2005-02-18 WO PCT/JP2005/002579 patent/WO2006087798A1/ja not_active Application Discontinuation
- 2005-02-18 JP JP2007503537A patent/JP4924419B2/ja not_active Expired - Fee Related
-
2007
- 2007-08-17 US US11/840,559 patent/US7671417B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002246571A (ja) * | 2001-02-15 | 2002-08-30 | Toshiba Corp | 半導体メモリ装置 |
JP2003078026A (ja) * | 2001-09-05 | 2003-03-14 | Yoshifumi Ando | ダブルゲートmosトランジスタ構造による高集積メモリ回路 |
JP2004266190A (ja) * | 2003-03-04 | 2004-09-24 | Toshiba Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US7671417B2 (en) | 2010-03-02 |
KR100941405B1 (ko) | 2010-02-10 |
CN101167179A (zh) | 2008-04-23 |
US20070278578A1 (en) | 2007-12-06 |
JPWO2006087798A1 (ja) | 2008-07-03 |
KR20070106634A (ko) | 2007-11-02 |
CN100562987C (zh) | 2009-11-25 |
WO2006087798A1 (ja) | 2006-08-24 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
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S111 | Request for change of ownership or part of ownership |
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