JP3573589B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、マスクプログラマブルROM部を有する半導体記憶装置に関し、特にビット線として、主ビット線と副ビット線とを有する階層ビット線方式のROMのメモリセルアレイの構成に関するものであり、さらにダブルポリゲート電極を用いた高密度のROMメモリセル回路を含む半導体メモリ装置に関するものである。
【0002】
【従来の技術】
マスクROMのメモリセル方式としては、直接接続されたセルトランジスタに対し、エンハンスメント型のトランジスタとデプレッション型のトンランジスタを選択することによりROMデータを書き込むNAND型ROMと、並列に接続されたセルトランジスタに対して、選択的に閾値電圧を電源電圧以上に設定してROMデータを書き込むNOR型ROMがある。一般にNAND型ROMは高集積化に優れ、NOR型ROMは高速化に優れているが、それぞれ逆は劣ってるという特長がある。
【0003】
そこで、この特長を利用して、NAND型ROMを用いてさらなる高集積化を図る開発が行われているが、NAND型ROMでは素子分離領域の寸法シフトや段差が発生し、障害となっている。
また、従来のNOR型ROMとNAND型ROMの両方の利点を持ち合わせた高密度NOR型ROMメモリセル方式が一部で採用されている。
【0004】
このメモリセルは、素子分離酸化膜のないメモリセル領域に、セルトランジスタのソース/ドレイン領域でかつビットライン配線となる高濃度拡散領域を複数本平行に形成されており、このメモリセル領域上に、ゲート絶縁膜を介してビットライン配線となる高濃度拡散領域に対し直交するようにゲート電極が複数本平行に形成されている。
【0005】
このように、上記メモリセルにおいては、LOCOS膜のような素子分離酸化膜を使用しないため、基板表面は平坦であり、通常用いられる加工限界以下の加工ピッチを得ることができ、しかも、ゲート電極形成後、このゲート電極をマスクとして用いて、素子分離領域に、セルフアラインでイオン注入することにより素子分離を行うため、高集積化には大きな効果がある。
【0006】
ところが、半導体装置に対する大容量化の要求は非常に厳しく、さらなる高集積化の検討がなされている。
例えば、上述のような高集積化に適したNAND型ROMや高密度NOR型ROMにおいて、さらに高集積化を行うためにゲート電極を多層構造にして、メモリセルの高密度化を図る手法がある。特開昭53−41188号にはNAND型ROMに対して、特開昭63−131568号には高密度NOR型ROMに対して2層ゲート電極を用いた半導体装置が提案されている。
【0007】
さらに、高速読み出しのために、特開平6−104406号に階層ビット線方式が提案されている。この方式は、主ビット線に選択トランジスタを介して副ビット線を複数本接続し、階層構造にした方式である。以下に、この階層ビット線方式について説明する。
図21に階層ビット線方式と採用したメモリのレイアウトパターンを、図22にこのメモリの等価回路図を示す。
【0008】
図21において、200は階層ビット線方式のROMであり、第1導電型の半導体基板200aを備え、半導体基板200aの所定の表面領域は複数のブロックに区分されており、各ブロックに対応してバンク領域BANK0、BANK1、BANK2……が設けられている。
例えば、バンク領域BANK1は、半導体基板200a上に形成された第2導電型の拡散層からなる複数の副ビット線SB1A〜SB7Aと、これに交差して配線されるポリシリコンからなる複数のワード線WL1A、WL2A……WL32Aと、隣接する副ビット線間に配設され、ワード線をゲート電極とするメモリセルMとを有している。ここでメモリセルM1〜M7は、ワード線WL2Aをゲート電極とするものである。
【0009】
このバンク領域BANK1は、副ビット線の一端側に配置された、副ビット線と同じ導電型の補助導電領域BB11、BB12と、副ビット線の他端側に配置された、副ビット線と同じ導電型の補助導電領域BB21、BB22と、補助導電領域と副ビット線間に構成されるバンク選択トランジスタ(バンクセル)BT1A〜BT4Aと、このバンクセルのゲート電極となるポリシリコンからなるバンク選択線BS1A〜BS4Aとを有している。ここでは、副ビット線SB2Aの他端側部分と、該補助導電領域BB21との間にはバンクセルBT3Aが形成され、副ビット線SB3Aの一端側部分と、補助導電領域BB11との間にはバンクセルBT2Aが形成されており、副ビット線SB5Aの一端側部分と、補助導電領域BB11との間にはバンクセルBT1Aが形成され、副ビット線SB4Aの他端側部分と、補助導電領域BB22の間にはバンクセルBT4Aが形成されている。また上記ワード線ワード線WL1A、WL2A……と平行に配置されるバンク選択線BS1A〜BS4Aは、上記各バンクセルBT1A〜BT4Aのゲートとなっている。
【0010】
補助導電領域BB11、BB12は、それぞれコンタクトホールC11、C12を介して、金属配線である主ビット線MB1、MB2に接続され、補助導電領域BB21、BB22は、それぞれコンタクトホールC21、C22を介して、金属配線である主グランド線MG1、MG2に接続されている。
また、バンク領域BANK2は、半導体基板200a上に形成された第2導電型の拡散層からなる複数の副ビット線SB1B〜SB7Bと、これに交差して配線されるポリシリコンからなる複数のワード線WL1B……と、隣接する副ビット線間に構成され、ワード線をゲート電極とするメモリセルMとを有している。
【0011】
このバンク領域BANK2は、副ビット線SB1B〜SB7Bの他端側に配置された、副ビット線と同じ導電型補助導電領域BB11、BB12を、バンク領域BANK1との間で共有している。ここでは、副ビット線SB3Bの他端側部分と、補助導電領域BB11との間にバンクセルBT2Bが形成され、副ビット線SB5Bの他端側部分と、補助導電領域BB11との間にバンクセルBT1Bが形成されている。また、上記ワード線と平行に配置されているバンク選択線BS1B、BS2Bは、それぞれバンクセルBT1B、バンクセルBT2Bのゲートとなっている。
【0012】
次に動作について簡単に説明する。
なお、以下の説明では、半導体基板の導電型はP型、副ビット線及び補助導電領域はN+ 型であるとして説明する。
バンクセル又はメモリセルの選択は、対応するバンク選択線またはワード線の電位を高レベルとすることにより行うことができる。また、バンクセル又はメモリセルの閾値は、ゲート領域に打ち込まれるボロンイオンの注入量の増大に伴って上昇するので、イオンの注入量によって調節することができる。閾値が上昇したバンクセル又はメモリセルでは、ワード線の電位が高レベルでもオフ状態を維持するオフセルとすることができ、一方その他のバンクセル又はメモリセルはオンセルとすることができる。なお、バンク選択線の配置領域のうちの、バンクセルを構成させない領域BARは、イオン注入により、バンク選択線の電位に関係なくオフ状態となるように設定している。
【0013】
1つのバンク領域に含まれる1つのメモリセルを選択する場合には、このメモリセルのゲート電極となるワード線を高レベルとし、かつ、このメモリセルのソール及びドレインに接続されている副ビット線につながるバンクセルのゲート電極であるバンク選択線を高レベルにする。具体的には、バンク領域BANK1におけるメモリセルM4を選択する場合、ワード線WL2A、バンク選択線BS1A、BS4Aを高レベルとし、バンクセルBT1A、BT4Aを選択する。これにより、これら副ビット線SB5A、SB4AはコンタクトホールC11、C22を介して、主ビット線MB1、主グランド線MG2に接続される。このとき、主グランド線MG2はGNDに接続され、主ビット線MB1はデータ線に接続されて、メモリセルの情報が読みだされる。
【0014】
以上のような階層ビット線方式のROMメモリアレイ構成は前述の2層ポリゲートROMにおいても同様に使用されてきた。
【0015】
【発明が解決しようとする課題】
このように従来の階層ビット線方式では、副ビット線ごとにバンクセルが設けられており、共通の補助導電領域に接続するバンクセルの数だけバンク選択線が必要であり、バンクセルのメモリセルアレイに占める面積が大きくなる。また、副ビット線と主ビット線はバンクセルを介して接続されるため、バンクセルのゲート幅を小さくするとビット線電流が減少し、読み出し時間が増大する。そのためバンクセルのゲート幅は可能な限り大きくする必要があるが、ゲート幅の増加はバンク領域の面積の増加、すなわちメモリセルアレイの面積増加を招く。
【0016】
つまり、バンクセルのゲート幅を拡大することにより、ビット線電流を増やすことができ、メモリセルの読み出しマージンの拡大を図ることができるが、一方では、メモリセルアレイの面積の増加を招いた。
本発明は上記のような問題点を解決するためになされたもので、バンク領域の面積増加を招くことなく、バンクセルのゲート幅を最大限大きくでき、高速化に有効な半導体記憶装置を得ることを目的としている。
【0022】
【課題を解決するための手段】
本発明の方法によれば、半導体基板上に、メモリセルアレイを構成するソ−ス/ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数のワード線及び選択線を形成し、前記補助導電領域の一部の上の選択線に開口部を形成し、
前記ワード線及び選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法が提供される。
【0023】
また、本発明の方法によれば、半導体基板上に、メモリセルアレイを構成するソ−ス/ドレイン、副ビットライン、補助導電領域と形成し、
前記半導体基板上に、第1ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第1ワード線及び第1選択線を形成し、前記補助導電領域の一部の上の第1選択線に開口部を形成し、
前記第1ワード線及び第1選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第2ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第2ワードライン及び第2選択線を形成し、前記補助導電領域の一部の上の第2選択線に開口部を形成し、
前記第2選択線の開口部にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第1及び第2選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第1及び第2選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法が提供される。
【0024】
さらに、本発明の製造方法によれば、半導体基板上に、メモリセルアレイを構成するソ−ス/ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、第1ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第1ワード線及び第1選択線を形成し、前記補助導電領域の一部の上の第1選択線に開口部を形成し、
前記第1ワード線及び第1選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第2ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第2ワードライン及び第2選択線を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第1選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第1選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法が提供される。
【0025】
また、本発明の製造方法によれば、半導体基板上に、メモリセルアレイを構成するソ−ス/ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、第1ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第1ワード線及び第1選択線を形成し、
前記第1ワード線及び第1選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第2ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第2ワードライン及び第2選択線を形成し、前記補助導電領域の一部の上の第2選択線に開口部を形成し、
前記第2選択線の開口部にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第2選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第2選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法が提供される。
【0026】
【発明の実施の形態】
本発明における半導体装置は、少なくとも、半導体基板表面に形成された不純物拡散層と、この不純物拡散層を含む半導体基板上に絶縁膜を介して形成されたゲート電極と、このゲート電極上方に形成された導電層とを含む半導体装置であればよく、このような半導体装置において、導電層が、不純物拡散層上に存在するゲート電極に形成された開口部を通して、不純物拡散層と接続されてなるコンタクト部の取り出し構造を有していることをその特徴の1つとしている。このようなコンタクト部の取り出し構造は、ROM、DRAM等のメモリ、その他ロジックデバイス等種々の半導体装置に適用することができる。
【0027】
この半導体装置を形成する半導体基板としては、N型、P型のいずれの導電型を有していてもよく、さらに、半導体基板にN型又はP型の不純物を含む高濃度領域やウェル等が形成されていてもよい。
本発明の半導体装置は、単に、不純物拡散層と導電層とを接続するコンタクト部の取り出し構造を有するのみならず、このコンタクト部の取り出し構造が、不純物拡散層からなる副ビット線と金属層からなる主ビット線との接続に適用されている階層ビット線方式のメモリ等に利用されている場合の半導体装置であってもよい。このようなメモリセルアレイと主及び副ビット線とからなる階層ビット方式の半導体装置は、一般にメモリセルアレイの両端部において、メモリセルアレイを構成する各メモリセルと接続された副ビット線が、それぞれ選択トランジスタを介して主ビット線と接続する構成を有している。主ビット線は、選択トランジスタを構成する選択線に形成された開口部を通して、その選択トランジスタの一方の端子と接続されていてもよいし、開口部周辺に複数の選択トランジスタが形成される場合には、開口部が形成された選択線以外の別の選択線によって構成される選択トランジスタの一方の端子と接続されていてもよい。なお、副ビット線を構成する拡散層は、通常拡散層を構成するイオン種を1020cm−3台程度の濃度で有するものであることが好ましく、主ビット線を構成する金属層は、Al、Cu、Pt、高融点金属(例えばW、Ta、Ti等)等を用いることができる。また、1本の主ビット線と接続される副ビット線の数は特に限定されるものではないが、例えば、2〜8本程度が好ましく、主ビット線と各副ビット線とは、1つの選択トランジスタを介して接続されていてもよいし、2以上の並列接続された選択トランジスタを介して接続されていてもよい。
【0028】
本発明の半導体装置は、このようなコンタクト部の取り出し構造を有する限り、1層ゲート電極構造、第1ゲート電極と第2ゲート電極とが交互に平行に形成された2層ゲート電極構造又は多層ゲート電極構造を有するメモリセル等として使用することができる。例えば、1層ゲート電極構造の場合、メモリセルアレイを構成するワード線(ゲート電極)と選択トランジスタを構成する選択線(ゲート電極)とは、同一のゲート電極層をパターニングして構成される。よって、メモリセルアレイの両端部で、それぞれ選択線に開口部を形成されることとなる。また、2層ゲート電極構造の場合には、メモリセルアレイのワード線の本数にもよるが、上記と同様、メモリセルアレイの両端部で同一のゲート電極層により開口部を有する選択線が形成されていてもよいし、異なるゲート電極層により開口部を有する選択線が形成されていてもよい。ゲート電極としては、通常ゲート電極又はワード線として用いることができる材料、例えばポリシリコン、シリサイド等により、CVD法等の公知の方法により形成することができる。
【0029】
また、本発明の半導体装置は、主として、行列状に配設されたメモリセルアレイと選択トランジスタと副ビット線と主ビット線とからなるバンクを1つ又は複数備えるROM等のメモリに適用することができる。このメモリとして使用される半導体装置においては、副ビット線は、行方向に複数本形成されており、互いに隣接する副ビット線が、交互に一端部又は他端部に形成された複数の選択トランジスタのうちの1つの選択トランジスタの一方の端子に接続される。
【0030】
上記のメモリとして使用される半導体装置においては、隣合う副ビット線に接続された選択トランジスタの他方の端子が、それぞれ前記選択トランジスタを構成する選択線に形成された開口部を通して、異なる主ビット線に接続されてなるコンタクト取り出し構造を有している。なお、ここでの選択線は、上述のような1層ゲート電極構造や2層ゲート電極構造のいずれの構造を有していてもよく、またその形状は、加工のしやすさからいえば、メモリセルアレイにおけるゲート電極と同様の形状、線幅で、これらに互いに平行に形成されることが好ましい。しかし、例えば、選択トランジスタの駆動能力を変化させる場合や、選択トランジスタのレイアウト等によっては、1つの選択線において、その線幅を部分的に異ならせるように形状を変化させてもよいし、各選択線の線幅を種々変化させて形成してもよい。
【0031】
さらに、上記のメモリとして使用される半導体装置においては、例えば、メモリセルアレイにおける4本の副ビット線を一単位として、そのうちの1本の副ビット線を隣接するバンクにまで延設させて、共有して使用してもよい。また、2本以上の副ビット線を隣接するバンクと共有してもよい。例えば、2本の副ビット線を隣接するバンクと共有する場合には、互いに異なる側に隣接するバンクと共有することが好ましい。4本の副ビット線は、そのうちの2本がメモリセルアレイの一端部に、他の2本がメモリセルアレイの他端部に配置している選択トランジスタと接続されていることが好ましく、この選択トランジスタと主ビット線との接続において、上述のようなコンタクト取り出し構造が利用される。なお、一単位とする副ビット線は、特に4本に限定されず、それ以上の本数、例えば6本、8本等でレイアウトされてもよい。また、同一の主ビット線に接続される副ビット線の数も、これに対応して変化させてもよい。さらに、所定の数の副ビット線ごと、つまり所定の数のメモリセルアレイ列ごとに、メモリセルの導電を阻止する分離帯を設けてもよい。このような分離帯は、通常素子分離に用いる種々の方法を使用することができるが、好ましくは、基板と同じ導電型の不純物領域を1018〜1019cm−3程度の濃度で配置させることが好ましい。
【0032】
上述のような半導体装置は、それぞれの工程自体は公知の方法、例えば、イオン注入、CVD法や蒸着法による導電膜又は絶縁膜の積層、フォトリソグラフィ及びエッチング工程によるパターニング又は開口形成等により、適宜製造することができるが、その詳細については以下の実施例において説明する。
以下、本発明の半導体装置及びその製造方法について、図面に基づいて詳細に説明するが、これらの実施形態によってこの発明は限定されるものではない。
【0033】
実施形態1:
本発明の半導体装置の一例であるマスクROMのメモリセルの平面図及び回路図を、それぞれ図1及び図2に示す。また、図1のA−A′線断面図を図3に示す。
【0034】
このマスクROMのメモリセルは、特開平6−104406号に示すような高密度NOR型ROMメモリーセルにおいて、副ビットラインである高濃度拡散配線部に接続されるバンク選択線及び、このバンク選択線と主ビット線とのコンタクト領域の構成に関するものである。
図1に示すように、101は階層ビット線方式のROMであり、第1導電型のP型半導体基板200aを備え、半導体基板200aの所定の表面領域は複数のブロックに区分されており、各ブロックに対応してバンク領域BANK0、BANK1、BANK2……が設けられている。
【0035】
例えば、バンク領域BANK1は、半導体基板200a上に形成された第2導電型の拡散層からなる複数の副ビット線SB1A〜SB7Aと、これに交差して配線されるポリシリコンからなる複数のワード線WL1A、WL2A……WL32Aと、隣接する副ビット線間に配設され、ワード線をゲート電極とするメモリセルMとを有している。ここでメモリセルM1〜M7は、ワード線WL2Aをゲート電極とするものである。
【0036】
このバンク領域BANK1は、副ビット線の一端側に配置された、副ビット線と同じ導電型の補助導電領域BB11、BB12と、副ビット線の他端側に配置された、副ビット線と同じ導電型の補助導電領域BB21、BB22と、補助導電領域と副ビット線間に構成されるバンク選択トランジスタ(バンクセル)BT1A〜BT4Aと、このバンクセルのゲート電極となるポリシリコンからなるバンク選択線BS1A〜BS4Aとを有している。ここでは、副ビット線SB2Aの他端側部分と、該補助導電領域BB21との間にはバンクセルBT3Aが形成され、副ビット線SB3Aの一端側部分と、補助導電領域BB11との間にはバンクセルBT2Aが形成されており、副ビット線SB5Aと、補助導電領域BB11との間にはバンクセルBT1Aが形成され、副ビット線SB4Aと、補助導電領域BB22の間にはバンクセルBT4Aが形成されている。また上記ワード線ワード線WL1A、WL2A……と平行に配置されるバンク選択線BS1B、BS2A〜BS4Aは、上記各バンクセルBT1A〜BS4Aのゲートとなっている。なお、バンク選択線下の所望の領域には素子分離領域FDが形成されている。
【0037】
補助導電領域BB11、BB12は、それぞれコンタクトホールC11、C12を介して、金属配線である主ビット線MB1、MB2(図示せず)に接続され、補助導電領域BB21、BB22は、それぞれコンタクトホールC21、C22を介して、金属配線である主グランド線MG1、MG2(図示せず)に接続されている。
【0038】
また、バンク領域BANK2は、BANK1と同様に構成されており、副ビット線SB1B〜SB7Bの他端側に配置された、副ビット線と同じ導電型補助導電領域BB11、BB12を、バンク領域BANK1との間で共有している。ここでは、副ビット線SB3Bの他端側部分と、補助導電領域BB11との間にバンクセルBT2Bが形成され、副ビット線SB5Bと、補助導電領域BB11との間にバンクセルBT1Aが形成されている。また、上記ワード線と平行に配置されているバンク選択線BS1B、BS2Bは、それぞれバンクセルBT1A、バンクセルBT2Bのゲートとなっている。
【0039】
バンク領域BANK0もバンク領域BANK1及びBANK2と同様、複数の副ビット線、複数のワード線、複数のバンク選択線を有し、さらに、補助導電領域BB21、BB22を、バンク領域BANK1との間で共有している。
また、バンク領域BANK1の副ビット線SB1A〜SB7Aと、バンク領域BANK2の副ビット線SB1B〜SB7Bは、相対して隣接する一部の副ビット線同士(SB1AとSB1B、SB5AとSB5B)がそれぞれ延長して互いに接続されている。よって、相接続した副ビット線SB5A及びSB5Bと補助導電領域BB11との間に形成されるバンクセルBT1Aは互いに共有されることとなる。
【0040】
以下に、上記マスクROMの特長部分についてさらに詳述する。
隣接するバンク領域で兼用して用いられるバンク選択線BS1B(図3中、3)及びBS4Aは補助導電領域BB11(図3中、2),BB12及びBB21、BB22上でそれぞれ開口部を有しており、その開口部の補助導電領域BB11,BB12、BB21、BB22に主ビット線(図2中、MB1:図3中、4)、グランド線とのコンタクトホールC11、C12、C21、C22が形成されている。なお、メモリセルのワードライン3cは、バンク選択線3a、3bとそれぞれ平行に、一定間隔と保持して形成されている。
【0041】
このような構造とすることにより、バンクセルBT1Aのゲート幅は、効率良く最大限に取ることが可能になり、ビット線電流の増加を図ることができる。また、バンクセルBT1Aのゲート幅とバンクセルBT2A、BT2Bのゲート幅を同一に設定すれば、選択したバンクセルに拘らずビット線電流を等しくでき、これにより読み出しマージンを増大できる。
【0042】
このようなメモリセルにおいては、例えばメモリセルM4を読み出す場合、ワード線WL2A、バンク選択線BS1B、BS4Aを高レベルとし、バンクセルBT1A、BT4Aを選択する。これによりメモリセルM4の両端につながる副ビット線SB5A、SB4AはコンタクトホールC11、C22を介して、主ビット線MB1、グランド線MG2に接続される。
【0043】
実施形態2:
本発明の半導体装置の別の例であるマスクROMのメモリセルの平面図を図4〜図6に示す。また、図4〜図6のB−B′線断面図、C−C′線断面図、D−D′線断面図をそれぞれ図7〜図9に示す。なお、これら図4〜図6のマスクROMのメモリセルの回路図は、図2と同一である。
【0044】
この階層ビット線方式のマスクROM101のメモリセルは、昭63−1311568号に示すような2層ゲート電極を用いた高密度NOR型ROMメモリーセルにおいて、副ビットラインである高濃度拡散配線部に接続されるバンク選択線及び、このバンク選択線と主ビット線とのコンタクト領域の構成の関するものである。
【0045】
図4及び図7に示すように、図1のマスクROMのゲート電極が1層のものであるのに対して、ワード線WL1A,WL2A……とバンク選択線BS1B,BS2A……に使用されているゲート電極が第1ゲート電極3a、3cと2層目の第2ゲート電極9b、9cが交互に隙間なく配置されている構成となっている以外、その他の構成及び動作は実質的に図1のマスクROMと同様である。
【0046】
このような構成により、メモリセル領域の縮小がなされており、図1の1層ゲート構造に比べ、ゲート配線間のスペースをとる必要がないので、バンク選択トランジスタBT1A、BT4Aのサイズを大きくでき、能力もさらに大きくできる。
また、ゲート電極間を隙間なく配置できることから、2層目のゲート電極9b、9cの加工時に、薄いゲート酸化膜8をエッチングストッパーとして用いることなく、2層目のゲート酸化膜8が露出しない構成とすることが可能なので、2層目のゲート電極9b、9cの加工が容易になる(高選択エッチが必要ない)という利点もある。なお、コンタクト周辺領域は露出するが、コンタクト周辺領域は高濃度領域なので、ここでの酸化膜はゲート酸化膜のほぼ3倍の膜厚が形成されるので問題はない。
【0047】
また、上述の図4及び図7のマスクROMにおいては、開口部が形成されるバンク選択線BS1B……が第1ゲート電極3aで構成されているのに対し、開口部が形成されるバンク選択線BS1B……が第2ゲート電極9aで構成された例を図5及び図8に示す。また、開口部が形成されるバンク選択線BS1B……が第2ゲート電極9a、バンク選択線BS4A……が第1のゲート電極3aで交互に構成された例を図6及び図9に示す。
【0048】
開口部が形成されるバンク選択線を、図4及び図5に示したように、1層目又は2層目の一方のゲート電極で構成すれば、コンタクト部のアライメント余裕をより小さくでき、マスクROM自体の縮小化を図ることができるが、このように構成しようとすればワード線が奇数本になってしまい、1本のワード線がダミー線となる。また、開口部が形成されるバンク選択線を、図6に示したように、1層目及び2層目の両方のゲート電極で構成すれば、通常ワード線は偶数で用いられるので、ダミー線は形成しなくてすみ、面積をより縮小化できることとなる。
【0049】
実施形態3:
本発明の半導体装置のさらに別の例であるマスクROMのメモリセルの平面図及び回路図を、それぞれ図10及び図11に示す。
この階層ビット線方式のマスクROMのメモリセルが、図1のマスクROMと異なる点は、図1のマスクROMが、相対して隣接するバンク領域BANK1とバンク領域BANK2との副ビット線の一部(SB1AとSB1B、SB5A、SB5B)がそれぞれ延長して互いに接続されており、この相接続された副ビット線SB5A、SB5Bと補助導電領域BB11との間に共有するバンクセルBT1Aが形成されているのに対し、図10のマスクROMは、相対して隣接する副ビット線同士は接続されず、独立しており、バンクセルも共有せず、それぞれ独立に形成されている点である。
例えば、図10において、副ビット線SB3、SB4に対し、それぞれバンクセルBSO1、BSE2がつながっている。
【0050】
実施形態4:
本発明の半導体装置のさらに別の例であるマスクROMのメモリセルにおけるバンク選択トランジスタの平面図を図12に示す。
図12のバンク選択トランジスタのうち、右側のバンク選択トランジスタBT2Aは、実施形態1〜2のバンク選択トランジスタBT2Aと同一、実施形態3のバンク選択トランジスタBSO1と実質的に同一であるが、実施形態1〜3のバンク選択トランジスタを左側のバンク選択トランジスタBT0Aのように形成してもよい。
このような選択トランジスタBT0Aでは、バンク選択線BS2Aの線幅を大きくすればするほどバンクセルの能力を増大させることができる。
【0051】
実施形態5:
本発明の半導体装置のさらに別の例であるマスクROMのメモリセルにおけるバンク選択トランジスタの平面図を図13、このマスクROMの回路図を図14に示す。
このマスクROMは、図13及び14に示すように、バンクセルの一部にバンク選択トランジスタBSO1、BSO2を2つ、バンク選択線BO1に並列接続して形成している。
このような構成にすることにより、補助導電領域の面積を減らすことができ、ビット線につながる基板拡散部の接合容量を低減させることができるので、ビット線配線容量低減によって半導体装置の高速化を図ることができる。
【0052】
実施形態6:
本発明の半導体装置のさらに別の例である半導体メモリセルの高濃度拡散層と選択線との接続部を示す。
このメモリセルは、図15(a)の平面図と、図15におけるE−E′線断面図である図15(b)とに示したように、基板20と逆導電型の拡散層21とを接続していてもよいし、基板20と逆導電型のウェル23を形成し、そのウェル23中に基板20と同じ導電型の拡散層22とを接続するものであってもよい。
【0053】
実施形態7:
本発明の半導体装置のさらに別の例であるマスクROMのメモリセルの平面図を図16に示す。
このメモリセルは、隣接する副ビット線に挟まれたメモリセル列の所定列毎にメモリセルの導通を禁止するための分離帯14、15を有する。
このメモリセルは2層ゲート電極を用いたものであり、分離帯14及び15はそれぞれ第1ゲート電極3a、3b、3c及び第2ゲート電極9a、9cに対応する分離帯である。
【0054】
この分離帯に挟まれた1つのバンク領域BANK1における一端側の補助導電領域BB11は、バンク領域BANK2とにより共有され、バンク領域BANK1とBANK2とで共有する副ビット線SB1A、SB5Aは、それぞれ、バンク選択トランジスタBT1A、BT1Bを介し、さらにバンク選択トランジスタBT2Aを介して副ビット線SB3Aに接続されている。また、SB1A〜SB5Aの他端側に配置された補助導電領域BB21は、バンク領域BANK0との間で共有され、この補助導電領域BB21と副ビット線SB2A、SB4Aとの他端側部分との間に、それぞれバンク選択トランジスタBT3A、BT4Aが形成されている。
【0055】
上記のように、バンク領域内に分離帯を形成することにより、読み出し時に、読み出しを意図しないメモリセルで発生する回り込み電流を防止して、誤動作を阻止することができる。
【0056】
実施形態8:
本発明の半導体装置の製造方法を図17及び図18に基づいて説明する。図17及び図18は図1のA−A′線断面図である。
【0057】
まず、図17(a)に示したように、半導体基板200a上に酸化膜16を形成し、半導体基板200aと逆導電型不純物のイオン注入マスクとして、レジストパターン17を形成する。そして、このレジストパターン17をマスクとして逆導電型の不純物のイオンの注入を行い、半導体基板200a上に、副ビットライン及び補助導電領域となるN+ 拡散層2を形成する。イオン注入は、例えば、NMOSであれば、砒素イオン(As+ )を1015cm−2台の注入量、40keVの注入エネルギーで行う。
【0058】
次に、図17(b)に示したように、半導体基板200a上に膜厚50〜300Å程度のゲート酸化膜12を形成し、ゲート酸化膜12上にゲート電極3をメモリセル領域に複数本、並列に配置する。ゲート電極3は、例えば、2000Å〜3000Å厚のN+ PolySi膜又は1000Å厚の下層N+ PolySi膜と1000Å厚の上層タングステンシリサイド膜とからなる2層構造のものが用いられる。また、ゲート電極3の上部には、ゲート電極3のエッチング時のマスクとして用いられる絶縁膜18を形成しておく。この絶縁膜18は、後の金属配線との層間絶縁膜としても用いる。なお、ゲート電極3は、図1に示したように、コンタクトの形成領域に開口部を持つパターンで形成されている。
【0059】
さらに、図17(c)に示したように、ゲート電極3の側壁にサイドウォール絶縁膜19を形成する。このサイドウォール絶縁膜19も、後の金属配線との層間絶縁膜として用いることができ、また、後工程でセルフアラインコンタクト形成にも利用することができる。次いで、得られた半導体基板200a上全面に層間絶縁膜14を形成する。なお、コンタクトの形成領域は、ゲート電極3の開口部により、層間絶縁膜14の表面に凹部が形成される。
【0060】
そして、図17(d)に示したように、実際のコンタクトホール径よりも大きな開口部を持つレジストパターン29を形成し、異方性のエッチングを行って、コンタクトホールを形成する。事前に形成された凹部により、セルアラインでコンタクトホールが形成できるので、アライメント余裕を大きく取る必要がなく、メモリアルアレイの縮小に有効である。
【0061】
さらに、図17(e)に示したように、金属配線4の形成、保護膜17の形成工程等を経て、半導体装置の前半工程が完了し、後半工程のアセンブリ工程を行って、半導体装置が完了する。
また、上記の説明では省略しているが、途中工程でトランジスタのVthコントロール注入、素子分離イオン注入、またマスクROMならば、ROMデータ書込み工程等を適宜行う。また、CMOS構造であれば、ウェル形成工程、逆タイプのトランジスタ形成工程を同様なプロセスで追加すればよい。
【0062】
また図18(a)〜(e)は、図17(a)〜(e)に対し、サイドウォール絶縁膜19の形成工程を省略したのみで実質的に図17(a)〜(e)の製造工程と同様に形成できるため、その説明は省略する。図18(a)〜(e)の製造工程においては、ゲート電極3と金属配線4間の絶縁性における信頼性はやや劣る可能性はあるが、工程の簡略化には効果が大きい。
【0063】
実施形態9:
本発明の半導体装置の製造方法を図19に基づいて説明する。図19は図4のB−B′線断面図である。
【0064】
まず、半導体基板200a上に酸化膜を形成し、半導体基板200aと逆導電型の不純物のイオン注入マスクとして、レジストパターンを形成し、逆導電型の不純物のイオン注入を行い、半導体基板200a上に、図19(a)に示したような副ビットライン及び補助導電領域となるN+ 拡散層2を形成する。イオン注入は、例えばNMOSであれば、砒素イオン(As+ )を1015cm−2台の注入量、40keVの注入エネルギーで行う。さらに、半導体基板200a上に膜厚50〜300Å程度の第1のゲート酸化膜12を形成し、ゲート酸化膜12上に第1ゲート電極3をメモリセル領域に複数本、並列に配置する。ゲート電極3としては、例えば、2000Å〜3000Å厚のN+ PolySi膜又は1000Å厚の下層N+ PolySi膜と1000Å厚の上層タングステンシリサイド膜とからなる2層構造のものが用いられる。また、第1ゲート電極3の上部には、第1ゲート電極3のエッチング時のマスクとして用いられる絶縁膜18を形成しておく。この膜は、後第2ゲート電極9間との層間絶縁膜としても用いる。また、図4に示したように、第1ゲート電極3には、コンタクトの形成領域に開口部を持つパターンが用いられている。なお、第1ゲート電極3の側壁にはサイドウォール絶縁膜19を形成する。この膜も、後の第2ゲート電極9間との層間絶縁膜として用い、また、後工程でセルフアラインコンタクト形成にも利用する。
【0065】
さらに、図19(b)に示すように、第2ゲート電極9を使ったトランジスタのチャネル部となる領域に第2ゲート酸化膜28を形成し、ゲート電極間の絶縁膜となる18、19及び第2ゲート酸化膜28上に、第2ゲート電極9を、レジストパターンをマスクとしてエッチングし、メモリセル領域では第1ゲート電極3の間に平行して形成する。また、第1ゲート電極を使ったトランジスタと同様に、周辺回路部にこの第2ゲート電極を使ったトランジスタを形成してもよい。ゲート電極9としては、例えば、2000Å〜3000Å厚のN+ PolySi膜又は1000Å厚の下層N+ PolySi膜と1000Å厚の上層タングステンシリサイド膜とからなる2層構造のものが用いられる。また、第2ゲート電極9の上部には、第2ゲート電極9のエッチング時のマスクとして用いされる絶縁膜31を形成しておく。この膜は、後の金属配線間との層間絶縁膜としても用いる。
【0066】
マスクROMとして使う場合は、後工程のROMデータ書込みイオン注入時に、第1ゲート電極5側のトランジスタと第2ゲート電極11側のトランジスタを同時に注入を行いたいので、第1ゲート電極3のイオン注入阻止能と第2ゲート電極9のイオン注入阻止能は同一になるよう、膜の材料と膜厚を選んで設定しておくことが望ましい。また、該第2ゲート電極9の形成方法としては通常のフォトリソグラフィーとドライエッチングの手法以外に、埋め込みエッチバック等の手法を用い、セルフアラインで形成すれば、第1ゲート電極3と第2ゲート電極9が重なり合うことが防げ、後工程のROMデータ書込みイオン注入時に、重なり部分で注入不足となる不良を防ぐことができる。
【0067】
次に、図19(c)に示したように、得られた半導体基板200a上全面に層間絶縁膜34を形成する。コンタクトの形成領域は、ゲート電極3の開口部により、層間絶縁膜34表面に凹部が形成される。
そして、図19(d)に示すように、実際のコンタクトホール径よりも大きな開口部を持つレジストパターン29を形成し、異方性のエッチングを行って、コンタクトホールの形成を行う。事前に形成された凹部により、セルフアラインでコンタクトホールが形成できるので、アラインメント余裕を大きく取る必要がなく、メモリセルアレイの縮小に有効である。
【0068】
さらに、図19(e)に示すように、金属配線4の形成、保護膜17の形成工程等を経て、半導体装置の前半工程が完了し、さらに、後半工程のアセンブリ工程を行って、半導体装置が完了する。
また、上記の説明では省略しているが、途中工程でトランジスタのVthコントロール注入、阻止分離イオン注入、またマスクROMならば、ROMデータ書込み工程等を適宜行う。また、CMOS構造であれば、ウェル形成工程、逆タイプのトランジスタ形成工程を同様なプロセスで追加すればよい。
【0069】
実施形態10:
本発明の半導体装置の製造方法を図20に基づいて説明する。図20は図6のD−D′線断面図である。
【0070】
まず、図20(a)に示したように、実施形態9と同様に、拡散層2が形成された半導体基板200a上に絶縁膜18、サイドウォール絶縁膜19を有する第1ゲート電極3を形成する。ここで、第1ゲート電極3には、バンク領域1つおきにコンタクトの形成領域に開口部を持つパターンが用いられている。
次いで、図20(b)に示したように、実施形態9と同様に、絶縁膜31を有する第2ゲート電極9を形成した後、第2ゲート電極9にサイドウォール絶縁膜32を形成する。この絶縁膜31は、後の金属配線間との層間絶縁膜として用い、また、後工程でセルフアラインコンタクト形成にも利用する。ここで、第2ゲート電極9には、第1ゲート電極3とは異なるバンク領域1つおきにコンタクト5の形成領域に開口部を持つパターンが用いられている。つまり、コンタクトの形成領域に開口部を持つパターンは、第1ゲート電極3と第2ゲート電極9でバンクごとに交互に形成されている。
【0071】
次に、図20(c)に示したように、得られた半導体基板200a上全面に層間絶縁膜34を形成する。コンタクトの形成領域には、それぞれ、第1ゲート電極3の開口部又は第2ゲート電極9の開口部により凹部が形成される。
そして図20(d)に示したように、実際のコンタクトホール径よりも大きな開口部を持つレジストパターン29を形成し、異方性のエッチングを行って、コンタクトホールの形成を行う。事前に形成された凹部により、セルフアラインでコンタクトホールが形成できるので、アライメント余裕を大きく取る必要がなく、メモリセルアレイの縮小に有効である。
【0072】
以下同様に、図20(e)に示すように、金属配線4の形成、保護膜17の形成工程等を経て、半導体装置の前半工程が完了し、さらに、後半工程のアセンブリ工程を行って、半導体装置が完了する。
また、上記の説明でも省略しているが、途中工程でトランジスタのVthコントロール注入、素子分離イオン注入、またマスクROMならば、ROMデータ書込み工程等を適宜行う。また、CMOS構造であれば、ウェル形成工程、逆タイプのトランジスタ形成工程を同様なプロセスで追加すればよい。
【0073】
【発明の効果】
本発明によれば、ゲート電極に形成された開口部を通してコンタクト部を形成することができるため、ゲート電極とコンタクト部とを別個の領域に形成する必要がなく、コンタクトに必要とされる占有面積を最小限にとどめることができる。いいかえれば、コンタクト部に隣接するゲート電極の幅、即ち実効ゲート幅を最大限大きくできる回路を実現することができる。
【0074】
また、階層ビット線方式で、かつ2層ゲート電極構造を有する半導体装置においては、ゲート電極間の隙間を最小限にすることができ、各選択トランジスタのゲート幅を極力大きく取ることで、駆動能力を最大限に上げることができる。
さらに、階層ビット線方式で、かつ上述のコンタクト取り出し構造を有する場合には、コンタクト部の占有面積を最小限にとどめ、選択トランジスタのゲート幅を大きくしてその駆動能力を最大限に上げ、ビットライン電流を最大限に高めることができるので、半導体装置の高速化を実現することができる。
【0075】
また、2層ゲート電極構造において、通常は、メモリセルアレイのワード線及び選択線が偶数本で使用されるために、開口部が形成された選択線が、メモリセルアレイの両端部で1層及び2層ゲート電極それぞれで形成される場合には、不要なダミーゲートを形成する必要がなく、さらに半導体装置の高集積化が図れる。この場合、セルフアラインコンタクトの手法を適用することで、メモリセルアレイの縮小に効果があり、チップサイズが縮小できるので、低コストデバイスが実現できる。
【0076】
さらに、本発明の半導体装置が、階層ビット線方式をとる記憶装置に適用した場合には、選択トランジスタの駆動能力を最大限に上げることができ、半導体記憶装置の高速化を図ることができる。
また、選択トランジスタの実効ゲート幅を同一とした場合には、選択されたバンク選択トランジスタにかかわらず、ビット線電流を等しくでき、これにより読み出し時間のマージンを増大できる。
【0077】
さらに、メモリセル列の所定列ごとに分離帯を設けた場合には、1つのワード線にそって連続して並ぶ複数のメモリセルがオンセルとなっても、選択された副ビット線間で生じるリーク電流を阻止することが可能となり、読み出しマージンの向上を図ることができる。
また、本発明の製造方法によれば、ゲート電極の開口部をセルフアラインコンタクト形成を利用するため、アライメント余裕を取る必要がなく、その分メモリセルアレイの縮小を図ることができるとともに、そのコンタクト部の接続を確実にすることができ、信頼性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の実施例を示す概略平面図である。
【図2】図1の半導体装置の回路図である。
【図3】図1のA−A’線概略断面図である。
【図4】本発明の半導体装置の別の実施例を示す概略平面図である。
【図5】本発明の半導体装置のさらに別の実施例を示す概略平面図である。
【図6】本発明の半導体装置のさらに別の実施例を示す概略平面図である。
【図7】図4のB−B’断面図である。
【図8】図5のC−C’断面図である。
【図9】図6のD−D’断面図である。
【図10】本発明の半導体装置のさらに別の実施例を示す概略平面図である。
【図11】図10の半導体装置の回路図である。
【図12】本発明の半導体装置のさらに別の実施例を示す要部の概略平面図である。
【図13】本発明の半導体装置のさらに別の実施例を示す要部の概略平面図である。
【図14】図13の半導体装置の回路図である。
【図15】本発明の半導体装置のさらに別の実施例を示す要部の概略平面図及び要部の概略断面図である。
【図16】本発明の半導体装置のさらに別の実施例を示す概略平面図である。
【図17】図1に示す半導体装置の製造工程を説明するための概略A−A′線断面工程図である。
【図18】図1に示す半導体装置の別の製造工程を説明するための概略A−A′線断面工程図である。
【図19】図4に示す半導体装置の製造工程を説明するための概略B−B′線断面工程図である。
【図20】図6に示す半導体装置の製造工程を説明するための概略D−D′線断面工程図である。
【図21】従来の半導体装置のメモリセル平面図である。
【図22】図21の等価回路図である。
【符号の説明】
101、200 階層ビット線方式ROM
20、200a 半導体基板
2、21、22 補助導電領域
3a 第1選択線
3b 第1選択線
3、3c 第1ゲート電極
4 金属配線
8 第2ゲート絶縁膜
9a 第2選択線
9b 第2選択線
9、9c 第2ゲート電極
12 第1ゲート絶縁膜
14、17、34 層間絶縁膜
15、29 レジスト
16 酸化膜
18、31 絶縁膜
19、32 サイドウォール絶縁膜
23 ウェル
24 第1ゲート電極に対する分離帯
25 第2ゲート電極に対する分離帯
BANK1 バンク領域
SB1A、SB1B、SB1 副ビット線
WL1A、WL1B、WL1 ワード線
M1、M、M1J メモリセル
BB11、BB22 補助導電領域
BT1A、BT1B、BSO1、BSE1 バンク選択トランシスタ(バンクセル)
BS1A、BS1B、BO1、BE1 バンク選択線
CC11、CC22 コンタクトホール
MB1 主ビット線
MG1 主グランド線
FD、FD1 素子分離部
Claims (5)
- 半導体基板上に、メモリセルアレイを構成するソ−ス/ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数のワード線及び選択線を形成し、前記補助導電領域の一部の上の選択線に開口部を形成し、
前記ワード線及び選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法。 - 半導体基板上に、メモリセルアレイを構成するソ−ス/ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、第1ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第1ワード線及び第1選択線を形成し、前記補助導電領域の一部の上の第1選択線に開口部を形成し、
前記第1ワード線及び第1選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第2ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第2ワードライン及び第2選択線を形成し、前記補助導電領域の一部の上の第2選択線に開口部を形成し、
前記第2選択線の開口部にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第1及び第2選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第1及び第2選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法。 - 半導体基板上に、メモリセルアレイを構成するソ−ス/ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、第1ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第1ワード線及び第1選択線を形成し、前記補助導電領域の一部の上の第1選択線に開口部を形成し、
前記第1ワード線及び第1選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第2ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第2ワードライン及び第2選択線を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第1選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第1選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法。 - 半導体基板上に、メモリセルアレイを構成するソ−ス/ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、第1ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第1ワード線及び第1選択線を形成し、
前記第1ワード線及び第1選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第2ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第2ワードライン及び第2選択線を形成し、前記補助導電領域の一部の上の第2選択線に開口部を形成し、
前記第2選択線の開口部にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第2選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第2選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法。 - 第1ワード線及び第1選択線の上部に絶縁膜を形成する工程を含む請求項1〜4のいずれか1つに記載の半導体装置の製造方法。
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