JP4913717B2 - 2つの電極間にドリフト経路を有する電荷補償部材 - Google Patents

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Description

発明の詳細な説明
〔発明の背景〕
本発明は、電極と対向電極とから成る2つの電極間に、ドリフト経路を有する電荷補償部材とその製造方法に関する。上記ドリフト経路は、第1の伝導型のドリフトゾーンと、該第1の伝導型に対して相補的な伝導型の電荷補償ゾーンとを有する。
このようなタイプの電荷補償部材は、US 4,574,310およびUS 5,216,275から公知である。これら文献に提案された電荷補償部材は、ドリフトゾーンおよび電荷補償ゾーンとを有するドリフト経路を備えており、該ドリフトゾーンおよび該電荷補償ゾーンは、US 5,216,275では、複合バッファ層(CB)と呼ばれている。このような電荷補償部材は、空乏化可能な相補的にドープされた電荷補償ゾーンを、相補型ドープ領域(例えばピラー)の形で有する。これら領域では、上記電荷補償を極めて正確に設定する必要がある。なぜなら、US 6,630,698 B1の図7に示されるように、生じ得るブレークダウン電圧は、設定された補償度に敏感に依存しているからである。
特に、US 4,574,310およびUS 5,216,275から公知であるような、一定の補償度を有する電荷補償部材では、上記ブレークダウン電圧が激しい変動を示す。従って、例えば、フォトリソグラフィーマスクの幾何公差の結果として生じる製造誤差、および/または、特に補償に敏感な領域において、ドリフトゾーン領域と電荷補償ゾーン領域とを有するドリフト経路のためのエピタキシャル層を一層毎にドーピングする場合の注入ドーズの変動公差の結果として生じる製造誤差が、影響を及ぼし得る。この影響を、上記電荷補償ゾーンに可変のドーピングをすることによって、部分的に緩和することは可能である。つまり、上記電極とのpn接合部に近接した補償に敏感な領域内の電荷補償ゾーンに、マルチパーセントのp型オーバードーピングまたはn型アンダードーピングを行い、平衡を保つために、上記対向電極に近接した電荷補償ゾーンに、マルチパーセントのn型オーバードーピングまたはp型アンダードーピングを行うことによって部分的に緩和することは可能である。これは、US 6,630,698 B1から公知である。
この点において、図10は、上記ドリフト経路の深度に応じた、ソース(SOURCE)とドレイン(DRAIN)との間の電荷補償度Kを示す図である。所定の電荷補償度Kは、一方では、n伝導型高濃度ドーピングとp伝導型高濃度ドーピングとの間の差によって形成されるか、または、他方では、2つの低濃度ドーピング間の差によって形成される。
図10の2つの補償度(一定を保持するか、または、可変)の2つのプロファイル(実線と破線)に共通点は、ドーピングが増加するにつれて、製造工程中の上記ドーピングの絶対誤差も増加することである。相対誤差は同一(リソグラフィー、注入、または、ドープされたエピタキシャル層の堆積)に留まるが、上記絶対誤差は、高濃度ドーピングレベルのために増大する。
上記補償度を設定する場合の誤差の影響は、上記部材内のいずれの場所においても同一であることはない。従って、上記補償度を好適に設計することによって、製造ばらつきに対して影響を受けにくい部材を製造することが可能である。上記製造誤差の影響を、以下にさらに詳細に説明する。図10の破線のプロファイルに相当する補償度を有する部材の電界強度プロファイルは、図3のような蓋状のプロファイルを示す。補償度と電界強度との間の関係は、ガウスの法則によって求められる。該法則に従えば、上記電界強度における変動は、電荷に比例する。オフ状態の場合には、全ドーピング原子がイオン化される。これは、p型ドーパントが過剰である領域では、マイナスに帯電したドーピング原子の過剰物が存在することを意味している。つまりこの領域では、電界が増大する。同様に考慮すると、n型ドーピング原子を過剰に有する領域では、上記電界は減少する。
その後、上記部材の一領域に、追加的なp型ドーピングの形で妨害が導入される場合には、これは、上記オフ状態の場合での追加的な電荷を意味し、該電荷は、再び電界を局所的に上昇させる、つまり、上記電界強度プロファイルを一段上に導くことになる。簡潔にするために、正確に深度xに局限された妨害を考慮する。上記部材に上記ブレークダウン電圧が印加されるならば、該部材の(ソースからドレインまでとみなした場合の)中心における電界強度は、該ブレークダウン電圧の電界強度と同一の状態を保持する。摂動ドーピング(perturbation doping)の位置が、上記ソースに近接しているか、または、上記ドレインに近接しているかに応じて、図4Aおよび図4Bに示した電界強度プロファイルの各段が示される。
上記電圧が上記電界強度の積分に相当するので、上記ドレインに近い妨害によって、逆電圧が、dE×dxだけ上昇する。ここでは、dEは、上記電界強度の段の高さであり、dxは、この段と空間電荷ゾーンの末端との間の距離である。従って、このような妨害が上記空間電荷ゾーンの末端から離れていればいるほど、該妨害が上記ブレークダウン電圧に与える影響は大きくなる。換言すると、上記部材は、補償度の妨害に対して、上記ソースまたはドレインの近傍よりも、(ソースとドレインとの間の)上記中心において、より敏感に反応する。
US 4,574,310 US 5,216,275 US 6,630,698 B1 US 6,858,884 B2 DE 100 24 480 A1(US 6,633,064、 US 2002/060344) DE 102 45 049 A1 DE 10 2005 048 447 A1 WO 2006/089725 A2
〔本発明の要旨〕
本発明の一実施形態は、ロバスト設計の電荷補償部材を提供するものである。該電荷補償部材は、簡素化された製造プロセスに従って製造され、このために、プロセス変動に対する影響を受けにくい。
本発明の一実施形態は、第1の電極、対向電極、および、これら2つの電極間のドリフト経路を有する電荷補償部材を提供するものである。
上記ドリフト経路は、第1の伝導型のドリフトゾーンと、該第1の伝導型に対して相補的な伝導型の電荷補償ゾーンとを有する。さらに、上記ドリフト経路は、ドリフト経路層ドーピングを有する。垂直に伸びるドリフト経路に、水平なドリフト経路層のドーピング位置が体積的に重ね合わせられたドリフト経路層ドーピングがなされており、該垂直に伸びるドリフト経路は、該ドリフト経路層内に配置された上記ドリフトゾーン領域と電荷補償ゾーン領域とを含む。このドリフト経路層ドーピングは、上記ドリフト経路の中心領域に向かう方向においてよりも、上記2つの電極の近傍においてのほうが、より大きい。
この電荷補償部材は、製造に影響する変調ドーピングに対しての感度を、上記電極の領域において低減させることができるという利点を有する。上記ドリフト経路の中心領域では最も低く、上記2つの電極に向かっては上昇するドリフト経路層ドーピングの、本発明による実施形態によって、さらなる好影響がもたらされる。つまり、アバランシェの場合に、ブレークダウン特性曲線が逆電圧反転を起こし、その結果いわゆる「スナップバック効果」が遅れて開始される。
以下に、添付の図面を参照しながら、本発明をさらに詳細に説明する。
図1は、本発明の第1の形態のドリフト経路のドーパントプロファイルを概略的に示す図である。
図2は、本発明の第2の形態のドリフト経路のドーパントプロファイルを概略的に示す図である。
図3は、上記ドリフト経路に対する電界強度プロファイルを概略的に示す図である。
図4は、製造に影響する変調ドーピングを電極の近傍で行う場合の、上記ドリフト経路に対する電界強度プロファイルを概略的に示す図である。
図5は、上記ドリフト経路の中心領域において個々に急変を有する、該ドリフト経路に対する電荷キャリア濃度プロファイルを概略的に示す図である。
図6は、上記ドリフト経路のドーピングにおいて双曲線状の変化を有する、該ドリフト経路に対する電荷キャリア濃度プロファイルを概略的に示す図である。
図7は、上記ドリフト経路のドーピングにおいて段階的な変化を有する、該ドリフト経路に対する電荷キャリア濃度プロファイルを概略的に示す図である。
図8は、本発明の一実施形態に係るドリフト経路を有する電荷補償部材の概略的な断面図である。
図9は、本発明のさらなる一実施形態に係るドリフト経路を有する電荷補償部材の概略的な断面図である。
図10は、従来技術に係るパワー半導体部材における電荷補償度を示す図である。
〔図面の詳細な説明〕
図1は、本発明に係る第1の形態のドリフト経路のb〜eまでのドーパントプロファイルと、従来技術のUS 5,216,275に係るドーパントプロファイルとの比較を該略的に示す図である。上記ドリフトゾーン内の第1の伝導型n、および、上記電荷補償ゾーン内の相補的な伝導型pの、立方センチメートル当りのドーパント濃度またはその結果として生じる電荷キャリア濃度が、均等目盛で縦座標上に示されている。上記ドリフト経路の侵入深度xが、マイクロメートル(μm)の単位で、横座標上に示されている。
この図では、電荷補償部材の表面構造物は、この表面に近接した領域内に配置されているが、該表面構造物のドーパントプロファイルは、部分的にしか示されていない。従って、上記表面に近接した領域内では、ここに示される上記ドリフト経路のドーパントプロファイルに隣接して、約1017cm−3にドープされた相補伝導(p)ボディーゾーン24が存在し、深度x=0〜深度x=0.3μmに近接して、高濃度ドープされたn伝導型ソース端子ゾーンが、上記第1の伝導型の1019cm−3〜1020cm−3の半導体ボディー内に存在する。実際には、該n伝導型ソース端子ゾーンを、この図1において選択された目盛上に示すことは不可能である。従来技術のUS 5,216,275に係るドーパント濃度aは、典型的な侵入深度の約x=60μmまでは、上記第1の伝導型nを有する上記ドリフトゾーンでも、相補的な伝導型pを有する上記電荷補償ゾーンでも一定であり、例えば2×1016cm−3である。この図では、約x=60μmの深度において始まる基板領域25において初めて、このドーピングは、高濃度ドープされたn伝導型材料に急激に遷移する。
これに対して、本発明の第1の形態の場合には、本発明に係るドーパントプロファイルb〜eは、従来技術のドーパント濃度のレベルよりも低くなる基板領域25とのpn接合部よりも、ベースゾーン24とのpn接合部の近傍において、より高いドーパント濃度を有するように形成されている。これによって、このボディーゾーン24とのpn接合部の近傍において、上記ドーピング位置の濃度に対して影響を受けにくくなる。この場合、このような上記ドーピング位置の濃度における誤差が、この電荷補償半導体部材の特性に深刻な影響を及ぼすことは無い。従って、上面電極に近接した領域における、ベースゾーンとドリフト経路との間のpn接合部の領域内への変調ドーピングが製造に影響しなくなる。
本発明の上記第1の形態によれば、ここから、上記ドリフト経路のドーパント濃度は、ドーパントプロファイルbに示したように、該ドリフト経路の中心領域における急転によって下降するか、または、ドーパントプロファイルcに示したように、段12から16まで段階的に下降するか、または、プロファイルdの破線に示したように直線的に下降するか、または、双曲線形、つまり、ドーパントプロファイルeに示したように、上記ドーパントプロファイルの減少が、侵入深度に反比例した形に下降するかのいずれか1つである。
本発明に係るドーパントプロファイルb〜eでは、ドリフト経路層の形である上記ドリフト経路の一部の電荷キャリアnとpとの数は、平衡が保たれている。これはつまり、上記ドリフトゾーン内の上記ドリフト経路層における上記第1の伝導型nの大部分の電荷キャリアの数は、上記電荷補償ゾーンの対応するドリフト経路層における相補的な伝導型pの大部分の電荷キャリアの数と同一である。これにも関わらず、このドーパントプロファイルは、上記第1の伝導型nの大部分の電荷キャリアの数と、第2の上記相補的な伝導型pの大部分の電荷キャリアの数との間の差が大きいことを許容し、その結果、これらが1つのドリフト経路層ドーピング内で分離する。これは、上述のように、上記電荷補償半導体部材の特性を著しく損なうことなく、ここでドーパントプロファイル曲線b〜eに示したnおよびpのドーパントプロファイルから偏ってもよいからである。
図2は、本発明の第2の形態のドリフト経路のドーパントプロファイルb〜eを概略的に示す図である。図2では、従来技術に係るドーパントプロファイルaも、比較プロファイルとして示している。従来技術のドーパント濃度のこのプロファイルと比べて、本発明に係るドーパントプロファイルは、上記電極に近接したx≒0の領域においてドーパントの量が上昇し、上記対向電極に近接したx=60μmの領域においてドーパント濃度の値が上昇している。本発明では、従来技術と比べて、ドーパントの量は、これら2つの電極に近接した両領域において上昇しているが、本実施形態の中心領域である約x=30μmでは、アンダードーピングが行われている。様々なドーパントプロファイルb〜eの進行は、ドーパント濃度の個々の急変10、11によってなされても、または、段12〜19までドーパント濃度を段階的に変化させることによってなされても、いずれの場合も同様に有効である。同様に、ドーパント曲線bに示した直線的な変化、または、ドーパント曲線eに示した双曲線状の変化も、製造に影響する変調ドーピングを緩和するために有効である。
図3は、ソースとドレインとの間のドレイン経路に対する電界強度プロファイルを概略的に示す図であり、既に冒頭部分において説明した。
図4Aは、製造に影響する変調ドーピングΔpが、本発明に係る電荷補償部材の対向電極に近接して行われる場合の、上記ドリフト経路に対する電界強度Eのプロファイルを、概略的に極めて簡略化して示す図である。図1および図2に示したドーパントプロファイルでは、上記ドリフト経路の中心領域であるx=xにおいて、電界強度Eの最大値が生成される。その後、例えば、製造に影響する変調ドーピングΔpが行われるならば、上記電界は、この場所において、製造に影響する変調ドーピングΔpが行われる深度x=xから、上記基板領域に遷移するドリフト経路の終端であるx=dの領域までの領域の間、dEだけ上昇する。これに関連する逆電圧における変化分ΔUは、xからdまでのdE×dxについての積分であり、従って、変化分ΔUは、上記対向電極の領域において、オフ状態では制限された逆電圧となる。
従って、誤ったドーピング(これは、図3では、意図的でない、空間的に拡大されないΔpドーピングの形の変調ドーピングである)が、場所x(上記部材では、これは前面からxの距離にある平面)において行われ、その後、電界強度の上昇dEが、この場所において生じる。上昇dEの高さは、変調電荷の大きさに比例する。当然ながら、誤ってドープされた領域では、上記電界強度が、これに応じた変化度で上昇する。従って上記では、より簡潔な数学的表現のために、基本的なΔpドーピングだけを選択した。
この変調電荷の結果として、上記部材のブレークダウン電圧が、上記した電圧ΔUだけ上昇する。しかしながら、この上昇は、上記部材の上記電極に近接した別の終端部を反対に降下させることによっては補償されないので、このような妨害は、上記ドーパントのレベルの一般的な上昇よりも、より強い影響を与える。
図4Bは、製造に影響する変調ドーピングΔpが、本発明に係る電荷補償部材の電極に近接して行われる場合の、上記ドリフト経路に対する電界強度Eのプロファイルを概略的に示す図である。上記電極の近傍では、図4Bに示すような変調ドーピングΔpが、逆電圧を、
Figure 0004913717

だけ降下させている。上記電極に対する端部領域で行われる変調ドーピングΔpの結果として生じる逆電圧の低下によって、オン抵抗が改善され、これによって該オン抵抗は低減される。しかしながら、本発明のように、上記電極に近接して、上記ドリフト経路層ドーピングを上昇させる場合には、上記逆電圧の低下が少なく、許容されることが可能である。
上記部材の最大電界強度は、約250kV/cmである。従って、該最大電界強度の値の上半分をΔpドーピングする形の妨害は、より少ない侵入深度値xに上記電界を減少させる。この場合には、上述のように、ブレークダウン電圧が、値ΔUだけ低減される。これに応じて、ブレークダウン電圧の変動の大きさは、上記変調電荷と上記空間電荷ゾーンの終端部との間の距離に比例する。これが、上記電界強度の最大値に近い層における妨害が、特に高い影響を有する理由である。しかしながら、該影響は、本発明に係る上記ドリフト経路層ドーピングの変形例によって低減される。
図5は、上記ドリフト経路の中心領域において個々に急変すると共に、線形プロファイル20および21を有する、上記ドリフト経路に対する電荷キャリア濃度nおよびpのプロファイルを概略的に示す図であり、該線形プロファイル20および21は、上記電極と上記対向電極とに近接する2つの領域に向かって上昇するドーパントの量を示している。これら端部領域における上昇と、上記中心領域における減少とが、互いに同等になるならば、上記オン抵抗(これは、当然ながら、高濃度ドーピングレベルでは、より低い)は変化せずに維持される。これに対して、製造ばらつきの影響を受けにくくなる。従って上記部材を、より高い信頼性をもって製造することが可能である。同時に、電荷キャリア濃度nおよびpのこのプロファイルは、想定され得る、誤ったドーピングまたは変調ドーピングにおいて、大きな許容範囲を示す。
図6は、上記ドリフト経路のドーピングにおいて双曲線状変化22、23を有する、該ドリフト経路に対する電荷キャリア濃度nおよびpのプロファイルを概略的に示す図であり、該電荷キャリア濃度nおよびpは、上記ドリフト経路の中心領域であるx=xで最小値となる。
図7は、上記ドリフト経路のドーピングにおいて段階的な変化12〜17を有する、該ドリフト経路に対する電荷キャリア濃度プロファイルを概略的に示す図であり、この電荷キャリア濃度は、中心領域であるx=xにおいて最も低く、上記ドリフト経路の最初と最後において上昇している。しかしながら、この影響は、図5に示した電荷キャリア濃度プロファイルと比較可能である。図5では、ドーパントレベルは、変調ドーピングに対して特に敏感である場所において上昇する。製造ばらつきは、多くの場合、上記ドーパントレベルに依存している。従って、リソグラフィーにおけるレジスト寸法のばらつき、および、注入ばらつきは、ターゲットの注入ドーズに比例する妨害をもたらす。結果として、上記ドーパントレベルが減少すると、ブレークダウン電圧のばらつきはこれに比例して減少する。これに対応して、上記空間電荷ゾーンの両端部のより近くの領域のような感度が低い場所では、上記ドーパントレベルは上昇してもよい。
図8は、本発明の一実施形態に係るドリフト経路2を有する電荷補償部材1の概略的な断面図である。電荷補償部材1は、上面27および背面28を備える半導体ボディー26を有し、該半導体ボディーは、上面構造物29を有する。該上面構造物29では、本発明の本実施形態におけるボディーゾーン24内に、垂直なゲート構造物が配置されている。この相補型伝導性ボディーゾーン24には、相補型伝導性の電荷補償ゾーン6と第1の伝導型のドリフトゾーン5とを有するドリフト経路2が隣接している。最終的に、ドリフトゾーン5は、バッファゾーン33を有し、その後、n−伝導型基板領域25に遷移する。該n−伝導型基板領域25には、ドレイン端子Dとして形成された対向電極4が、隣接している。上面構造物29は、電極3および垂直なゲート構造物を有する。電極3は、ボディーゾーン24に並行して設けられ、ゲート構造物は、ゲート酸化物30と絶縁キャップ32を備えた埋め込みゲート電極材料31とから構成される。絶縁キャップ32は、上記ゲート構造物を、ソース電極Sから絶縁している。
本発明によると、ドリフト経路2は、可変のドリフト経路層ドーピングを有する。該ドリフト経路層ドーピングは、ドリフト経路2の深度がx=xである中心領域において(正確に言うと、ドリフトゾーン領域8と電荷補償ゾーン領域9との両方の領域において)よりも、例えばボディーゾーン24とドリフト経路2との間のpn接合部の近傍にある、個々のドリフト経路層7においてのほうが、より高濃度のドリフト経路層ドーピングを有する。その後、上記ドリフト経路層ドーピングは、例えば、深度x=xに近接した中心領域から、基板領域25上のバッファゾーン33まで再び上昇する。ドリフトゾーン5および電荷補償ゾーン6より成るドリフト経路7において、上記可変のドリフト経路層ドーピングを行う利点については、既に図1〜図7に関連して詳細に説明したので、繰り返しを避けるために、ここでは再び言及しない。
このようにドリフト経路層ドーピングを可変にすることは、従来の電荷補償部材の製造方法を用いて実施することが可能である。つまり、図8の本実施形態のように、ΔxからΔxまでの複数のエピタキシャル層を、基板領域25上に連続的に堆積させる際に、注入するドーパントのドーズを変化させることによって、上記ドリフト経路層ドーピングを可変に実施することが可能である。これによって、上記電荷キャリア濃度は、上記基板領域から、x=xである中心領域を介して、この電荷補償部材1のこの図に示したボディーゾーン24まで、段階的に降下して、再び上昇する。
図9は、本発明のさらなる一実施形態に係るドリフト経路を有する電荷補償部材35の概略的な断面図である。電荷補償部材35は、上面27および背面28を備える半導体ボディー26を有する。該半導体ボディーは、上面構造物29を有し、該上面構造物29内には、本発明の本実施形態では、ゲート酸化物30を備える横状のゲート構造物34がボディーゾーン24の上に配置されている。相補的な伝導型のボディーゾーン24には、相補的な伝導型の電荷補償ゾーン6と上記第1の伝導型のドリフトゾーン5とを有するドリフト経路2が隣接している。最終的に、ドリフトゾーン5は、弱くドープされたバッファゾーン33を有し、その後、n−伝導型基板領域25に遷移する。該n−伝導型基板領域25には、ドレイン端子Dとして形成された対向電極4が隣接している。上面構造物29は、電極3および横状のゲート構造物34を有する。電極3は、ボディーゾーン24に並行して設けられ、ゲート構造物34は、ゲート酸化物30と絶縁キャップ32を備えた埋め込みゲート電極材料31とから構成される。絶縁キャップ32は、上記ゲート構造物を、ソース電極Sから絶縁している。
本発明によると、ドリフト経路2は、可変のドリフト経路層ドーピングを有する。該ドリフト経路層ドーピングは、ドリフト経路2の深度がx=xである中心領域において(正確に言うと、ドリフトゾーン領域8と電荷補償ゾーン領域9との両方の領域において)よりも、例えばボディーゾーン24とドリフト経路2との間のpn接合部の近傍にある、個々のドリフト経路層7においてのほうが、より高濃度のドリフト経路層ドーピングを有する。その後、上記ドリフト経路層ドーピングは、例えば、深度x=xに近接した中心領域から、基板領域25上のバッファゾーン33まで再び上昇する。ドリフトゾーン5および電荷補償ゾーン6より成るドリフト経路7において、上記可変のドリフト経路層ドーピングを行う利点については、既に図1〜図7に関連して詳細に説明したので、繰り返しを避けるために、ここでは再び言及しない。
このようにドリフト経路層ドーピングを可変にすることは、従来の電荷補償部材の製造方法を用いて実施することが可能である。つまり、図9の本実施形態のように、ΔxからΔxまでの複数のエピタキシャル層を、基板領域25上に連続的に堆積させる際に、注入するドーパントのドーズを変化させることによって、上記ドリフト経路層ドーピングを可変に実施することが可能である。これによって、上記電荷キャリア濃度は、上記基板領域から、x=xである中心領域を介して、この電荷補償部材35のこの図に示したボディーゾーン24まで、段階的に降下して、再び上昇する。
ここでは、このような電荷補償部材1を、ソース端子Sを電極3として、および、ドレイン端子を対向電極4として有するMOSパワー半導体部材の形態に示したが、これは、アノードを電極とし、カソードを対向電極として有する高電力および/または高電圧ダイオード、または、エミッタを電極とし、コレクタを対向電極として有するIGBTトランジスタ(絶縁ゲートバイポーラトランジスタ)のような、技術的に想定可能な複数の電荷補償部材のうちの、一例にすぎない。
〔さらなる実施形態〕
本発明のさらなる実施形態では、上記ドリフト経路ドーピングは、互いに向かい合って配置されている2つの電極に近接した両領域から、上記ドリフト経路の中心領域に向かって、減少するドーピングを有する。これは、上記中心領域において、p型オーバードーピングからn型オーバードーピングまで、または、n型アンダードーピングからp型アンダードーピングまで急変させることによって、実現することが可能である。上記ドリフト経路層ドーピングを急激に変化させることは、このドリフト経路にエピタキシャル層を一層毎に成長させることによって、比較的容易に行うことが可能である。
このドリフト経路に、選択的にドープされた上記エピタキシャル層を一層毎に成長させることによって、上記ドリフトゾーンおよび上記電荷補償ゾーンのどちらの領域におけるドーパント濃度も、製造技術的に容易に、上記2つの電極に近接した両領域から上記中心領域まで段階的に減少させることが可能である。このドーパントプロファイルは、上記電荷補償部材の機能特性および特徴曲線を著しく悪化させること無く、上記電極に近接した領域と上記対向電極に近接した領域との両方の領域における、製造に影響する変調ドーピングが許容され得る、という利点にも結びついている。
互いに向かい合って配置されている2つの電極に近接した両領域から、上記ドリフト経路の中心領域まで、上記ドリフトゾーンにおいても、上記電荷補償ゾーンにおいても、いずれの場合も直線的に減少する、ドリフト経路層ドーピングを実現可能であることが好ましい。本発明のさらなる一実施形態では、上記ドリフト経路層ドーピングは、互いに向かい合って配置されている2つの電極に近接した両領域から、上記ドリフト経路の中心領域まで、上記ドリフトゾーンにおいても、上記電荷補償ゾーンにおいても、いずれの場合もほぼ槽状に減少する。
本発明のさらなる形態は、電極と対向電極である2つの電極間に1つのドリフト経路を有する電荷補償部材に関し、該ドリフト経路は、第1の伝導型のドリフトゾーンと該第1の伝導型に対して相補的な伝導型の電荷補償ゾーンとを有する。本発明の本形態では、既に定義したドリフト経路層ドーピングは、上記対向電極に向かう方向よりも、上記電極の近傍の方が、より大きい。この場合、上記ドリフトゾーンと上記電荷補償ゾーンとにおけるドーピング位置の濃度は、上記電極から上記対向電極に向かって減少する。
このため、基礎となるドーパント濃度は、上記対向電極の近傍においてよりも、上記電極の近傍においての方が、著しく高い。これによって、上記電極に近接した変調ドーピングに対して敏感なドリフト経路領域において、大きな製造ばらつきが許容されるという利点がある。つまり、生じる製造誤差はより少なくなる。オーバードーピングおよびアンダードーピングはどちらも、従来の電荷補償部材の場合よりも、変調ドーピングに対してクリティカルな領域において、より良好に行われる。
本発明のさらなる一実施形態では、上記ドリフト経路層ドーピングは、上記電極に近接した領域から上記対向電極に向かう方向まで、上記ドリフトゾーンと上記電荷補償ゾーンとの両方において、上記ドリフト経路層ドーピングの段形の個々の急激な減少を有する。このような個々の急激な減少は、例えば上記ドリフト経路の中心領域に設けられ、その結果、上記ドリフト経路層ドーピングは、上記対向電極の近接した領域よりも、上記電極に近接した領域において著しく高くなる。これは、例えば、上記電極に近いボディーゾーンとMOSパワー半導体部材のドリフトゾーンとの間のpn接合部の敏感領域における、製造に影響する変調ドーピングによって、該パワー半導体部材の機能障害が起こることはないという利点に結びついている。
あるいは、上記ドリフト経路のドーピングを単一に急激に減少させる代わりに、段階的に減少させることも可能である。この段階的な減少は、ドープされていないエピタキシャル層を成長させることによって上記ドリフト経路を製造するならば、複数の該ドリフト経路を電荷補償部材に製造する技術に適合している。この場合、各エピタキシャル層では、上記第1の伝導型のドリフトゾーン領域、および、上記相補的な伝導型の電荷補償ゾーンには、ドナーおよびアクセプタが、選択的に注入され、その後、拡散される。この場合、この注入ドーズは、上記基板上のアンダードーピングを有する最初のエピタキシャル層から、最後に成長させるエピタキシャル層のオーバードーピングまで、後続のエピタキシャル層毎に順次、段階的に増加することが可能である。従って、ドリフト経路と基板とから成る半導体ボディーの上面に、上面構造物を貼り付けた後に、上記ドリフト経路のドーピングを、上記半導体ボディーの上面の上記電極から、該基板の方向に、または、上記対向電極の方向に、段階的に減少させることを実現する。この場合、階段状のこの各段は、1つのエピタキシャル層のドーピングを指している。
本発明のさらなる一実施形態では、上記ドリフト経路層ドーピングは、上記電極に近接した領域から上記対向電極に向かう方向まで、上記ドリフトゾーンと上記電荷補償ゾーンとの両方において、上記ドリフト経路層ドーピングの直線的な減少を有する。このような直線的な減少は、エピタキシャル層を一層毎に堆積すると共に、該エピタキシャル層を、例えば上記ドリフト経路が完成した後に注入することによって、選択ドーピングする間に、長い拡散段階を設ける場合に、実現され得る。これによって、上記電極に最も近接して配置された最後のエピタキシャル層から、上記対向電極に近接して配置された、最初に成長させたエピタキシャル層まで、ドーパント傾斜が形成される。
本発明のさらなる一実施形態では、上記ドリフト経路層ドーピングは、上記電極に近接した領域から上記対向電極に向かう方向まで、上記ドリフトゾーンと上記電荷補償ゾーンとの両方において、上記ドリフト経路層ドーピングの連続的な非直線状の減少を有するように設けられている。このようなドーピングのほぼ双曲線状の減少は、上記電極に近接した領域から上記対向電極に近接した領域までのドリフト経路の侵入深度の逆数を伴って減少する。これは、上記ドリフト経路層ドーピングの下落は、上記電極に近接した領域において最も大きく、上記対向電極に近接した領域に向かってゆっくりと次第に減っていくことを意味している。上記ドリフト経路層ドーピングのこのプロファイルの場合では、上記電極の近傍において最初に上昇するドーピングの量は、上述のドリフト経路層ドーピングが上記ドリフト経路内で減少する複数のプロファイルよりも、著しく高い。
上記ドリフト経路は、上記電極の近傍において、上記相補的な伝導型の製造に影響する変調ドーピングを有すると共に、上記対向電極の近傍において、上記第1の伝導型の製造に影響する変調ドーピングを有するが、これは、上記電荷補償部材の特性を大きく損なうことはない。これに対して、上記ドリフト経路が、上記対向電極の近傍において、上記第1の伝導型の製造に影響する変調ドーピングを有することも可能である。
上記ドリフト経路に沿った上記ドリフトゾーンおよび上記電荷補償ゾーンは、例えば、互いに平行に位置づけられている。これによって、上記ドリフトゾーンによる最適な補償が可能になると共に、上記電荷補償部材がオフ状態である場合の、上記電荷補償ゾーン内の電流経路の最適な圧縮が可能になる。上記ドリフトゾーンと上記電荷補償ゾーンとのこの平行な配置は、特に、上記ドリフトゾーンにおける第1の伝導型のドナーと、上記電荷補償ゾーンにおける相補的な伝導型のアクセプタとの係数が同一である場合に、ドープされていないエピタキシャル層を成長させると共に、上記ドリフトゾーンおよび上記電荷補償ゾーンを選択ドーピングすることによって実現する。
本発明に係る可変のドリフト経路層ドーピングを、ドリフト経路がMOSパワー半導体部材と半導体基板との間に配置されている電荷補償部材に用いることが、特に有効である。さらに、上記ドリフト経路層ドーピングの本発明に係るプロファイルを、パワーダイオードまたは高電圧ダイオードの、アノード領域とカソード領域との間のドリフト経路に用いることも有効である。これら全4つの用法では、変調ドーピングに対してより影響を受けにくくなるので、上記電荷補償部材を、よりロバストに製造することが可能である。
電荷補償部材を製造するための第1の方法は、以下の方法ステップを有する。第1のステップは、上面と背面とを有する半導体ボディーに、ドープされた基板領域を設ける工程を含む。その後、第1の伝導型のドープされたエピタキシャル層を、相補的な伝導型を有する電荷補償ゾーンに、該ドープされたエピタキシャル層を交互に選択ドーピングすることによって成長させる。ここでは、垂直に伸びるドリフト経路に、水平なドリフト経路層のドーピング位置が体積的に重ね合わせられたドリフト経路層ドーピングがなされており、上記垂直に伸びるドリフト経路は、上記ドリフト経路層内に配置された、上記ドリフトゾーンの領域と上記電荷補償ゾーンの領域とを含む。上記ドリフト経路層ドーピングを、上記基板領域上に成長させた最初のエピタキシャル層から、上記基板領域上のドリフト経路に成長させた最後のエピタキシャル層まで増加させる。つまり、上記ドリフトゾーンのためのドープされたエピタキシャル層と、上記電荷補償ゾーンの領域との両方において、増加させる。
さらに、上記電荷補償部材を完成させるために、上面構造物および/または背面構造物を、上記半導体ボディー内および/または上記半導体ボディー上に製造する。最後に、上記上面構造物と、記背面構造物、または、上記半導体ボディーの背面とに電極を形成する。
電荷補償部材のさらなる製造方法は、以下の方法ステップを有する。第1のステップは、ドープされた基板領域を上面と背面とを有する半導体ボディーに設ける工程を含む。その後、上記エピタキシャル層を選択ドーピングすることによって、第1の伝導型のドリフトゾーンと相補的な伝導型の電荷補償ゾーンとを有するドリフト経路に、非ドープのエピタキシャル層を交互に成長させる。ここでは、ドリフト経路層ドーピングを、上記基板領域上に成長させた最初のエピタキシャル層から、上記基板領域上のドリフト経路に成長させた最後のエピタキシャル層まで増加させる。垂直に伸びるドリフト経路に、水平なドリフト経路層のドーピング位置が体積的に重ね合わせられたドリフト経路層ドーピングがなされており、上記垂直に伸びるドリフト経路は、上記ドリフト経路層内に配置された、上記ドリフトゾーンの領域と上記電荷補償ゾーンの領域とを含む。このようなドリフト経路の成長は、上記電荷補償部材を完成させるために、上面構造物および/または背面構造物を、上記半導体ボディー上および/または上記半導体ボディー内に製造することによって行われる。その後、上記電極を、上記上面構造物と、上記背面構造物、または、上記半導体ボディーの背面とに形成する。
この製造方法は、全方法ステップを、基板領域としての1つの半導体ウェハ上にある複数の電荷補償部材に実施することが出来るという利点を有している。この重複製造によって、製造コストが低減される。さらに、この製造方法は、実績のある半導体技術の製造方法を用いることが出来るという利点を有し、この場合、上記ドリフトゾーン領域内および上記電荷補償ゾーン領域内のドリフト経路に堆積させる各エピタキシャル層に行うドリフト経路層ドーピングが、本発明の条件に応じて変化するという違いだけを有する。
同様に他の一製造方法も、ドープされた基板領域を設けることから始まるが、ドリフト経路に選択ドーピングを行うことによって非ドープのエピタキシャル層を形成する。該ドリフト経路では、ドリフト経路層ドーピングが、上記基板領域上に成長させた最初のエピタキシャル層から中央のエピタキシャル層まで低減され、該中央のエピタキシャル層から該ドリフト経路の最後のエピタキシャル層まで再び増加される。この場合でも、上記ドリフト経路の製造は、上記電荷補償部材を完成させるために、上面構造物および/または背面構造物を、上記半導体ボディー内および/または上記半導体ボディー上に製造することによって行われる。その後最終的に、上記電極を、上記上面構造物と、上記背面構造物か、または、該背面構造物が利用可能でない場合は、上記半導体ボディーの背面とに形成する。
本発明による電荷補償部材内に異なるドリフト経路層ドーピングを設けることを実現するために、該ドリフト経路層ドーピングの個々の急変を行うか、または、該ドリフト経路層ドーピングの段階的な変化を実施するか、または、該ドリフト経路層ドーピングの直線的変化または双曲線的変化を行うかのいずれかを行う。有効性が証明されたドーピング方法は、第1の伝導型のドナーイオンと相補的な伝導型のアクセプタイオンとを、上記半導体ボディーに注入する方法である。好ましくは、ドナーイオンおよびアクセプタイオンは、それぞれ燐とホウ素である。この場合、1.5MeV≦E≦20MeVの注入エネルギーEが用いられる。その後、上記ドナーイオンと上記アクセプタイオンとを半導体結晶内に拡散させ、上記ドナーイオンと上記アクセプタイオンとを内方拡散させ、このイオン注入によって妨害された単一結晶格子を再結晶化するために、900℃≦T≦1100℃の範囲の温度Tが有効であることが証明されている。
最後に、上記半導体ウェハの基板領域を薄くして、該半導体ウェハのチップ位置に電荷補償部材チップを完成させる。これによって、順方向抵抗を再び低減することが出来るという利点がある。
本発明の第1の形態のドリフト経路のドーパントプロファイルを概略的に示す図である。 本発明の第2の形態のドリフト経路のドーパントプロファイルを概略的に示す図である。 上記ドリフト経路に対する電界強度プロファイルを概略的に示す図である。 製造に影響する変調ドーピングを電極の近傍で行う場合の、上記ドリフト経路に対する電界強度プロファイルを概略的に示す図である。 製造に影響する変調ドーピングを電極の近傍で行う場合の、上記ドリフト経路に対する電界強度プロファイルを概略的に示す図である。 上記ドリフト経路の中心領域において個々の急変を有する、該ドリフト経路に対する電荷キャリア濃度プロファイルを概略的に示す図である。 上記ドリフト経路のドーピングにおいて双曲線状の変化を有する、該ドリフト経路に対する電荷キャリア濃度プロファイルを概略的に示す図である。 上記ドリフト経路のドーピングにおいて段階的な変化を有する、該ドリフト経路に対する電荷キャリア濃度プロファイルを概略的に示す図である。 本発明の一実施形態に係るドリフト経路を有する電荷補償部材の概略的な断面図である。 本発明のさらなる一実施形態に係るドリフト経路を有する電荷補償部材の概略的な断面図である。 従来技術に係るパワー半導体部材における電荷補償度を示す図である。

Claims (6)

  1. 第1の電極と、
    対向電極と、
    これら電極間に設けられるドリフト経路とを有し、
    上記ドリフト経路は、
    第1の伝導型のドリフトゾーンと、
    上記第1の伝導型に対して相補的な伝導型の電荷補償ゾーンとを含み、
    垂直に伸びるドリフト経路に、水平なドリフト経路層のドーピング位置が重ね合わせられたドリフト経路層ドーピングがなされており、
    上記ドリフトゾーンと上記電荷補償ゾーンとは、上記ドリフト経路に沿って平行に位置付けられ、
    上記垂直に伸びるドリフト経路は、上記ドリフト経路層内に配置された、上記ドリフトゾーンの領域と上記電荷補償ゾーンの領域とを含み、
    上記ドリフト経路層ドーピングは、このドリフト経路の中心領域(x)に向かう方向においてよりも、2つの上記電極の近傍においてのほうがより大きく、
    上記ドリフトゾーンにおけるドーピング位置の濃度プロファイルと、上記電荷補償ゾーンにおけるドーピング位置の濃度プロファイルとは、増減の傾向が同一であることを特徴とする電荷補償部材。
  2. 上記ドリフト経路層ドーピングは、互いに向かい合っている2つの電極に近接した両領域から上記ドリフト経路の中心領域にかけて、上記ドリフトゾーンと上記電荷補償ゾーンとの両方において、段階的な減少を含むことを特徴とする請求項に記載の電荷補償部材。
  3. 上記ドリフト経路層ドーピングは、互いに向かい合っている2つの電極に近接した両領域から上記ドリフト経路の中心領域にかけて、上記ドリフトゾーンと上記電荷補償ゾーンとの両方において、1つの急減を含むことを特徴とする請求項1に記載の電荷補償部材。
  4. 上記ドリフト経路層ドーピングは、互いに向かい合っている2つの電極に近接した両領域から上記ドリフト経路の中心領域にかけて、上記ドリフトゾーンと上記電荷補償ゾーンとの両方において、直線的な減少を含むことを特徴とする請求項1に記載の電荷補償部材。
  5. 上記ドリフト経路層ドーピングは、互いに向かい合っている2つの電極に近接した両領域から上記ドリフト経路の中心領域にかけて、上記ドリフトゾーンと上記電荷補償ゾーンとの両方において、連続的な非直線状の減少を含むことを特徴とする請求項1に記載の電荷補償部材。
  6. 上記ドリフト経路は、パワーダイオードまたは高電圧ダイオードのアノード領域とカソード領域との間に配置されることを特徴とする請求項1に記載の電荷補償部材。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7554137B2 (en) * 2005-10-25 2009-06-30 Infineon Technologies Austria Ag Power semiconductor component with charge compensation structure and method for the fabrication thereof
US8525254B2 (en) 2010-08-12 2013-09-03 Infineon Technologies Austria Ag Silicone carbide trench semiconductor device
KR101876573B1 (ko) * 2011-12-23 2018-07-10 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
KR101795828B1 (ko) 2013-09-17 2017-11-10 매그나칩 반도체 유한회사 초접합 반도체 소자 및 제조 방법
CN204067367U (zh) * 2014-06-09 2014-12-31 英飞凌科技股份有限公司 功率半导体器件
CN105914233B (zh) * 2016-05-26 2018-09-18 东南大学 一种高鲁棒性快恢复超结功率半导体晶体管及其制备方法
DE102016111844A1 (de) 2016-06-28 2017-12-28 Infineon Technologies Ag Leistungshalbleitervorrichtung
DE102016115559B4 (de) * 2016-08-22 2020-06-04 Infineon Technologies Austria Ag Transistorbauelement mit verbesserter leckstromcharakteristik
DE102016115805B4 (de) 2016-08-25 2020-07-09 Infineon Technologies Austria Ag Transistorbauelement mit hoher lawinen-festigkeit
JP6809071B2 (ja) * 2016-09-14 2021-01-06 富士電機株式会社 半導体装置および半導体装置の製造方法
CN109729743B (zh) 2016-11-11 2021-12-28 新电元工业株式会社 Mosfet以及电力转换电路
CN106684120B (zh) * 2017-03-09 2020-07-10 山东大学 一种可提高耐压的局部非平衡超结结构
US10872952B1 (en) * 2017-05-26 2020-12-22 Shindengen Electric Manufacturing Co., Ltd. MOSFET and power conversion circuit
US10644102B2 (en) * 2017-12-28 2020-05-05 Alpha And Omega Semiconductor (Cayman) Ltd. SGT superjunction MOSFET structure
JP6833778B2 (ja) 2018-09-11 2021-02-24 株式会社東芝 半導体装置
IT201900013416A1 (it) 2019-07-31 2021-01-31 St Microelectronics Srl Dispositivo di potenza a bilanciamento di carica e procedimento di fabbricazione del dispositivo di potenza a bilanciamento di carica
KR102306123B1 (ko) 2020-03-19 2021-09-28 파워마스터반도체 주식회사 반도체 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
JPS59107569A (ja) * 1982-12-13 1984-06-21 Fuji Photo Film Co Ltd 一次元半導体撮像装置
US5216278A (en) 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
JP3988262B2 (ja) * 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
DE19840032C1 (de) * 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
JP4447065B2 (ja) * 1999-01-11 2010-04-07 富士電機システムズ株式会社 超接合半導体素子の製造方法
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
US6475864B1 (en) * 1999-10-21 2002-11-05 Fuji Electric Co., Ltd. Method of manufacturing a super-junction semiconductor device with an conductivity type layer
DE10024480B4 (de) * 2000-05-18 2006-02-16 Infineon Technologies Ag Kompensationsbauelement mit verbesserter Robustheit
DE10120656C2 (de) * 2001-04-27 2003-07-10 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Avalanche-Festigkeit
DE10132136C1 (de) * 2001-07-03 2003-02-13 Infineon Technologies Ag Halbleiterbauelement mit Ladungskompensationsstruktur sowie zugehöriges Herstellungsverfahren
CN1663049A (zh) 2002-06-26 2005-08-31 剑桥半导体有限公司 横向半导体器件
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
DE10245049B4 (de) * 2002-09-26 2007-07-05 Infineon Technologies Ag Kompensationshalbleiterbauelement
US6825513B2 (en) * 2002-09-27 2004-11-30 Xerox Corporation High power mosfet semiconductor device
JP4851694B2 (ja) * 2004-08-24 2012-01-11 株式会社東芝 半導体装置の製造方法
EP1696490A1 (en) * 2005-02-25 2006-08-30 STMicroelectronics S.r.l. Charge compensation semiconductor device and relative manufacturing process
JP4939760B2 (ja) * 2005-03-01 2012-05-30 株式会社東芝 半導体装置
JP2007012858A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
DE102005048447B4 (de) * 2005-10-07 2007-07-19 Infineon Technologies Ag Halbleiterleistungsbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
JP2008091450A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体素子

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