KR102094769B1 - 다중 에피 성장법으로 구현된 p 쉴드 구조의 전력 반도체 및 그 제조 방법 - Google Patents

다중 에피 성장법으로 구현된 p 쉴드 구조의 전력 반도체 및 그 제조 방법 Download PDF

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Abstract

본 발명은 전력 반도체에 관한 것이다. 상기 전력 반도체 제조 방법은, 실리콘 카바이드로 형성된 반도체 기판에 제1 도전형 드리프트층을 제1 두께로 성장시키는 단계, 상기 제1 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제1 쉴드 세그먼트를 형성하는 단계, 상기 제1 도전형 드리프트층을 제2 두께로 성장시키는 단계, 상기 제2 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제2 쉴드 세그먼트를 형성하는 단계, 상기 제1 도전형 드리프트층을 제3 두께로 성장시키는 단계, 상기 제3 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 웰 영역, 제1 도전형 소스를 형성하는 단계, 상기 제1 내지 제2 쉴드 세그먼트를 열처리하여 제2 도전형 쉴드를 형성하는 단계, 이격된 제1 도전형 소스 사이에 위치한 상기 제1 도전형 드리프트층을 식각하여 제2 도전형 웰 영역의 상면으로부터 상기 제2 도전형 쉴드까지 연장된 트렌치를 형성하는 단계 및 상기 트렌치 내부에 게이트를 형성하는 단계를 포함할 수 있다.

Description

다중 에피 성장법으로 구현된 P 쉴드 구조의 전력 반도체 및 그 제조 방법 {Power Semiconductor with P Shield Structure Implemented by Multiple Epi-Growth Method and Fabrication Method}
본 발명은 전력 반도체에 관한 것이다.
전력 반도체는, 전극에 인가된 제어 전압에 의해 순방향으로 전류를 흐르게 한다. 전력 반도체는, 전력 변환, 모터 등과 같이 고전압 및 대전류가 필요한 분야에 주로 이용된다. 일반적인 전력 반도체는, 전극이 대향하는 평면에 배치된 구조를 가지기 때문에, 전류가 두께 방향, 즉, 수직 방향으로 흐른다. 한편, 전력 반도체 내부에는 상당한 전계가 형성된다. 전계로 인해 전력 반도체 소자의 특정 부분이 손상되는 현상이 자주 발생하며, 이를 극복하기 위해 다양한 구조가 개발되었다. 트렌치 게이트 구조의 전력 반도체에서, 트렌치의 모서리 부근에 집중되는 전계는, 트렌치 절연막을 파괴한다. 이를 방지하기 위해서, P 쉴드는, 트렌치를 형성한 후 P형 불순물을 이온 주입 등을 통해 트렌치의 저면에 형성된다. 실리콘 기반 반도체에서는, 수 내지 수십 um 깊이까지 이온 주입이 가능하지만, 실리콘 카바이드와 같은 와이드 갭 반도체에서는, 단단한 물성 등으로 인해 이온 주입을 통한 P 쉴드 형성이 용이하지 않다. 또한, 트렌치를 형성한 후 이온을 주입할 때, 트렌치의 구조로 인해서, 모서리 부근에 주입되는 이온 양이 적어져서, 전체적으로 균일한 농도로 P 쉴드를 형성하기가 용이하지 않다.
본 발명은, 설계된 깊이에 P 쉴드를 형성할 수 있는 기술을 제안하고자 한다.
본 발명에 따른 일 실시예는 전력 반도체 제조 방법을 제공한다. 상기 전력 반도체 제조 방법은, 실리콘 카바이드로 형성된 반도체 기판에 제1 도전형 드리프트층을 제1 두께로 성장시키는 단계, 상기 제1 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제1 쉴드 세그먼트를 형성하는 단계, 상기 제1 도전형 드리프트층을 제2 두께로 성장시키는 단계, 상기 제2 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제2 쉴드 세그먼트를 형성하는 단계, 상기 제1 도전형 드리프트층을 제3 두께로 성장시키는 단계, 상기 제3 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 웰 영역, 제1 도전형 소스를 형성하는 단계, 상기 제1 내지 제2 쉴드 세그먼트를 열처리하여 제2 도전형 쉴드를 형성하는 단계, 이격된 제1 도전형 소스 사이에 위치한 상기 제1 도전형 드리프트층을 식각하여 제2 도전형 웰 영역의 상면으로부터 상기 제2 도전형 쉴드까지 연장된 트렌치를 형성하는 단계 및 상기 트렌치 내부에 게이트를 형성하는 단계를 포함할 수 있다.
일 실시예로, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭과 상기 트렌치의 폭은 동일할 수 있으며, 상기 제1 및 상기 제2 쉴드 세그먼트의 농도는 5 x 1017 내지 7 x 1017일 수 있다.
일 실시예로, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭은 상기 트렌치의 폭보다 클 수 있으며, 상기 트렌치는, 상기 제2 도전형 쉴드 세그먼트의 내부까지 연장될 수 있다.
일 실시예로, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭은 상기 트렌치의 폭보다 작을 수 있다.
일 실시예로, 상기 제1 쉴드 세그먼트의 폭은 상기 제2 쉴드 세그먼트의 폭보다 작을 수 있다.
일 실시예로, 상기 제1 쉴드 세그먼트의 두께와 상기 제2 쉴드 세그먼트의 두께는 상이할 수 있다.
본 발명에 따른 다른 실시예는 전력 반도체를 제공한다. 상기 전력 반도체는, 실리콘 카바이드로 형성된 반도체 기판, 상기 반도체 기판의 상부에 에피택셜 성장되되, 제1 두께로 성장 후 제2 도전형 불순물이 주입된 제1 쉴드 세그먼트 및 제2 두께(>제1 두께)로 성장 후 상기 제2 도전형 불순물이 주입된 제2 쉴드 세그먼트에 의해 형성된 제2 도전형 쉴드를 포함하는 제1 도전형 드리프트층, 제3 두께(>제2 두께)로 성장된 제1 도전형 드리프트층의 상면에 형성된 제2 도전형 웰, 상기 제2 도전형 웰의 상면에 형성된 복수의 제1 도전형 소스, 이격된 제1 도전형 소스 사이에서 상기 제2 도전형 웰의 상면으로부터 상기 제2 도전형 쉴드까지 연장된 트렌치 게이트를 포함할 수 있다.
본 발명의 실시예에 따르면, 설계자가 원하는 깊이와 두께로 트렌치 하부에 P 쉴드를 형성할 수 있게 된다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 본 발명의 실시예들이 적용된 전력 반도체의 상면을 예시적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.
도 3 내지 도 6은 도 2에 도시된 전력 반도체를 제조하는 과정을 예시적으로 도시한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.
도 8은 도 7에 도시된 전력 반도체를 제조하는 과정을 개략적으로 도시한 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.
도 11은 본 발명의 실시예에 따라 구현된 제2 도전형 쉴드를 예시적으로 도시한 단면도이다.
도 12는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 항복 전압 특성을 나타낸 그래프이다.
도 13은 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 트랜스컨덕턴스 특성을 나타낸 그래프이다.
도 14는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 온 저항 특성을 나타낸 그래프이다.
도 15는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 트렌치 하부 전계 분포를 나타낸 그래프이다.
도 16은 도 11에 도시된 제2 도전형 쉴드 하부 전계 분포를 나타낸 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들이 적용된 전력 반도체의 상면을 예시적으로 도시한 평면도이다.
도 1을 참조하면, 전력 반도체(10)는, 예를 들어, 트랜지스터일 수 있다. 전력 반도체(10)는, 전류를 흐르게 하거나 차단하는 스위치로 동작하는 액티브 영역(11) 및 액티브 영역(11)을 둘러싸는 엣지 터미네이션 영역(12)을 포함한다. 액티브 영역(11)에는, 복수의 전력 반도체 소자가 형성된다. 엣지 터미테이션 영역(12)에는, 예를 들어, 액티브 영역(11)의 적어도 일부를 둘러싸도록 형성된 적어도 하나 이상의 가드 링(15)이 형성될 수 있다. 여기서, 전력 반도체 소자는 트렌치 게이트형 모스펫이며, 트렌치의 저면 하부에 형성된 제2 도전형 쉴드를 포함한다. 전력 반도체 소자의 구조는 이하에서 도 2 내지 도 10을 참조하여 설명한다.
전극은, 전력 반도체(10)의 상면 및 배면에 각각 형성될 수 있다. 트랜지스터의 경우, 상면에는 게이트(13)) 및 소스(14)가 형성되며, 배면에는 드레인이 형성된다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다.
도 2를 참조하면, 전력 반도체(10)는, 액티브 영역(11)에 형성된 전력 반도체 소자 및 엣지 터미네이션 영역(12)에 형성된 복수의 제2 도전형 가드링(111)을 포함한다. 전력 반도체 소자는, 반도체 기판(150), 반도체 기판(150)의 상부에 형성된 제1 도전형 드리프트층(100), 제1 도전형 드리프트층(100)의 상면에 형성된 제2 도전형 웰(110), 제2 도전형 웰(110)의 내부에 형성된 제1 도전형 소스(115) 및 제2 도전형 소스(118), 이격된 제1 도전형 소스(115) 사이에 형성된 트렌치 게이트(120), 트렌치 게이트(120)의 하부에 형성된 제2 도전형 쉴드(200), 제1 도전형 소스(115) 및 제2 도전형 소스(118)에 전기적으로 연결된 소스 메탈(140), 및 반도체 기판(150)의 하면에 형성된 드레인(170)을 포함한다. 여기서, 반도체 기판(150)은 와이드 갭 반도체, 예를 들어, 실리콘 카바이드일 수 있으며, 제1 도전형은 n형이며, 제2 도전형은 p형일 수 있으며, 그 역이 될 수도 있다.
제1 도전형 드리프트층(100)은 반도체 기판(150)의 상부에 실리콘 카바이드를 에피택셜 성장시켜 형성된다. 실리콘 카바이드는, 예를 들어, 4H-SiC 또는 6H-SiC 일 수 있다. 제1 도전형 드리프트층(100)의 내부에는, 제2 도전형 쉴드(200)가 배치된다. 제2 도전형 쉴드(200)는 제1 도전형 드리프트층(100)을 에피택셜 성장시킬 때 함께 형성될 수 있다. 제2 도전형 쉴드(200)를 형성하는 과정은 이하에서 도 3 내지 6을 참조하여 상세히 설명한다.
제2 도전형 웰(120)은 제1 도전형 드리프트층(100)의 상면에 형성된다. 제2 도전형 웰(120)은 제1 도전형 드리프트층(100)의 상면으로부터 제1 도전형 드리프트층(100)의 내부를 향해 소정 깊이로 형성된다. 제2 도전형 웰(120)은 제2 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 2.5x1017 cm-3일 수 있으며, 깊이는 약 0.6 um일 수 있다. 한편, 엣지 터미네이션 영역(12)의 가드링(111)은 제2 도전형 웰(120)과 동일한 공정으로 형성될 수 있다.
제1 도전형 소스(115) 및 제2 도전형 소스(118)는 제2 도전형 웰(110)의 상면에 형성된다. 제1 도전형 소스(115) 및 제2 도전형 소스(118)은 제2 도전형 웰(110)의 상면으로부터 제2 도전형 웰(110)의 내부를 향해 소정 깊이로 형성된다. 여기서, 제2 도전형 소스(118)의 깊이는 제1 도전형 소스(115)의 깊이보다 클 수 있다. 제1 도전형 소스(115) 및/또는 제2 도전형 소스(118)의 상면에는 오믹 접촉을 위한 소스 실리사이드층(141)이 형성되며, 이를 통해 소스 메탈(140)에 전기적으로 연결된다. 제1 도전형 소스(115)는 제1 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 1x1020 cm-3일 수 있으며, 깊이는 약 0.3 um일 수 있다. 제2 도전형 소스(118)는 제2 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 1x1019 cm-3일 수 있으며, 깊이는 약 0.1 um일 수 있다.
트렌치 게이트(120)는, 이격된 제1 도전형 소스(115) 사이에 형성되며, 제2 도전형 웰(110)의 상면으로부터 제2 도전형 웰(110)을 관통하여 제1 도전형 드리프트층(100)까지 연장된다. 트렌치 게이트(120)는, 그 저면이 제2 도전형 쉴드(200)에 근접하도록 제1 도전형 드리프트층(100)까지 연장된다. 트렌치 게이트(120)는, 제1 절연막(125)에 의해 제1 도전형 소스(115), 제2 도전형 웰(110), 제1 도전형 드리프트층(100), 및 제2 도전형 쉴드(200)로부터 전기적으로 절연된다. 한편, 트렌치 게이트(120)의 상부는 제2 절연막(130)에 의해 소스 메탈(140)로부터 전기적으로 절연될 수 있다. 제2 절연막(130)은 액티브 영역(11)뿐 아니라 엣지 터미네이션 영역(12)까지 커버할 수 있다.
드레인 실리사이드층(160)은 반도체 기판(150)의 하면에 형성되며, 드레인 메탈(170)과의 오믹 접촉을 제공한다.
도 3 내지 도 6은 도 2에 도시된 전력 반도체를 제조하는 과정을 예시적으로 도시한 도면이다. 이하에서는 도 3 내지 도 6을 함께 참조하여 설명한다.
도 3의 (a)에서, 제1 도전형 드리프트층(100)을, 실리콘 카바이드로 형성된 반도체 기판(150)의 상면에 제1 두께 t1까지 성장시킨 후, 제2 도전형 불순물을 이온 주입하여 제1 쉴드 세그먼트(201)를 형성한다. 반도체 기판(150)은 제1 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 5x1018 cm-3일 수 있다. 제1 도전형 드리프트층(100)은 제1 도전형 불순물로 도핑되며, 도핑 농도는, 예를 들어, 약 1x1016cm-3일 수 있으며, 두께는 약 18 um일 수 있다. 제1 쉴드 세그먼트(201)는, 제2 도전형 불순물로 도핑되며, 도핑 농도는 약 1x1017 cm-3 내지 약 2x1018 cm-3이고, 두께 tp는 약 0.1 um 내지 약 1.0um이며, 폭 w1은 약 1.5 um 내지 약 3.2 um일 수 있다. 두께 tp는, 제1 도전형 드리프트층(100)에 이온 주입 가능한 깊이 및/또는 제2 도전형 쉴드(200)의 두께를 고려하여 결정될 수 있다.
도 3의 (b)에서, 제1 쉴드 세그먼트(201)가 형성된 제1 도전형 드리프트층(100)을, Δt만큼 성장시킨 후, 제2 도전형 불순물을 이온 주입하여 제1 쉴드 세그먼트(201)의 상부에 제2 쉴드 세그먼트(202)를 형성한다. 일 실시예로, Δt는, 제1 쉴드 세그먼트(201)의 두께 tp와 실질적으로 동일할 수 있다. 즉, 제2 쉴드 세그먼트(202)는, 제1 쉴드 세그먼트(202)의 형성시와 실질적으로 동일한 에너지로 형성되어, 실질적으로 동일한 두께로 형성될 수 있다. 다른 실시예로, Δt는, 제1 쉴드 세그먼트(201)의 두께 tp와 상이할 수 있다. 즉, 제2 쉴드 세그먼트(202)는, 제1 쉴드 세그먼트(202)의 형성시와 동일하지 않은 에너지로 형성되어, 두께가 다를 수 있다. 이후 (c) 내지 (e) 과정을 통해서, 제3 쉴드 세그먼트(203) 내지 제5 쉴드 세그먼트(205)가 형성된다. 여기서, 적층되는 쉴드 세그먼트의 수는 쉴드 세그먼트의 두께에 따라 달라질 수 있다.
일 실시예로, 제1 쉴드 세그먼트(201) 내지 제5 쉴드 세그먼트(205)의 도핑 농도는 실질적으로 동일할 수 있다. 다른 실시예로, 제1 쉴드 세그먼트(201) 내지 제5 쉴드 세그먼트(205)의 도핑 농도는 상이할 수 있다. 즉, 제1 쉴드 세그먼트(201) 내지 제5 쉴드 세그먼트(205)에 의해 형성되는 제2 도전형 쉴드의 농도 구배는, 제1 쉴드 세그먼트(201)부터 제5 쉴드 세그먼트(205)로 갈수록 농도가 증가하거나 그 반대일 수 있다.
도 4의 (f)에서, 제1 쉴드 세그먼트(201) 내지 제5 쉴드 세그먼트(205)를 형성한 후, 제1 도전형 드리프트층(100)을 두께 tepi까지 성장시킨다. 여기서, 두께 tepi(>t1)는 약 9 um 내지 약 12 um일 수 있다.
도 4의 (g)에서, 제1 도전형 드리프트층(100)의 상면에 제2 도전형 불순물을 이온 주입하여 제2 도전형 웰 영역(110') 및 가드 링(111)을 형성한다. 제2 도전형 웰 영역(110') 및 가드 링(111)의 도핑 농도는, 약 1.0E17 cm-3 내지 약 1.0E18 cm-3이며, 깊이는 약 1.0 um 내지 약 1.4 um일 수 있다. 제2 도전형 쉴드(200)의 형성 깊이는, 제2 도전형 웰 영역(110')의 저면으로부터 거리 d1만큼 이격된 거리이다.
도 4의 (h)에서, 제2 도전형 웰 영역(110')의 상면에 제1 도전형 불순물을 이온 주입하여 제1 도전형 소스 영역(115')을 형성한다. 제1 도전형 소스 영역(115')의 도핑 농도는, 약 5.0E19 cm-3 내지 약 5.0E20 cm-3이며, 깊이는 약 0.3 um 내지 약 0.6 um일 수 있다.
도 4의 (i)에서, 제1 도전형 소스 영역(115')의 상면에 제2 도전형 불순물을 이온 주입하여 제2 도전형 소스(118)을 형성한다. 제2 도전형 소스(118)는, 제1 도전형 소스 영역(115')의 상면 일부, 예를 들어, 중앙부에 형성되며, 제2 도전형 소스(118)의 저면은, 제1 도전형 소스 영역(115')의 저면까지 또는 제1 도전형 소스 영역(115')의 저면보다 더 깊게 위치하도록 형성될 수 있다. 제1 도전형 소스 영역(115')은, 제2 도전형 소스(115)에 의해 분할되어 2 개의 제1 도전형 소스(115)가 된다. 제1 도전형 소스(115)의 폭은, 약 0.5 um 내지 약 1.0 um이며, 제2 도전형 소스(118)의 폭은, 약 1.0 um 내지 약 3.0 um일 수 있다. 제2 도전형 소스(118)의 도핑 농도는, 약 8.0E18 cm-3 내지 약 5.0E19 cm-3이며, 깊이는 약 0.3 um 내지 약 0.8 um일 수 있다. 이온 주입이 완료되면, 전력 반도체 소자를 열처리하여, 제2 도전형 웰 영역(110), 가드 링(111), 제1 도전형 소스(115), 제2 도전형 소스(118), 및 제2 도전형 쉴드(200)를 활성화한다.
도 5의 (j)에서, 제2 도전형 웰 영역(110')의 상면으로부터 제1 도전형 드리프트층(100)까지 연장된 트렌치(121)를 형성한다. 이격된 제1 도전형 소스(115a, 115b) 사이에 위치한 제2 도전형 웰 영역(110')의 상면부터 제1 도전형 드리프트층(100)까지 식각한다. 여기서, 트렌치(121)는, 제2 도전형 쉴드(200)까지 연장되도록 형성된다. 트렌치(121)에 의해서, 제2 도전형 웰 영역(110')은 복수의 제2 도전형 웰(110)로 구획된다. 트렌치(121)의 깊이는, 약 1.5 um 내지 약 3.0 um이며, 폭은 약 1.5 um 내지 약 3.0 um일 수 있다. 제2 도전형 웰(110)의 폭은 약 2.0 um 내지 5.0 um일 수 있다.
도 5의 (k)에서, 트렌치(121)의 내부 및 제1 도전형 드리프트층(100) 상면의 적어도 일부에 제1 절연막(125)을 형성한다. 제1 절연막(125)은 산화막 또는 질화막일 수 있다. 제1 절연막(125)은, 엣지 터미네이션 영역(12)까지 연장되게 형성될 수 있다. 제1 절연막(125)의 두께는 약 60 um일 수 있다.
도 5의 (l)에서, 절연막(125)이 형성된 트렌치(121) 내부에 게이트(120)를 형성한다. 게이트(120)는, 폴리 실리콘 등으로 형성될 수 있다.
도 5의 (m)에서, 제1 도전형 드리프트층(100의 상면에 제2 절연막(130)이 형성된다. 제2 절연막(130)은 패시베이션층일 수 있다. 제2 절연막(130)은 액티브 영역(11) 및 엣지 터미네이션 영역(12)의 상부에 형성된다.
도 6의 (n)에서, 제2 절연막(130)에 전기적 연결을 위한 개구(131)를 형성한다. 개구(131)는, 제1 도전형 소스(115) 및/또는 제2 도전형 소스(118)의 상부에 위치한다. 개구(131)를 통해, 제1 도전형 소스(115) 및/또는 제2 도전형 소스(118)의 상면에 오믹 접촉을 위한 소스 실리사이드층(141)을 형성한다. 한편, 반도체 기판(150)의 하면에는 드레인 실리사이드층(160)을 형성한다.
도 6의 (o)에서, 소스 메탈(140)이 소스 실리사이드층(141)에 전기적으로 연결되며, 도 6의 (p)에서, 드레인 메탈(170)이 드레인 실리사이드층(160)의 하면에 형성된다.
도 7은 본 발명의 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이고, 도 8은 도 7에 도시된 전력 반도체를 제조하는 과정을 개략적으로 도시한 도면이다. 도 2 내지 도 6과 동일한 부분에 대한 설명은 생략하고, 차이점을 위주로 설명한다.
도 2 내지 6에 도시된 제2 도전형 쉴드(200)의 폭은, 트렌치(121)의 폭과 실질적으로 동일하며, 트렌치(121)의 하부에 형성된다. 도 7에 도시된 제2 도전형 쉴드(210)는, 트렌치(122)의 하부 및 측면 일부에 형성되어 트렌치(121)의 하부 모서리(121a, 121b)를 감싸는 구조이다. 잘 알려져 있는 바와 같이, 트렌치 게이트형 전력 반도체의 경우, 트렌치 하부 모서리에 전계가 집중되어, 게이트 절연막(125)이 파괴되는 현상이 발생한다. 게이트 절연막(125)이 파손되면, 전력 반도체 소자가 정상적으로 동작하지 못하게 된다. 모서리(121a, 121b)를 전계로부터 보호하기 위해서, 제2 도전형 쉴드(210)의 형성 깊이 d2는, 제2 도전형 쉴드(200)의 형성 깊이 d1보다 작을 수 있다.
도 8의 (a)를 참조하면, 제1 도전형 드리프트층(100)을, 반도체 기판(150)의 상면에 제2 두께 t2까지 성장시킨 후, 제2 도전형 불순물을 이온 주입하여 제1 쉴드 세그먼트(211)를 형성한다. 여기서, 제1 쉴드 세그먼트(211)의 폭 w2는 제1 쉴드 세그먼트(201)의 폭 w1보다 크다. 한편, 제2 두께 t2는 제1 두께 t1과 같거나 클 수 있다.
일 실시예로, 제1 도전형 드리프트층(100)의 제2 두께 t2가 제1 두께 t1보다 크며, 제1 내지 쉴드 세그먼트(211)의 두께와, 도 3 내지 도 4에 도시된 제1 쉴드 세그먼트(201)의 두께 tp는 실질적으로 동일할 수 있다.
다른 실시예로, 제1 도전형 드리프트층(100)의 제2 두께 t2가 제1 두께 t1보다 크며, 제1 쉴드 세그먼트(211)의 두께와, 도 3 내지 도 4에 도시된 제1 쉴드 세그먼트(201)의 두께 tp는 상이할 수 있다.
또 다른 실시예로, 제1 도전형 드리프트층(100)의 제2 두께 t2와 제1 두께 t1이 실질적으로 동일하면, 제1 쉴드 세그먼트(211)의 두께는, 도 3 내지 도 4에 도시된 제1 쉴드 세그먼트(201)의 두께 tp보다 클 수 있다.
또 다른 실시예로, 제1 도전형 드리프트층(100)의 제2 두께 t2와 제1 두께 t1이 실질적으로 동일하고 제1 쉴드 세그먼트(211)의 두께와 도 3 내지 도 4에 도시된 제1 쉴드 세그먼트(201)의 두께 tp가 동일하면, 도 8에 도시된 트렌치(122)는 도 5에 도시된 트렌치(121)보다 깊을 수 있다.
도 8의 (b) 및 (c)에서, 제1 쉴드 세그먼트(211)가 형성된 제1 도전형 드리프트층(100)을, Δt만큼 성장시킨 후, 제2 도전형 불순물을 이온 주입하여 제1 쉴드 세그먼트(211)의 상부에 제2 쉴드 세그먼트(212)를 형성한다. 이후 제3 쉴드 세그먼트(213) 내지 제5 쉴드 세그먼트(215)가 형성된다. 여기서, 제1 쉴드 세그먼트(211) 내지 제5 쉴드 세그먼트(215)의 두께는 실질적으로 동일하거나 상이할 수 있다. 한편, 적층되는 쉴드 세그먼트의 수는 쉴드 세그먼트의 두께에 따라 달라질 수 있다. 이후 제2 도전형 웰 영역(110'), 제1 도전형 소스(115), 및 제2 도전형 소스(118)을 순차적으로 형성한다.
도 8의 (d)에서, 제2 도전형 웰 영역(110')의 상면으로부터 제2 도전형 쉴드(210)의 내부까지 연장된 트렌치(122)를 형성한다. 트렌치(122)는, 제2 도전형 웰 영역(110') 및 제2 도전형 웰 영역(110')의 저면과 제2 도전형 쉴드(210) 사이에 위치한 제1 도전형 드리프트층(110)을 관통하며, 제2 도전형 쉴드(210)의 내부까지 식각하여 형성된다.
일 실시예로, 제2 도전형 쉴드(210)의 형성 깊이 d2가 제2 도전형 쉴드(200)의 형성 깊이 d1보다 작으며 제2 도전형 쉴드(210)의 두께와 제2 도전형 쉴드(200)의 두께가 실질적으로 동일하게 형성되면, 트렌치(122)는, 도 5에 도시된 트렌치(121)와 실질적으로 동일한 깊이로 형성될 수 있다. 따라서, 제2 도전형 쉴드(210) 내부의 식각 깊이는, 제2 도전형 쉴드(210)의 형성 깊이 d2와 제2 도전형 쉴드(200)의 형성 깊이 d1의 차이에 의해 결정될 수 있다.
다른 실시예로, 제2 도전형 쉴드(210)의 형성 깊이 d2와 제2 도전형 쉴드(200)의 형성 깊이 d1이 실질적으로 동일하며 제2 도전형 쉴드(210)의 두께와 제2 도전형 쉴드(200)의 두께가 실질적으로 동일하게 형성되면, 트렌치(122)는, 도 5에 도시된 트렌치(121)보다 더 깊게 형성될 수 있다. 따라서, 제2 도전형 쉴드(210) 내부의 식각 깊이는, 트렌치(122)와 트렌치(121)의 깊이 차이에 의해 결정될 수 있다.
이후 트렌치 게이트(120)를 형성하고, 절연막(125, 130) 및 메탈층(140, 170)을 형성한다.
도 9는 본 발명의 또 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다. 도 2 및 도 7과 동일한 부분에 대한 설명은 생략하고, 차이점을 위주로 설명한다.
도 2에 도시된 제2 도전형 쉴드(200)의 폭은, 트렌치(121)의 폭과 실질적으로 동일하며 트렌치(121)의 하부에 형성되며, 도 7에 도시된 제2 도전형 쉴드(210)의 폭은, 트렌치(122)의 폭보다 크며 트렌치(122)의 하부 및 측면 일부에 형성된다. 도 9에 도시된 제2 도전형 쉴드(220)의 폭은, 도 2에 도시된 제2 도전형 쉴드(200) 및/또는 도 7에 도시된 제2 도전형 쉴드(210)의 폭보다 약 0.1 내지 약 0.4 um 정도 작을 수 있다. 여기서, 도 9에 도시된 제2 도전형 쉴드(220)의 두께와 도 2에 도시된 제2 도전형 쉴드(200) 및/또는 도 7에 도시된 제2 도전형 쉴드(210)의 두께는 실질적으로 동일할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 전력 반도체의 단면을 예시적으로 도시한 단면도이다. 도 2, 도 7 및 도 9와 동일한 부분에 대한 설명은 생략하고, 차이점을 위주로 설명한다.
도 10을 참조하면, 제2 도전형 쉴드(230)의 폭은, 제2 도전형 쉴드(230)의 두께에 따라 상이할 수 있다. 도 10에 도시된 제2 도전형 쉴드(230)의 하부(231)의 폭은, 트렌치의 폭보다 약 0.1 내지 약 0.4 um 정도 작으며, 제2 도전형 쉴드(230)의 상부(232)의 폭과 트렌치의 폭은 실질적으로 동일할 수 있다. 여기서, 제2 도전형 쉴드(230)의 하부(231)는 제1 내지 제3 쉴드 세그먼트로 형성되며, 제2 도전형 쉴드(230)의 상부(232)는 제4 내지 제5 쉴드 세그먼트로 형성될 수 있다. 즉, 제1 내지 제3 쉴드 세그먼트의 폭은 제4 내지 제5 쉴드 세그먼트의 폭보다 작게 형성될 수 있다. 도시되진 않았으나, 제1 쉴드 세그먼트의 폭은 가장 작으며, 제5 쉴드 세그먼트의 폭은 가장 크게 형성될 수도 있다.
도 11은 본 발명의 실시예에 따라 구현된 제2 도전형 쉴드를 예시적으로 도시한 단면도이다.
도 11을 참조하면, 본 발명의 실시예에서, 제2 도전형 쉴드(200, 200', 210)는, 제1 도전형 에피층(100) 형성시 함께 형성될 수 있다. 따라서 제2 도전형 쉴드(200, 200', 210)는 설계된 전기적 특성을 충족하기 위해 필요한 깊이 및 필요한 두께로 형성될 수 있다. 종래의 제2 도전형 쉴드(200'')는, 트렌치(121) 저면에 제2 도전형 불순물을 이온주입하여 형성된다. 실리콘카바이드의 경우, 트렌치(121)의 깊이 및 이온주입 깊이는, 실리콘과 비교할 때, 상대적으로 얕다. 또한, 실리콘카바이드의 결정 구조로 인해서, 트렌치(121)의 측벽이 경사지게 형성되기 때문에, 트렌치 저면 전체에 균일한 농도로 이온을 주입하기가, 실리콘가 비교할 때, 상대적으로 매우 어렵다. 도 11에 예시된 바와 같이, 트렌치 형성 후 이온을 주입하면, 트렌치(121)의 측벽쪽으로 갈수록 이온 주입 영역의 두께가 감소된다.
본 발명의 실시예는, 제2 도전형 쉴드(200, 200', 210)의 형성되는 깊이, 두께 및/또는 폭을 실질적으로 제한 없이 구현할 수 있다. Case 1은, 트렌치(121)의 측벽까지 실질적으로 균일한 깊이로 형성된 제2 도전형 쉴드(200)를 나타내고, Case 2는 트렌치(121)의 측벽을 넘어 수평하게 연장되도록 형성된 제2 도전형 쉴드(200')를 나타내며, Case 3은 트렌치(121)의 측벽을 따라 수직하게 연장되도록 형성된 제2 도전형 쉴드(210)를 나타낸다. Case 2에서, 제2 도전형 쉴드(200')는 트렌치(121)의 측벽으로부터 수평 방향으로 약 100 nm 연장되도록 형성된다. Case 3에서, 제2 도전형 쉴드(210)는, 트렌치(121)의 측벽으로부터 수평 방향으로 약 100 nm 및 트렌치(121)의 저면으로부터 수직 방향으로 약 100 nm 연장되도록 형성된다. 즉, Case 3에서, 제2 도전형 쉴드(210)는 트렌치 모서리를 둘러싸도록 형성된다.
Case 1 내지 Case 3에서, 제2 도전형 쉴드(200, 200', 210)는 모두 플로팅된다. 따라서 드레인 전압 VD가 제1 도전형 에피층(100) 내에 형성되는 공핍층에 가장 큰 영향을 미칠 수 있다. 여기서, 트렌치(121)의 폭은 약 3um이며 깊이는 약 2.5um이다. 한편, 제1 절연막(125)의 두께는 약 60 nm이다. 제2 도전형 쉴드(200, 200', 210)의 도핑 농도는 약 1x1017 cm-3 내지 약 2x1018 cm-3 사이에서 조절된다.
도 12는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 항복 전압 특성을 나타낸 그래프이다.
도 12를 참조하면, 제2 도전형 쉴드의 도핑 농도에 따른 항복 전압이 도시되어 있으며, Case III, Case II, Case I의 순서로 항복 전압이 높음을 알 수 있다. Case III에서, 제2 도전형 쉴드(200)의 도핑 농도가 약 5x1017 cm-3일 때 최대 항복 전압은 약 1380V이고, Case II에서 제2 도전형 쉴드(200)의 도핑 농도가 약 7x1017 cm-3일 때 최대 항복 전압은 약 1375V이며, Case I에서 제2 도전형 쉴드(200)의 도핑 농도가 약 1x1018 cm-3일 때 최대 항복 전압은 약 1240V이다. 한편, 제2 도전형 쉴드(200, 200', 210)가 형성되지 않았을 경우, 항복 전압은 약 260V로 측정되었다. Case II 및 Case I와 비교할 때, Case III는 상대적으로 낮은 도핑 농도에서 최대 항복 전압을 나타내는 반면, Case I은 제2 도전형 불순물 도핑 농도 범위의 중간값에서 최대 항복 전압을 나타냄을 알 수 있다.
도시된 그래프로부터, 제2 도전형 쉴드(200, 200', 210)의 구조 및 도핑 농도에 의해 항복 전압이 결정됨을 알 수 있다. Case I 내지 Case III의 구조적 차이, 즉, 제2 도전형 쉴드(200, 200', 210)가 트렌치 모서리를 둘러싸는 정도는, 최대 항복 전압을 나타내는 제2 도전형 불순물의 도핑 농도를 낮추는 결과를 초래한다. 특히, 트렌치 모서리가 제2 도전형 쉴드에 의해 더 많이 둘러싸일수록 항복 전압은 더 많이 증가함을 알 수 있다. 최대 항복 전압에 도달하면, 도핑 농도 증가에 따른 항복 전압의 변화율이 감소한다.
도 13은 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 트랜스컨덕턴스 특성을 나타낸 설명하기 위한 도면으로, 도 13의 (a)는 제2 도전형 쉴드(200, 200', 210)의 유무에 따른 전류 경로를 나타내며, 도 13의 (b)는 게이트 전압과 드레인 전류간 관계를 나타낸 그래프이다.
제2 도전형 쉴드(200, 200', 210)가 형성되지 않은 트렌치 게이트 MOSFET에서, 전류는 트렌치의 측벽 및 저면을 따라 흐르며, 전류의 흐름은 방해 받지 않는다. 이에 반해, 제2 도전형 쉴드(200, 200', 210)가 형성된 트렌치 게이트 MOSFET에서, 제2 도전형 쉴드(200, 200', 210)와 제1 도전형 에피층(100)간 PN 접합에 의한 공핍층이 형성되어 전류의 흐름에 영향을 미친다. 제2 도전형 쉴드(200, 200', 210)가 형성되지 않은 트렌치 게이트 MOSFET과 비교할 때, JFET 영역이 생성됨을 알 수 있다. 특히, 플로팅된 제2 도전형 쉴드(200, 200', 210)는 드레인 전압 VD에 영향을 받는다. 즉, (a)에 도시된 공핍층이 형성되는 영역은, 드레인 전압 VD이 증가함에 따라 수평 방향으로 확장될 수 있다. 전류는 공핍층을 우회하여 흐르게 되며, 특히, 생성된 JFET 영역은 온 저항을 증가시키기 때문에, 전류 밀도가 영향을 받게 된다. 도 13의 (b)에 도시된 게이트 전압-드레인 전류 그래프를 보면, MOSFET은, 제2 도전형 쉴드(200, 200', 210)의 유무에 상관 없이, 일정한 게이트 전압 VG에 턴온됨을 알 수 있다. 그러나, 게이트 전압 VG의 증가에 따른 드레인 전류의 증가 경향은 제2 도전형 쉴드(200, 200', 210)의 유무에 따라 달라진다. 제2 도전형 쉴드(200, 200', 210)의 도핑 농도가 낮을수록 드레인 전류가 상대적으로 더 많이 흐르지만, 도핑 농도가 높아지더라도 드레인 전류가 감소하는 정도는 미미한 수준이다. 즉, 이온 농도에 따른 공핍층의 폭 변화는 크지 않음을 알 수 있다.
도 14는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 온 저항 특성을 나타낸 그래프로서, 게이트 전압 VG가 20V일 때 측정된 결과이다.
도 14를 참조하면, 트렌치 모서리에서 제2 도전형 쉴드(200, 200', 210)의 형상에 따라 온 저항이 달라짐을 알 수 있다. 제2 도전형 쉴드(200, 200', 210)가 없는 경우에 비해, 제2 도전형 쉴드(200, 200', 210)로 인한 온 저항은 약 20% 내지 약 30% 증가한다. 이온 농도에 따른 온 저항의 편차는 크지 않으나, 이온 농도가 약 1X1018/cm3을 초과하면 온 저항이 급격히 증가하며, 이온 농도가 약 2X1018/cm3이면 전류가 흐르지 않는 상태가 된다. 이는 플로팅된 제2 도전형 쉴드(200, 200', 210)에 의한 공핍층이 드레인 전압 VD에 의해 확장되어 전류 경로를 실질적으로 차단하기 때문에 발생한다.
도 15는 도 11에 도시된 제2 도전형 쉴드를 가진 전력 반도체의 트렌치 하부 전계 분포를 나타낸 그래프이다.
도 15를 참조하면, 제2 도전형 쉴드(200, 200', 210)의 유무에 상관 없이, 항복이 일어난 경우 트렌치 모서리 부근에서의 피크 전계는 실질적으로 동일한 값을 가진다. 한편, 이온 농도가 증가할수록 트렌치 모서리 부근에서의 전계는 증가하는 경향을 나타낸다. 측정된 트렌치 모서리 부근에서의 전계는 모두 임계 전계값 이하이다. 제2 도전형 쉴드가 없는 경우, 전계는 트렌치의 저면에서 약 1.0 MV/cm 내지 약 1.5 MV/cm의 값으로 측정되는 반면, 제2 도전형 쉴드(200, 200', 210)의 이온 농도가 약 1X1017/cm3을 초과하면, 전계는 트렌치의 저면에서 실질적으로 형성되지 않았다. 이는 MOSFET의 항복 전압을 증가시킨 중요 요인이다. 한편, 제2 도전형 쉴드(200, 200', 210)의 이온 농도가 약 1X1017/cm3이하이면, 제2 도전형 쉴드(200, 200', 210) 전체가 공핍되므로, 전계가 트렌치 저면에 인가된다. 즉, 제2 도전형 쉴드(200, 200', 210)의 이온 농도가 약 1X1017/cm3이하이면, 제2 도전형 쉴드(200, 200', 210)의 전계 완화 효과가 사라질 수 있다.
도 16은 도 11에 도시된 제2 도전형 쉴드 하부 전계 분포를 나타낸 그래프이다.
도 16을 참조하면, 제2 도전형 쉴드(200, 200', 210)의 모서리 부근에서 전계가 집중되며, 이온 농도가 증가할수록 전계도 증가함을 알 수 있다. 제2 도전형 쉴드(200, 200', 210)의 이온 농도가 약 1X1017/cm3을 초과하면, 전계는 제2 도전형 쉴드(200, 200', 210)의 저면에서 약 1.2 MV/cm 내지 2.0 MV/cm의 값으로 측정된다. 제2 도전형 쉴드(200, 200', 210)의 이온 농도가 약 1X1017/cm3이하이면, 제2 도전형 쉴드(200, 200', 210) 전체가 공핍되므로, 전계는 제2 도전형 쉴드(200, 200', 210)의 저면에서 약 1.2 MV/cm 이하의 값으로 측정된다. 이는 트렌치 모서리에 전계가 집중되는 결과를 유발한다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 실리콘 카바이드로 형성된 반도체 기판에 제1 도전형 드리프트층을 제1 두께로 성장시키는 단계;
    상기 제1 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제1 쉴드 세그먼트를 형성하는 단계;
    상기 제1 도전형 드리프트층을 제2 두께로 성장시키는 단계;
    상기 제2 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 불순물을 주입하여 제2 쉴드 세그먼트를 형성하는 단계;
    상기 제1 도전형 드리프트층을 제3 두께로 성장시키는 단계;
    상기 제3 두께로 성장된 상기 제1 도전형 드리프트층에 제2 도전형 웰 영역, 제1 도전형 소스를 형성하는 단계;
    상기 제1 내지 제2 쉴드 세그먼트를 열처리하여 제2 도전형 쉴드를 형성하는 단계;
    이격된 제1 도전형 소스 사이에 위치한 상기 제1 도전형 드리프트층을 식각하여 제2 도전형 웰 영역의 상면으로부터 상기 제2 도전형 쉴드까지 연장된 트렌치를 형성하는 단계; 및
    상기 트렌치 내부에 게이트를 형성하는 단계를 포함하는 전력 반도체 제조 방법.
  2. 청구항 1에 있어서, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭과 상기 트렌치의 폭은 동일한 전력 반도체 제조 방법.
  3. 청구항 2에 있어서, 상기 제1 및 상기 제2 쉴드 세그먼트의 농도는 5 x 1017 내지 7 x 1017 인 전력 반도체 제조 방법.
  4. 청구항 1에 있어서, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭은 상기 트렌치의 폭보다 큰 전력 반도체 제조 방법.
  5. 청구항 4에 있어서, 상기 트렌치는, 상기 제2 도전형 쉴드 세그먼트의 내부까지 연장되는 전력 반도체 제조 방법.
  6. 청구항 1에 있어서, 상기 제1 및 상기 제2 쉴드 세그먼트의 폭은 상기 트렌치의 폭보다 작은 전력 반도체 제조 방법.
  7. 청구항 1에 있어서, 상기 제1 쉴드 세그먼트의 폭은 상기 제2 쉴드 세그먼트의 폭보다 작은 전력 반도체 제조 방법.
  8. 청구항 1에 있어서, 상기 제1 쉴드 세그먼트의 두께와 상기 제2 쉴드 세그먼트의 두께는 상이한 전력 반도체 제조 방법.

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