JP2013089271A - 半導体記憶装置 - Google Patents

Abstract

【課題】インタリーブ動作を実行可能に構成され且つＬＭアドレススキャン動作を実行する半導体記憶装置における消費電力の削減、及び動作の高速化を図る。
【解決手段】複数のカラムのうちの少なくとも１つは、複数ビットのデータの書き込み動作の進行状況を示すＬＭフラグデータを記憶するためのＬＭカラムである。カラム制御回路の各々は、対応するメモリコアにＬＭカラムが存在するか否かを確認するためのＬＭアドレススキャン動作をする。そのＬＭアドレススキャン動作の結果をレジスタに格納し、その後の各種動作においては、前記データラッチ回路に保持されたデータが第１のデータである場合、そのメモリコアにおいて前記ＬＭカラムからＬＭフラグデータを読み出す動作を実行する一方、前記レジスタに保持されたデータが第２のデータである場合、そのメモリコアにおいて前記ＬＭカラムからＬＭフラグデータを読み出す動作を実行しない。
【選択図】図１

Description

本明細書に記載の実施の形態は、半導体記憶装置に関する。

メモリセル中にデータを不揮発に記憶する不揮発性半導体記憶装置として、様々な形式のものが提案されている。その中でも、ＮＡＮＤ型フラッシュメモリは、大容量化が容易であるため、データストレージデバイスとして広く用いられている。

アクセスの更なる高速化のため、いわゆるインタリーブ動作が可能なＮＡＮＤ型フラッシュメモリが提案されている。インタリーブ動作とは、複数のメモリコアを有するＮＡＮＤ型フラッシュメモリにおいて、１つのメモリコアに各種動作を行っている間に他のメモリコアに別の動作（例えば、プリチャージ動作）を行うなどして、あるメモリコアにおける動作を隠蔽し、これにより全体としてアクセスの高速化を図る動作方法である。

一方、ＮＡＮＤ型フラッシュメモリでは、１つのメモリセルに２ビット以上のデータを記憶させる多値記憶方式が採用されることがある。この場合、多値記憶方式による書き込み動作がどの段階まで進んでいるのかを示すためのフラグデータ（ＬＭフラグデータ）が、メモリセルアレイの所定のカラムに格納される。ここで、読み出し動作、書き込み動作では、通常のメモリセルからのデータの読み出し時において、そのＬＭカラムに格納されるＬＭフラグデータが読み出される。

特開２０００−６６９５０号公報

以下に記載の実施の形態は、消費電力の削減、及び動作の高速化を図ることを目的とする。

以下に説明する実施の形態の半導体記憶装置は、メモリ部を備える。メモリ部は、複数のカラム毎に分割された複数のメモリコアを備える。メモリ部は、このメモリコアの各々にビット線、ワード線、及び複数ビットのデータをそれぞれ記憶可能な複数のメモリセルを有する。ロウデコーダは、アドレス信号に従いメモリコアにおけるワード線を選択する。カラム制御回路は、ビット線を通じ、複数のメモリセルへのデータの入力、出力を制御する。制御回路は、ロウデコーダ、及びカラム制御回路を制御する。複数のカラムのうちの少なくとも１つは、複数ビットのデータの書き込み動作の進行状況を示すＬＭフラグデータを記憶するためのＬＭカラムである。カラム制御回路の各々は、対応するメモリコアにＬＭカラムが存在するか否かを確認するためのＬＭアドレススキャン動作を実行可能に構成されている。そのＬＭアドレススキャン動作の結果をレジスタに格納し、その後の各種動作においては、前記データラッチ回路に保持されたデータが第１のデータである場合、そのメモリコアにおいて前記ＬＭカラムをスキャンする動作を実行する一方、前記レジスタに保持されたデータが第２のデータである場合、そのメモリコアにおいて前記ＬＭカラムからＬＭフラグデータを読み出す動作を実行しない。

第１の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。 メモリコア１０１ａ〜ｄに形成されるメモリセルアレイＭＡの構成を示す等価回路図である。 インタリーブ動作を説明する。 ２ビット／セルの記憶方式（多値記憶方式）を説明する。 ＬＭアドレススキャン動作の概要を示す概念図である。 ＬＭカラム読み出し部１５２ａ〜ｄの構成例を示すブロック図である。 ＬＭアドレススキャン動作の手順を示すフローチャートである。 ＬＭアドレススキャン動作後の読み出し動作を説明するフローチャートである。

以下、図面を参照して、本実施の形態に係る半導体記憶装置の実施形態について説明する。先ず、図１を参照して、実施形態に係る半導体記憶装置の全体構成について説明する。図１は、本発明の実施形態に係る半導体記憶装置のブロック図である。

実施形態に係る半導体記憶装置は、図１に示すように、メモリ部１１を有する。メモリ部１１は、複数のメモリコアをマトリクス状に配列して構成される。この図１では、一例として４つのメモリコア１１ａ〜１１ｄを備えた例を示している。

また、この半導体記憶装置は、ロウデコーダ１２ａ〜１２ｄ、センスアンプ回路１３ａ〜１３ｄ、ページバッファ１４ａ〜１４ｄ、カラム制御回路１５ａ〜１５ｄ、入出力制御回路１６、コマンドレジスタ１７、アドレスレジスタ１８、主制御回路１９、ロウ制御回路２０、電圧発生回路２１、マルチプレクサ２２Ｔ、２２Ｂ及び２３を備える。

メモリ部１１中の各メモリコア１１ａ〜１１ｄは、図２に示すように、ＮＡＮＤセルユニットＮＵをロウ方向に配列して構成されたメモリセルアレイＭＡを含んでいる。各ＮＡＮＤセルユニットＮＵは、複数個（図２の例では６４個）直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ６３(メモリストリング)と、その両端をそれぞれビット線ＢＬと共通ソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。

各メモリセルＭＣは、一例として、半導体基板上に形成されたｐ型ウェル上に、ゲート絶縁膜、電荷蓄積層、ゲート間絶縁膜及び制御ゲート電極が積層された積層ゲート構造を有するものとする。

ＮＡＮＤセルユニットＮＵ内のメモリセルＭＣの制御ゲートは異なるワード線ＷＬ０−ＷＬ６３に接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続される。１ワード線を共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫが配置される。各ビット線ＢＬは、後述するセンスアンプ回路１３ａ〜ｄに接続される。１本のワード線ＷＬに共通に接続されたメモリセルＭＣが１ページを構成する。

以下では、メモリコア１１ａ〜ｄ中のメモリセルアレイＭＡを、それぞれメモリセルアレイＭＡ（Ｔ＿Ｎ）、ＭＡ（Ｂ＿Ｎ）、ＭＡ（Ｔ＿Ｆ）、ＭＡ（Ｂ＿Ｆ）と称する。Ｔ，Ｂは、メモリ部１１中の上側（Ｔｏｐ側）、下側（Ｂｏｔｔｏｍ側）のメモリコアであることを意味している。一方、Ｎ，Ｆは、それぞれ主制御回路１９から見て近い側（Ｎｅａｒ側）、遠い側（Ｆａｒ側）のメモリコアであることを意味している。
なお、この割り当ては一例であり、パッド電極を下にしたとき、左側をＮｅａｒ側、右側をＦａｒ側とするなど自由に割り当てることが出来る。
なお、各メモリコア１１ａ〜１１ｄの一部は、それぞれカラムリダンダンシ（不良救済）や、その他初期設定データ等を格納するためのエクストラアレイＲＡとして設定されている。

ロウデコーダ１２ａ〜ｄは、それぞれメモリコア１１ａ〜ｄに対応して設けられている。ロウデコーダ１２ａ〜ｄはそれぞれ、ロウ制御回路２０を介して入力されたアドレス信号等をデコードし、メモリコア１１ａ〜ｄのワード線を選択する。ただし、メモリコア１１ａ、１１ｂにより１つのロウデコーダが共有されるとともに、メモリコア１１ｃ、１１ｄにより１つのロウデコーダが共有される形式も採用可能である。
センスアンプ回路１３ａ〜ｄは、それぞれメモリコア１１ａ〜ｄのビット線ＢＬから読み出された信号を検知増幅してページバッファ１４ａ〜ｄに供給する一方、ページバッファ１４ａに保持された書き込みデータに応じた電圧をビット線ＢＬに与える。

ページバッファ１４ａ〜１４ｄは、それぞれメモリコア１１ａ〜ｄに対応して設けられており、読み出し動作時にはメモリコア１１ａ〜ｄから読み出されたデータを一時保持するとともに、書き込み動作時にはチップ外部から供給された書き込みデータを一時保持する機能を有する。

カラム制御回路１５ａ〜１５ｄは、それぞれメモリコア１１ａ〜ｄに対応して設けられ、アドレスレジスタ１８から入力されたカラムアドレス信号をデコードし、読み出しデータを外部に読み出すとともに書き込みデータをページバッファ１４ａ〜１４ｄに供給する等の入出力制御を行う。なお、カラム制御回路１５ａ〜１５ｄはそれぞれ、外部からアドレスレジスタ１８を介して与えられるアドレスデータ（論理アドレスデータ）を物理アドレスデータに変換するアドレス変換回路１５１ａ〜１５１ｄを備えている。また、カラム制御回路１５ａ〜１５ｄは、それぞれ、後述するＬＭカラムを読みだす動作を制御するためのＬＭカラム読み出し部１５２ａ〜ｄを備えている。

入出力制御回路１６は、外部から入力されたデータを、データの種別に応じてコマンドレジスタ１７、アドレスレジスタ１８又はカラム制御回路１５ａ〜ｄに転送するとともに、カラム制御回路１５ａ〜ｄが取得した読み出しデータを外部に転送する。アドレスレジスタ１８は、一例として、アドレスデータＡＩＮを入出力制御回路１６から供給されてロウ制御回路２０及びカラム制御回路１５ａ〜ｄに供給する。主制御回路１９は、コマンドレジスタ１７から送信されたコマンドデータに基づき、ロウ制御回路２０、電圧発生回路２１及びカラム制御回路１５ａ〜１５ｄを制御する。

ロウ制御回路２０は、主制御回路１９からの制御の下、アドレスレジスタ１８から供給されるロウアドレスデータに基づき、ロウデコーダ１２ａ〜１２ｄを制御する。電圧発生回路２１は、主制御回路１９の制御の下、各種動作に必要な電圧を発生させて、ロウ制御回路２０及びカラム制御回路に供給する。

マルチプレクサ２２Ｔ、及び２２Ｂは、インタリーブ動作による読み出し動作を実行する場合に動作する。マルチプレクサ２２Ｔは、インタリーブ動作によりメモリコア１１ａ（ＭＡ（Ｔ＿Ｎ））、１１ｃ（ＭＡ（Ｔ＿Ｆ））から交互に読み出されるデータを統合して出力する機能を有する。マルチプレクサ２２Ｂは、インタリーブ動作によりメモリコア１１ｂ（ＭＡ（Ｂ＿Ｎ））、１１ｄ（ＭＡ（Ｂ＿Ｆ））から交互に読み出されるデータを統合して出力する機能を有する。マルチプレクサ２３は、マルチプレクサ２２Ｔ及び２２Ｂの出力信号を更に統合して入出力制御回路１６に出力する機能を有する。なお、マルチプレクサ２２Ｔ及び２２Ｂは、例えば１００ＭＨｚのクロック信号ＣＫ２で動作する。これは、メモリコア１１ａ〜ｄの動作に用いられるクロック信号ＣＫ１（５０ＭＨｚ）の２倍である。

ここで、図３を参照して、インタリーブ動作について説明する。インタリーブ動作は、例えばメモリコア１１ａ〜１１ｄのうちの第１のメモリコアにおいての第１の動作を実行している間にこれとは別の２のメモリコアにおいて第１の動作とは別の第２の動作を開始する動作をする一方、第１のメモリコアにおいての第２の動作を実行している間に第２のメモリコアにおいて第１の動作を開始する動作のことをいう。例えば、図３に示すように、クロック信号ＣＫ１＿ＢＮの立ち上がりの時刻ｔ１にメモリコア１１ｂ（ＭＡ（Ｂ＿Ｎ））の読み出し動作の前段階であるプリチャージ動作を開始し、その後、クロック信号ＣＫ１＿ＴＮが立ち上がる時刻ｔ２からメモリコア１１ｂ（ＭＡ（Ｂ＿Ｎ））の読み出し動作を開始する一方で、別のメモリコア１１ａ（ＭＡ（Ｔ＿Ｎ））では、プリチャージ動作を開始する。以下同様にして、メモリコア１１ｂ、１１ａ、１１ｄ、１１ｃの順に読み出し動作を実行するとともに、その読み出し動作の裏で他のメモリコアにおけるプリチャージ動作を開始する。このようなインタリーブ動作によれば、プリチャージ動作が実質的に隠蔽され、これにより動作時間を実質的に短縮することができる。

次に、上記メモリセルＭＣが保持する閾値電圧分布と保持データの関係について説明する。メモリセルＭＣは、閾値電圧分布に応じて例えば２ビットのデータを保持可能とされている。図４はメモリセルＭＣが保持し得る４つの閾値電圧分布Ｅ，Ａ，Ｂ，Ｃと、保持データとの関係を示す。

図４（ａ）に示すように、メモリセルＭＣは４つの閾値電圧分布Ｅ，Ａ，Ｂ，Ｃに対応して４つのデータ”１１”、”０１”、”００”、”１０”を保持することができる。データ”＊＃”と書く場合、”＊”は上位ページデータを意味し、”＃”は下位ページデータを意味する。”＊”、”＃”の２つのデータにより、1つのメモリセルに格納される２ビットのデータが表現されている。閾値電圧分布Ｅはデータ消去状態を示し、閾値電圧レベルが最も低い。閾値電圧レベルは、分布Ａ、Ｂ、Ｃの順に高くなる。メモリセルＭＣがどの閾値電圧分布Ｅ，Ａ，Ｂ，Ｃのうちのいずれに属するのかを、公知の読み出し動作により特定することができる。

このように、複数ビットのデータを１つのメモリセルに格納する多値記憶方式の場合、書込み動作は、複数段階に分けて実行される。例えば、２ビット／セル方式の場合、書込み動作は下位ビットデータ書き込み動作から開始され、その完了後に続いて上位ページ書き込み動作を行う、といった手順で実行される。この場合、書込み動作が上位ページ書き込み動作まで終了しているのか、それとも下位ページ書き込み動作で止まっているのかなど、書込み動作の進捗具合を把握しておく必要がある。このため、メモリ部１１には、このような書き込み動作の進捗具合を示すデータ（ＬＭフラグデータ）を書き込み単位であるページ毎（１本のワード線ＷＬ毎）記憶可能に構成されている。ＬＭフラグデータは、例えば図４（ｂ）に示すように、下位ページ書き込みが終了した段階で、”１”から”０”に書き換えられる。

ＬＭフラグデータは、図５に示すように、メモリ部１１の２ｎ個（ｎは１以上の整数）のカラム群ＣＯＬ（０）〜ＣＯＬ（２ｎ−１）のいずれかに選択的に格納される（以下、ＬＭフラグデータが格納されるカラム群ＣＯＬを「ＬＭカラムＣＯＬＭ」と称する）。一例として、ＬＭカラムＣＯＬＭは、２ｎ個のカラム群ＣＯＬ（０）〜（２ｎ−１）のうち、初期設定により指定された論理アドレスＡＤＤＬｋ（例えば、論理アドレス８０３２）に対応する物理アドレスＡＤＤＰｋ（例えば、物理アドレス８０３２）のカラムＣＯＬに設定される。しかし、その物理アドレスＡＤＤＰｋのカラムが不良カラムであった場合、周知のカラムリダンダンシにより置き換えられることになる。例えば、物理アドレスＡＤＤＰｋから別の物理アドレスＡＤＤＰｋ’（例えば、物理アドレス８０３３）にＬＭカラムＣＯＬＭが設定される。

このようにして、２ｎ個のカラム群ＣＯＬ（０）〜ＣＯＬ（２ｎ−１）のうちのいずれか少なくとも１つがＬＭカラムＣＯＬＭに設定される。ここで、メモリコア１１ａ〜１１ｄの少なくとも１つにＬＭカラムＣＯＬＭが存在し、そのＬＭカラムＣＯＬＭにＬＭフラグデータが格納される。逆に言えば、ＬＭカラムＣＯＬＭが存在しないメモリコア１１ａ〜１１ｄが存在するということができる。図５の例では、メモリコア１１ｃ、１１ｄ（Ｆａｒ側）にＬＭフラグデータが格納されていることになる。すなわち、メモリ部１１を複数のカラム毎に分割したメモリコア１１ａ〜１１ｄにすることにより、ＬＭカラムＣＯＬＭが存在しないメモリコア１１ａ〜１１ｄが少なくとも１つ存在することになる。
また、当該カラムがＬＭカラムＣＯＬＭであることを識別するため、ＬＭカラムＣＯＬＭの一部、例えばワード線ＷＬ０に沿ったメモリセルに、所定のデータパターンが書き込まれる。ここでは、所定のデータパターンとしてデータ（８１Ｈ（１００００００１））が書き込まれる例を説明する。このＬＭカラムの設定は、製品出荷前のテストの結果に基づいて、製品出荷前に行われる。

製品出荷後、製品が使用される段階では、電源投入後のパワーオンリセット動作がなされた後、各種動作の前において、このＬＭカラムＣＯＬＭからＬＭフラグデータが読み出される。なお、ＬＭフラグデータは、書き込み動作が行われる場合、その進捗状況に応じて適宜書き換えられる。

この実施の形態では、パワーオンリセット動作において、各カラム制御回路１５ａ〜１５ｄが、対応するメモリコア１１ａ〜１１ｄにＬＭカラムＣＯＬＭが存在するか否かを確認するためのスキャン動作（ＬＭアドレススキャン動作）を実行して前述のデータパターン（８１Ｈ（１００００００１））を検出する。データパターン８１Ｈの検出は、データパターンが書き込まれたワード線ＷＬ０において読み出し動作を行い、これをカラム制御回路１５ａ〜ｄ内のフェイルビット検出回路に入力することにより行う。
ＬＭアドレススキャンの結果、あるカラムにおいてデータパターン８１Ｈが見つかった場合には、その見つかったカラムＣＯＬ（図５では、カラム群ＣＯＬ（２ｎ−６）、ＣＯＬ（２ｎ−５））がＬＭカラムとされる。そして、そのＬＭカラムが含まれるメモリコア１１ａ〜ｄに対応するカラム制御回路１５ａ〜１５ｄ内に設けられたレジスタ（後述のレジスタ１５１３）にデータ”１”が格納される。ＬＭカラムの無いカラム制御回路１５ａ〜ｄ内のレジスタには”０”が格納される。その結果、メモリコア１１ａ〜１１ｄのいずれかにＬＭカラムが存在するか判別できる。

以後の各種動作においては、レジスタに保持されたデータが”１”である場合、そのメモリコア１１ａ〜ｄにおいてＬＭカラムＣＯＬＭを読み出し、これによりＬＭフラグデータを読み出す動作を実行する一方、レジスタに保持されたデータが”０”である場合、そのメモリコア１１ａ〜１１ｄにおいてＬＭカラムＣＯＬＭを読み出す動作を実行しない。すなわち、ＬＭフラグデータが存在しないメモリコアのＬＭフラグデータを読み出す動作を省略することができる。その結果、ＬＭフラグを読み出す際に消費電力を削減できる。
また、カラムリダンダンシによって、複数のメモリコアのうち初期状態でＬＭカラムが配置されるメモリコアから別のメモリコアに置き換えることができる。このカラムリダンダンシ動作は、主制御回路１９により制御される。この場合、動作を高速化することができる。例えば、ＬＭカラムがＦａｒ側からＮｅａｒ側に移動したとしても、ＬＭフラグデータが存在しないＦａｒ側のメモリコア１１ｃ、１１ｄのＬＭフラグデータを読み出す動作を省略することができる。また、Ｔｏｐ側からＢｏｔｔｏｍ側に移動した場合も同様である。ここで、ＬＭカラムが存在しないメモリコア１１ｃ、１１ｄではＬＭフラグデータを検索する動作を省略することができる。その結果、不要なＬＭフラグデータの読み出しを省略することが出来、動作を高速化することが出来る。
また、ＬＭフラグの存在するアドレスを出力する回路を設けなくてもレジスタ１５１４のデータを判定するだけでＬＭフラグが存在するメモリコア１１を判別することが出来る。すなわち、簡易な回路で半導体記憶装置の動作を高速化することができる。

図６に、ＬＭカラム読み出し部１５２ａ〜ｄの構成例を説明する。ＬＭカラム読み出し部１５２ａ〜ｄの各々は、フェイルビット検出回路１５１１、ＬＭカウンタ１５１２、ＴＲＳＴカウンタ１５１３、及びレジスタ１５１４を有する。フェイルビット検出回路１５１１は、通常の読み出し動作時には、各カラムＣＯＬにおける書き込みが失敗したメモリセルを、その読み出しデータに基づいて検出する回路である。フェイルビット検出回路１５１１は、前述のＬＭカラムＣＯＬＭの識別を行う場合に、前述のデータパターン（８１Ｈ）を検出する機能も有する。

ＬＭカウンタ１５１２は、検出対象のカラムが移動するごとにカウント値をインクリメントする機能を有し、データパターン（８１Ｈ）が検出されたときにおけるカウント値を記憶する。このカウント値は、ＬＭカラムＣＯＬＭの物理アドレスに対応する。レジスタ１５１３は、データパターン（８１Ｈ）が見つかった場合に、データ”１”を保持し、見つからなかった場合にはデータ”０”を保持する。ＴＲＳＴレジスタ１５１４は、読み出し時又は書き込み動作の開始時において、自身の有するカウント値をリセットした後、ＬＭカウンタ１５１２に記憶されたカウント値に従って自身のカウント値をカウントアップして、これに従ってフェイルビット検出回路１５１１をＬＭカラムへ移動させる機能を有する。

続いて、本実施の形態の動作を、図７及び図８のフローチャートを参照して説明する。図７は、パワーオンリセット動作におけるＬＭアドレススキャン動作を説明したものである。また、図８はＬＭアドレススキャン動作後の読み出し動作を説明している。
図７を参照して、ＬＭアドレススキャン動作を説明する。
まず、ワード線ＷＬ０に読み出し電圧を印加して、データパターン（８１Ｈ）が格納されているメモリセルＭＣのデータを読み出す。そして、ｎ個のカラムＣＯＬ１〜ｎをカラムＣＯＬ１から順次、又は同時に選択して（Ｓ１１）、各カラムＣＯＬのデータを順次読み出す（Ｓ１２）。そして、読み出したデータを、フェイルビット検出回路１５１１に取り込み、そこに含まれるデータ”０”の数をカウントする（Ｓ１３）。データ”０”の数がデータパターン（８１Ｈ）と同じ６個になった場合には（Ｓ１４のＹ）、そのカラムＣＯＬをＬＭカラムＣＯＬＭと特定する。６個でなければ、ステップＳ１２に戻って、次のカラムＣＯＬを読み出す。

あるカラムＣＯＬｉがＬＭカラムＣＯＬＭと特定された場合、そのカラムＣＯＬｉの物理アドレスがＬＭカウンタ１５１２にセットされる（Ｓ１６）。そして、当該カラムＣＯＬｉを制御しているカラム制御回路１５ａ〜ｄに含まれるレジスタ１５１４にデータ”１”をセットする一方、それ以外のカラム制御回路１５ａ〜ｄに含まれるレジスタ１５１４にデータ”０”をセットする。これにより、ＬＭアドレススキャン動作が完了する。

図８を参照して、ＬＭアドレススキャン動作後の動作を説明する。ここでは、メモリセルからデータを読み出す「読み出し動作」を例に挙げて説明する。電源投入後のパワーオンリセット動作においてＬＭアドレススキャン動作及びレジスタ１５１４へのデータ”１”または”０”の格納が完了すると、その後、読み出しコマンドが外部のコントローラなどから入力される。この入力に従い、主制御回路１９は、対応するＬＭフラグを読み出すように制御を行う。本例においては、インタリーブ動作を行うため、主制御回路１９はメモリコア１１ａ〜１１ｄの読み出し対象のメモリセルに対応する４つのＬＭフラグデータを読み出すように指示をする。なお、ＬＭカラムＣＯＬＭが存在しないメモリコアにおけるＬＭフラグデータは、ＬＭカラムＣＯＬＭが存在するメモリコアに保存されている。
まず、それぞれのカラム制御回路１５ａ〜１５ｂに設けられたレジスタ１５１３のデータが読み出される（Ｓ２１）。本例においては、４つのカラム制御回路１５ａ〜１５ｂに設けられたレジスタ１５１３からほぼ同時にデータが読み出される。レジスタ１５１３のデータが”１”であるカラム制御回路１５ａ〜１５ｂに対応するメモリコア１１ａ〜ｄにおいて、ＬＭカラムＣＯＬＭからＬＭフラグデータを読み出す動作が実行される（Ｓ２２のＹ、Ｓ２３）。その後、ＬＭフラグデータにより多値記憶方式による書き込み動作がどの段階まで進んでいるのかを判断され、メモリセルからデータを読み出す（Ｓ２４）
一方、データ”０”が格納されたレジスタ１５１４に対応するカラム制御回路１５ａ〜ｄでは、ＬＭカラムＣＯＬＭの読み出しはおこなわれない（Ｓ２２のＮ）。すなわち、データ”０”が格納されたレジスタ１５１４に対応するカラム制御回路１５ａ〜ｄでは、Ｓ２３で読み出されたＬＭフラグデータを用いて読み出し動作を行う（Ｓ２５）。このように、本実施の形態によれば、図３に示すようなインタリーブ動作が行われた場合においても、ＬＭカラムが存在するメモリコア１１ａ〜ｄのカラム制御回路１５ａ〜ｄにおいてのみＬＭカラムの読み出し動作実行され、それ以外のカラム制御回路１５ａ〜ｄでは、ＬＭカラムの読み出し動作は実行されない。これにより、消費電力を削減し、装置のパフォーマンスの向上を図ることができる。
なお、多値記憶方式による書き込み動作も同様にＬＭフラグデータを読み出すことにより行うことができる。例えば、図８のＳ２４、Ｓ２５を、ＬＭフラグデータを用いてメモリセルへデータを書き込む、とすればよい。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１・・・メモリ部、１１ａ〜ｄ・・・メモリコア、 ＭＡ・・・メモリセルアレイ、 １２ａ〜ｄ・・・ロウデコーダ、 １３ａ〜ｄ・・・センスアンプ回路、１４ａ〜ｄ・・・ページバッファ、 １５ａ〜ｄ・・・カラム制御回路、 １６・・・入出力制御回路、 １７・・・コマンドレジスタ、 １８・・・アドレスレジスタ、 １９・・・主制御回路、 ２０・・・ロウ制御回路、 ２１・・・電圧発生回路、 １５１ａ〜ｄ・・・アドレス変換回路、 １５２ａ〜ｄ・・・ＬＭカラム読み出し部。

Claims (5)

1. 複数のカラム毎に分割された複数のメモリコアを備え、前記メモリコアの各々にビット線、ワード線、及び複数ビットのデータをそれぞれ記憶可能な複数のメモリセルを有するメモリ部と、
   アドレス信号に従い前記メモリコアにおける前記ワード線を選択するロウデコーダと、
   前記ビット線を通じ、前記複数のメモリセルへのデータの入力、出力を制御するカラム制御回路と、
   前記ロウデコーダ、及びカラム制御回路を制御する制御回路と
   を備え、
   前記複数のカラムのうちの少なくとも１つは、前記複数ビットのデータの書き込み動作の進行状況を示すＬＭフラグデータを記憶するためのＬＭカラムであり、
   前記カラム制御回路の各々は、対応する前記メモリコアに前記ＬＭカラムが存在するか否かを確認するためのＬＭアドレススキャン動作を実行し、その結果をレジスタに格納し、その後の各種動作においては、前記レジスタに保持されたデータが第１のデータである場合、そのメモリコアにおいて前記ＬＭカラムからＬＭフラグデータを読み出す動作を実行する一方、前記レジスタに保持されたデータが第２のデータである場合、そのメモリコアにおいて前記ＬＭカラムからＬＭフラグデータを読み出す動作を実行しない
   ことを特徴とする半導体記憶装置。
2. 前記制御回路は、前記複数のメモリコアのうちの第１のメモリコアに対し第１の動作を実行している間に前記第１のメモリコアとは別の第２のメモリコアに対し第２の動作を実行する動作と、前記第１のメモリコアに対し前記第２の動作を実行している間に前記第２のメモリコアに対し前記第１の動作を実行する動作とを交互に実行するインタリーブ動作を実行可能に構成された請求項１記載の半導体記憶装置。
3. 前記ＬＭカラムには、前記ＬＭカラムを通常のカラムと識別するためのデータパターンが書き込まれており、
   前記ＬＭアドレススキャン動作は、前記データパターンが格納されているカラムを特定する動作である
   ことを特徴とする請求項１又は２に半導体記憶装置。
4. １本の前記ワード線に沿った複数の前記メモリセルから読み出されたデータに基づき、書込み動作が未了の前記メモリセルを特定するフェイルビット検出回路を更に備え、
   前記カラム制御回路は、前記フェイルビット検出回路の出力に基づき前記データパターンを検出する
   ことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記制御回路は、ＬＭカラムとして設定されるカラムを、複数の前記メモリコアのうちの第１のメモリコアから、前記第１のメモリコアとは別の第２のメモリコアに置き換えるカラムリダンダンシを実行可能に構成された
   ことを特徴とする請求項１乃至４記載のいずれかの半導体記憶装置。

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