JP4886353B2 - 抵抗変化型ヒューズ回路 - Google Patents
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Description
1)ポリシリコンヒューズに流れる電流は、同ヒューズの一端に印加される電圧VPGMと、同ヒューズに電流を流すか否かを切替制御するトランジスタ(プログラム用トランジスタ)のゲートに印加される電圧VGATEとによって制御されるが、これら電圧VPGM,VGATEの最適値は、ポリシリコンヒューズやプログラム用トランジスタの特性に依存する。
製造プロセスの変動によってプログラム用トランジスタの特性が変化すると、そのゲートに一定の電圧をかけても同トランジスタのドレイン電流Idsが変動してしまい、所望の電流範囲から外れてしまうおそれがある。所望の電流範囲から外れると、ポリシリコンヒューズのプログラムに失敗する可能性がある。プログラムに失敗する原因としては、電流が少なすぎてヒューズの抵抗値が変化しないことや、電流が多すぎてヒューズが高抵抗になってしまうことなどが考えられる。
2)製造プロセスの変動に伴って、ポリシリコンヒューズの厚さや幅が微妙に変化し、同ヒューズのプログラム前の抵抗値が変動する。ポリシリコンヒューズのプログラム前の抵抗値が変動すると、プログラム用トランジスタのドレイン電圧Vdsが変化し、それにより、プログラム用トランジスタのドレイン電流Idsが変動して所望の電流範囲から外れてしまうおそれがある。この場合も、ポリシリコンヒューズのプログラムに失敗する可能性がある。
3)同一チップ上に、試し切り用ポリシリコンヒューズとプログラム用トランジスタを組として何組か用意しておき、各組の電圧を順々に供給して電流を流してみることも可能ではあるが、一般的な半導体テスターでは、電圧を変化させながら電流を測定するという動作には長い時間がかかる。それを複数回繰り返して最適値を求めなくてはならず、さらに時間がかかるので、テスト効率が低下し、結果としてテストコストが上昇する。
4)ポリシリコンヒューズをプログラムする行為は不可逆なので、一度電流を流してしまうとそのヒューズには二度とプログラムできない。電圧VPGM,VGATEの最適な組み合わせを見つけるために電圧VPGM,VGATEを変化させる場合、その組み合わせの数分だけ試し切り用ポリシリコンヒューズとプログラム用NMOSトランジスタの組を用意しておく必要があり、チップ面積が増大し、結果としてチップコストが上昇する。
前記複数のヒューズのそれぞれに対応して設けられ、対応するヒューズに電流を流して抵抗変化を生じさせるか否かを切替制御する複数のプログラム用トランジスタと、
前記ポリシリコンヒューズと同一の電気的特性を有する複数のダミーヒューズからなり、前記ポリシリコンヒューズの抵抗値のn倍の抵抗値を有するダミーヒューズ群と、
それぞれが前記プログラム用トランジスタの1/nのコンダクタンスを持ち、ゲートおよびドレインが相互接続された少なくとも一つのダミートランジスタからなるダミートランジスタ回路と、
前記プログラム用トランジスタと前記ダミートランジスタとを含んで構成され、前記ダミーヒューズ群に流れる電流のn倍の電流を前記ポリシリコンヒューズに流すカレントミラー回路と、を備えることを特徴とする抵抗変化型ヒューズ回路が提供される。
以下に説明する第1の実施形態は、プログラム用NMOSトランジスタ6のゲート電位VGATEが一定になるようにして、ポリシリコンヒューズ5のプログラム時の電流変動を抑制ものである。
VREF=VPG−5×R×I
=1.2V−5×100×0.5mA
=0.95V
VIPGMIN=VGATE+1mA×1kオーム
=VGATE+1V
第2の実施形態は、VGATE発生器15の内部構成が第1の実施形態と異なることを特徴とする。
第3の実施形態は、第1および第2の実施形態とは異なる内部構成のVGATE発生回路を有することを特徴とする。
第4の実施形態は、VGATE発生器15内にボルテージフォロワ回路を設けたことを特徴とする。
図18は上述した第1〜第4の実施形態のいずれかの抵抗変化型ヒューズ回路を内蔵するLSIチップ85の概略構成を示すブロック図である。図18のLSIチップ85は、SRAM部86と、図4に示した抵抗変化型ヒューズ回路87と、SRAM部86および抵抗変化型ヒューズ回路87を制御する各種信号を生成するヒューズ制御回路88と、他の処理を行うロジック回路89とを備えている。
VREF=VPGM−5×R×I=1.2V−5×Rc×0.5mA
以下に説明する第6の実施形態は、プログラム用のポリシリコンヒューズ5に最適なプログラム電流を供給することを特徴とする。
図32は上述した第6の実施形態による抵抗変化型ヒューズ回路87aを内蔵するLSIチップ85の概略構成を示すブロック図である。図32のLSIチップ85は、基本的な構成は図18と同じであるが、上述したように抵抗変化型ヒューズ回路87aの内部構成とヒューズ制御回路88aの動作タイミングが異なっている。図32のLSIチップ85内のSRAM部86は図19に示した内部構成を有する。
VREF1=VPGM−8×R×I
VREF2=VPGM−12×R×I
6 プログラム用NMOSトランジスタ
11 プログラム用シフトレジスタ
12 VREF発生器
13 ヒューズプログラム・センス回路
14 読み出し用シフトレジスタ
15 VGATE発生器
16 プログラム用NMOSトランジスタ
17 読み出し用NMOSトランジスタ
18 センスアンプ
111 VGATE選択回路
112 試し切り用シフトレジスタ
113 選択制御回路
114 試し切り用ヒューズ回路
115 試し切り用センスアンプ
116 VGATE発生器
117 VREF発生器
121 試し切り用ポリシリコンヒューズ
122 プログラム用NMOSトランジスタ
123 レベルシフタ
124 読み出し用NMOSトランジスタ
Claims (2)
- ポリシリコンを材料として形成され、電流を流すことで不可逆的な抵抗変化を生じさせる複数のポリシリコンヒューズと、
前記複数のヒューズのそれぞれに対応して設けられ、対応するヒューズに電流を流して抵抗変化を生じさせるか否かを切替制御する複数のプログラム用トランジスタと、
前記ポリシリコンヒューズと同一の電気的特性を有する複数のダミーヒューズからなり、前記ポリシリコンヒューズの抵抗値のn倍の抵抗値を有するダミーヒューズ群と、
それぞれが前記プログラム用トランジスタの1/nのコンダクタンスを持ち、ゲートおよびドレインが相互接続された少なくとも一つのダミートランジスタからなるダミートランジスタ回路と、
前記プログラム用トランジスタと前記ダミートランジスタとを含んで構成され、前記ダミーヒューズ群に流れる電流のn倍の電流を前記ポリシリコンヒューズに流すカレントミラー回路と、を備えることを特徴とする抵抗変化型ヒューズ回路。 - 前記ダミーヒューズ群は、直列および並列接続された前記複数のダミーヒューズを有することを特徴とする請求項1に記載の抵抗変化型ヒューズ回路。
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