JP2003086687A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003086687A JP2003086687A JP2001278627A JP2001278627A JP2003086687A JP 2003086687 A JP2003086687 A JP 2003086687A JP 2001278627 A JP2001278627 A JP 2001278627A JP 2001278627 A JP2001278627 A JP 2001278627A JP 2003086687 A JP2003086687 A JP 2003086687A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- layer
- fuse
- circuit
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 半導体基板を有効に利用し、レイアウト設計
の自由度をより高くすることができる半導体装置を提供
する。 【解決手段】 半導体装置は、エネルギービームの照射
によって溶断可能な複数のヒューズ２６が形成された層
を有するヒューズ部１００と、ヒューズ部１００に形成
された回路配線層２００と、を有する。回路配線層２０
０は、ヒューズ２６が形成された層より下の層に配置さ
れ、かつ、ヒューズ２６と接続されていない配線層から
なる。
の自由度をより高くすることができる半導体装置を提供
する。 【解決手段】 半導体装置は、エネルギービームの照射
によって溶断可能な複数のヒューズ２６が形成された層
を有するヒューズ部１００と、ヒューズ部１００に形成
された回路配線層２００と、を有する。回路配線層２０
０は、ヒューズ２６が形成された層より下の層に配置さ
れ、かつ、ヒューズ２６と接続されていない配線層から
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、レーザ光などのエ
ネルギービームの照射によって溶断可能なヒューズを含
む半導体装置に関する。
ネルギービームの照射によって溶断可能なヒューズを含
む半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】半導体
装置においては、製造工程で発生する欠陥によって不良
となった回路を代替するために、代用回路があらかじめ
組み込まれている。例えば、半導体記憶装置において
は、製造工程で発生する不良の多くがメモリセル部で発
生するため、一般に、ワード線またはビット線を単位と
した冗長メモリセルが複数個設置される。この冗長メモ
リセルを制御する回路を冗長回路という。この冗長回路
は、半導体装置を構成する１チップ内に不良素子が発生
した場合、この不良素子に対応するアドレスを有するヒ
ューズ素子にレーザ光を照射して、このヒューズ素子を
溶断することで、不良素子を正常な素子に切り替える機
能を有する。
装置においては、製造工程で発生する欠陥によって不良
となった回路を代替するために、代用回路があらかじめ
組み込まれている。例えば、半導体記憶装置において
は、製造工程で発生する不良の多くがメモリセル部で発
生するため、一般に、ワード線またはビット線を単位と
した冗長メモリセルが複数個設置される。この冗長メモ
リセルを制御する回路を冗長回路という。この冗長回路
は、半導体装置を構成する１チップ内に不良素子が発生
した場合、この不良素子に対応するアドレスを有するヒ
ューズ素子にレーザ光を照射して、このヒューズ素子を
溶断することで、不良素子を正常な素子に切り替える機
能を有する。
【０００３】図５は、半導体記憶装置の回路レイアウト
の一例を示す図であり、図６は図５の領域Ｅを拡大した
図である。図５に示す例では、メモリセルアレイ３００
とデコーダ４００とが隣り合って配置され、メモリセル
アレイ３００，デコーダ４００と周辺回路６００との間
にヒューズ部５００が配置されている。そして、図６に
示すように、隣り合うヒューズ部５００の間に信号線な
どの配線層７００が配置されている。このように、従来
の回路レイアウトでは、ヒューズ部５００と信号線など
の配線層７００とは異なる領域に形成されている。この
ことは、回路レイアウトを設計する上で制約となってい
る。
の一例を示す図であり、図６は図５の領域Ｅを拡大した
図である。図５に示す例では、メモリセルアレイ３００
とデコーダ４００とが隣り合って配置され、メモリセル
アレイ３００，デコーダ４００と周辺回路６００との間
にヒューズ部５００が配置されている。そして、図６に
示すように、隣り合うヒューズ部５００の間に信号線な
どの配線層７００が配置されている。このように、従来
の回路レイアウトでは、ヒューズ部５００と信号線など
の配線層７００とは異なる領域に形成されている。この
ことは、回路レイアウトを設計する上で制約となってい
る。
【０００４】本発明の目的は、半導体基板を有効に利用
し、レイアウト設計の自由度をより高くすることができ
る半導体装置を提供することにある。
し、レイアウト設計の自由度をより高くすることができ
る半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明にかかる半導体装
置は、エネルギービームの照射によって溶断可能な複数
のヒューズが形成された層を有するヒューズ部と、前記
ヒューズ部に形成された回路配線層と、を含み、前記回
路配線層は、前記ヒューズが形成された層より下の層に
配置され、かつ、前記ヒューズと接続されていない。
置は、エネルギービームの照射によって溶断可能な複数
のヒューズが形成された層を有するヒューズ部と、前記
ヒューズ部に形成された回路配線層と、を含み、前記回
路配線層は、前記ヒューズが形成された層より下の層に
配置され、かつ、前記ヒューズと接続されていない。
【０００６】本発明にかかる半導体装置によれば、ヒュ
ーズ部に回路配線層を配置したことにより、ヒューズ部
と回路配線層とを異なる領域に設ける場合に比べて、回
路配線層が単独で占める占有面積を小さくでき、その結
果、回路設計上の自由度を高めることができる。
ーズ部に回路配線層を配置したことにより、ヒューズ部
と回路配線層とを異なる領域に設ける場合に比べて、回
路配線層が単独で占める占有面積を小さくでき、その結
果、回路設計上の自由度を高めることができる。
【０００７】前記回路配線層とは、前記ヒューズに接続
されず、かつ回路部の配線として機能する配線層を意味
する。かかる回路配線層は、特に限定されないが、例え
ば各種回路の信号線、電源線、接地線等に適用できる。
各種回路としては、ＤＲＡＭ，ＳＲＡＭ，フラッシュメ
モリなどの半導体記憶回路、液晶駆動回路、キャパシタ
や抵抗素子が形成されたアナログ回路などが挙げられ
る。
されず、かつ回路部の配線として機能する配線層を意味
する。かかる回路配線層は、特に限定されないが、例え
ば各種回路の信号線、電源線、接地線等に適用できる。
各種回路としては、ＤＲＡＭ，ＳＲＡＭ，フラッシュメ
モリなどの半導体記憶回路、液晶駆動回路、キャパシタ
や抵抗素子が形成されたアナログ回路などが挙げられ
る。
【０００８】本発明にかかる半導体装置は、以下に例示
する態様を取りうる。
する態様を取りうる。
【０００９】（ａ） さらに、半導体基板の上に、２層
以上の配線層を有する回路部を有し、前記ヒューズおよ
び前記回路配線層は、それぞれ、前記回路部を構成する
配線層のひとつと同じレベルの層に形成されることがで
きる。この構成によれば、少なくとも前記ヒューズおよ
び前記回路配線層は、回路部における配線層の形成工程
と同じ工程で形成することができる。
以上の配線層を有する回路部を有し、前記ヒューズおよ
び前記回路配線層は、それぞれ、前記回路部を構成する
配線層のひとつと同じレベルの層に形成されることがで
きる。この構成によれば、少なくとも前記ヒューズおよ
び前記回路配線層は、回路部における配線層の形成工程
と同じ工程で形成することができる。
【００１０】（ｂ） 前記回路配線層は、前記ヒューズ
の延びる方向と同じ方向に配置されることができる。
の延びる方向と同じ方向に配置されることができる。
【００１１】（ｃ） 前記ヒューズが形成された層にお
いて、前記回路配線層に対応する領域に電気的に孤立し
たダミーヒューズが配置されることができる。この構成
によれば、前記回路配線層が配置された領域に対応する
領域にダミーヒューズが配置されていることにより、例
えばダミーヒューズが形成された層より下の配線層がエ
ネルギービームの照射により影響を受けることを回避で
きる。
いて、前記回路配線層に対応する領域に電気的に孤立し
たダミーヒューズが配置されることができる。この構成
によれば、前記回路配線層が配置された領域に対応する
領域にダミーヒューズが配置されていることにより、例
えばダミーヒューズが形成された層より下の配線層がエ
ネルギービームの照射により影響を受けることを回避で
きる。
【００１２】（ｄ） 前記回路配線層は、前記ヒューズ
が形成された層より下の層であればどの層に形成されて
いてもよい。例えば、前記回路配線層は、半導体基板か
らみて第１層目の導電層から構成できる。この場合、前
記回路配線層は、ポリシリコンを主成分とする材料から
構成できる。そして、前記回路配線層がポリシリコン層
からなる場合には、さらに、少なくともヒューズ部にお
いて、前記回路配線層と異なる層に配置され、該回路配
線層と接続された金属配線層を有することができる。こ
の構成によれば、前記回路配線層がヒューズ部において
前記金属配線層と接続されていることから、回路配線層
の抵抗をより小さくできる。
が形成された層より下の層であればどの層に形成されて
いてもよい。例えば、前記回路配線層は、半導体基板か
らみて第１層目の導電層から構成できる。この場合、前
記回路配線層は、ポリシリコンを主成分とする材料から
構成できる。そして、前記回路配線層がポリシリコン層
からなる場合には、さらに、少なくともヒューズ部にお
いて、前記回路配線層と異なる層に配置され、該回路配
線層と接続された金属配線層を有することができる。こ
の構成によれば、前記回路配線層がヒューズ部において
前記金属配線層と接続されていることから、回路配線層
の抵抗をより小さくできる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１４】（半導体装置の構造）図１〜図４は、本発
明の一実施の形態に係る半導体装置を模式的に示す図で
ある。図１は、本実施の形態に係る半導体装置の要部を
模式的に示す平面図である。図２は、図１におけるＡ−
Ａ線に沿った部分を示す断面図である。図３は、図１に
おけるＢ−Ｂ線に沿った部分を示す断面図である。図４
は、図１におけるＣ−Ｃ線に沿った部分を示す断面図で
ある。
明の一実施の形態に係る半導体装置を模式的に示す図で
ある。図１は、本実施の形態に係る半導体装置の要部を
模式的に示す平面図である。図２は、図１におけるＡ−
Ａ線に沿った部分を示す断面図である。図３は、図１に
おけるＢ−Ｂ線に沿った部分を示す断面図である。図４
は、図１におけるＣ−Ｃ線に沿った部分を示す断面図で
ある。
【００１５】本実施の形態に係る半導体装置は、ヒュー
ズ部１００と、図示しない回路部とを有する。ヒューズ
部１００は、図１に示すように、複数のヒューズ２６
と、これらのヒューズ２６を囲むガードリング４０とを
有する。そして、ヒューズ部１００には、図示しない回
路部の配線として機能する回路配線層２００が配置され
ている。
ズ部１００と、図示しない回路部とを有する。ヒューズ
部１００は、図１に示すように、複数のヒューズ２６
と、これらのヒューズ２６を囲むガードリング４０とを
有する。そして、ヒューズ部１００には、図示しない回
路部の配線として機能する回路配線層２００が配置され
ている。
【００１６】ヒューズ２６は、図１に示すように、所定
のピッチで配置され、レーザ光などのエネルギービーム
によって溶断可能な材料によって構成されている。この
ような材料は特に限定されるものではなく、アルミニウ
ム、銅などの金属あるいはポリシリコンを主成分とする
材料を用いることができる。本実施の形態では、ヒュー
ズ２６は、最上の金属配線層から構成されている。
のピッチで配置され、レーザ光などのエネルギービーム
によって溶断可能な材料によって構成されている。この
ような材料は特に限定されるものではなく、アルミニウ
ム、銅などの金属あるいはポリシリコンを主成分とする
材料を用いることができる。本実施の形態では、ヒュー
ズ２６は、最上の金属配線層から構成されている。
【００１７】また、ヒューズ２６は、図４に示すよう
に、ヒューズ配線層１２０によって、図示しない回路部
と接続されている。ヒューズ配線層１２０は、第１の配
線層２０、第２の配線層２２および第３の配線層２４
と、これらの配線層の相互を接続するための第１のコン
タクト層２１、第２のコンタクト層２３および第３のコ
ンタクト層２５とから構成されている。
に、ヒューズ配線層１２０によって、図示しない回路部
と接続されている。ヒューズ配線層１２０は、第１の配
線層２０、第２の配線層２２および第３の配線層２４
と、これらの配線層の相互を接続するための第１のコン
タクト層２１、第２のコンタクト層２３および第３のコ
ンタクト層２５とから構成されている。
【００１８】本実施の形態では、ヒューズ配線層１２０
を構成する第１の配線層２０は、基板１０上に素子分離
絶縁層１２を介して形成され、ポリシリコンを主成分と
する導電層から構成されている。このような第１の配線
層２０としては、ポリシリコン層、ポリシリコン層上に
シリサイド層が積層されたポリサイド層など、公知の配
線層を用いることができる。このことは、以下に記載す
る配線層についても同様である。
を構成する第１の配線層２０は、基板１０上に素子分離
絶縁層１２を介して形成され、ポリシリコンを主成分と
する導電層から構成されている。このような第１の配線
層２０としては、ポリシリコン層、ポリシリコン層上に
シリサイド層が積層されたポリサイド層など、公知の配
線層を用いることができる。このことは、以下に記載す
る配線層についても同様である。
【００１９】ヒューズ配線層１２０を構成する、第２の
配線層２２および第３の配線層２４は、金属を主成分と
する配線層から構成されている。これらの金属配線層と
しては、特に限定されず、アルミニウム、銅などの金属
を主成分とする公知の配線層を用いることができる。こ
のことは、以下に記載する配線層についても同様であ
る。そして、第１の配線層２０と第２の配線層２２との
間には、第１の層間絶縁層３０が形成されている。同様
に、第２の配線層２２と第３の配線層２４との間には、
第２の層間絶縁層３２が形成され、第３の配線層２４と
ヒューズ２６を含む配線層との間には、第３の層間絶縁
層３４が形成されている。
配線層２２および第３の配線層２４は、金属を主成分と
する配線層から構成されている。これらの金属配線層と
しては、特に限定されず、アルミニウム、銅などの金属
を主成分とする公知の配線層を用いることができる。こ
のことは、以下に記載する配線層についても同様であ
る。そして、第１の配線層２０と第２の配線層２２との
間には、第１の層間絶縁層３０が形成されている。同様
に、第２の配線層２２と第３の配線層２４との間には、
第２の層間絶縁層３２が形成され、第３の配線層２４と
ヒューズ２６を含む配線層との間には、第３の層間絶縁
層３４が形成されている。
【００２０】第１の配線層２０，第２の配線層２２およ
び第３の配線層２４は、図示しない回路部における第１
の配線層、第２の配線層および第３の配線層と同一のレ
ベルに位置し、これらの層と同じ工程で形成することが
できる。
び第３の配線層２４は、図示しない回路部における第１
の配線層、第２の配線層および第３の配線層と同一のレ
ベルに位置し、これらの層と同じ工程で形成することが
できる。
【００２１】回路配線層２００は、図１〜図３に示すよ
うに、ヒューズ２６の延びる方向と同じ方向に配置され
ている。そして、ヒューズ２６が形成された層におい
て、回路配線層２００に対応する領域に電気的に孤立し
たダミーヒューズ２８が配置されている。ダミーヒュー
ズ２８は、図３に示すように、後述する第３の配線層２
４０と第３の層間絶縁層３４によって絶縁されている。
ダミーヒューズ２８は、ヒューズ２６と同じ工程で形成
され、ダミーヒューズ２６と同じ形態を有する。そし
て、ダミーヒューズ２８は、ヒューズ２６のピッチと同
じピッチを有するように配置されている。
うに、ヒューズ２６の延びる方向と同じ方向に配置され
ている。そして、ヒューズ２６が形成された層におい
て、回路配線層２００に対応する領域に電気的に孤立し
たダミーヒューズ２８が配置されている。ダミーヒュー
ズ２８は、図３に示すように、後述する第３の配線層２
４０と第３の層間絶縁層３４によって絶縁されている。
ダミーヒューズ２８は、ヒューズ２６と同じ工程で形成
され、ダミーヒューズ２６と同じ形態を有する。そし
て、ダミーヒューズ２８は、ヒューズ２６のピッチと同
じピッチを有するように配置されている。
【００２２】回路配線層２００は、図３に示すように、
基板１０上に素子分離絶縁層１２を介して形成された、
ポリシリコンを主成分とする導電層から構成されてい
る。この回路配線層２００は、ヒューズ配線層１２０を
構成する第１の導電層２０と同一のレベルに配置されて
いる。
基板１０上に素子分離絶縁層１２を介して形成された、
ポリシリコンを主成分とする導電層から構成されてい
る。この回路配線層２００は、ヒューズ配線層１２０を
構成する第１の導電層２０と同一のレベルに配置されて
いる。
【００２３】回路配線層２００は、それより上に配置さ
れた第２の配線層２２０および第３の配線層２４０と接
続されている。具体的には、回路配線層２００と第２の
配線層２２０とは、第１の層間絶縁層３０に形成された
複数のコンタクト層２１０によって接続されている。第
２の配線層２２０と第３の配線層２４０とは、第２の層
間絶縁層３２に形成された複数のコンタクト層２３０に
よって接続されている。第２の配線層２２０は、ヒュー
ズ配線層１２０を構成する第２の配線層２２と同じレベ
ルの層にあり、第３の配線層２４０は、ヒューズ配線層
１２０を構成する第３の配線層２４と同じレベルの層に
ある。第２の配線層２２０および第３の配線層２４０
は、ダミーヒューズ２８が形成された領域に対応する領
域に形成されている。
れた第２の配線層２２０および第３の配線層２４０と接
続されている。具体的には、回路配線層２００と第２の
配線層２２０とは、第１の層間絶縁層３０に形成された
複数のコンタクト層２１０によって接続されている。第
２の配線層２２０と第３の配線層２４０とは、第２の層
間絶縁層３２に形成された複数のコンタクト層２３０に
よって接続されている。第２の配線層２２０は、ヒュー
ズ配線層１２０を構成する第２の配線層２２と同じレベ
ルの層にあり、第３の配線層２４０は、ヒューズ配線層
１２０を構成する第３の配線層２４と同じレベルの層に
ある。第２の配線層２２０および第３の配線層２４０
は、ダミーヒューズ２８が形成された領域に対応する領
域に形成されている。
【００２４】ガードリング４０は、複数の配線層と複数
のビア層とがリング状に連続して形成されている。具体
的には、本実施の形態では、図１〜図３に示すように、
ガードリング４０を構成する、第１の金属配線層４２，
第２の金属配線層４４および第３の金属配線層４６は、
それぞれヒューズ部１００の外周に沿ってリング状に連
続している。
のビア層とがリング状に連続して形成されている。具体
的には、本実施の形態では、図１〜図３に示すように、
ガードリング４０を構成する、第１の金属配線層４２，
第２の金属配線層４４および第３の金属配線層４６は、
それぞれヒューズ部１００の外周に沿ってリング状に連
続している。
【００２５】第１の金属配線層４２は、第２の配線層２
２，２２０と同じ層に位置し、これらの配線層と同じ工
程で形成される。同様に、第２の金属配線層４４は、第
３の配線層２４，２４０と同じ層に位置し、これらの配
線層と同じ工程で形成される。第３の金属配線層４６
は、ヒューズ２６およびダミーヒューズ２８と同じ層に
位置し、これらの層と同じ工程で形成される。
２，２２０と同じ層に位置し、これらの配線層と同じ工
程で形成される。同様に、第２の金属配線層４４は、第
３の配線層２４，２４０と同じ層に位置し、これらの配
線層と同じ工程で形成される。第３の金属配線層４６
は、ヒューズ２６およびダミーヒューズ２８と同じ層に
位置し、これらの層と同じ工程で形成される。
【００２６】第１の金属配線層４２と第２の金属配線層
４４との間には、図１に示すように、リング状に連続す
るビア層４３が形成され、第２の金属配線層４４と第３
の金属配線層４６との間には、リング状に連続するビア
層４５が形成されている。ビア層４３は、コンタクト層
２３，２３０と同じ層に位置し、これらの層と同じ工程
で形成される。ビア層４５は、コンタクト層２５，２５
０と同じ層に位置し、これらの層と同じ工程で形成され
る。
４４との間には、図１に示すように、リング状に連続す
るビア層４３が形成され、第２の金属配線層４４と第３
の金属配線層４６との間には、リング状に連続するビア
層４５が形成されている。ビア層４３は、コンタクト層
２３，２３０と同じ層に位置し、これらの層と同じ工程
で形成される。ビア層４５は、コンタクト層２５，２５
０と同じ層に位置し、これらの層と同じ工程で形成され
る。
【００２７】最上の金属配線層（ヒューズ２６，ダミー
ヒューズ２８およびガードリング４０の第３の金属配線
層４６を含む層）は、保護層３６に覆われている。保護
層３６は、シリコン酸化膜、シリコン窒化膜などから構
成できる。保護膜３６上には、シリコン酸化膜、シリコ
ン窒化膜などから構成されたパッシベーション層３８が
形成されている。パッシベーション層３８は、ガードリ
ング４０内の所定領域にヒューズ開口部５０を有する。
このヒューズ開口部５９を介してヒューズ２６にレーザ
光を照射できる。
ヒューズ２８およびガードリング４０の第３の金属配線
層４６を含む層）は、保護層３６に覆われている。保護
層３６は、シリコン酸化膜、シリコン窒化膜などから構
成できる。保護膜３６上には、シリコン酸化膜、シリコ
ン窒化膜などから構成されたパッシベーション層３８が
形成されている。パッシベーション層３８は、ガードリ
ング４０内の所定領域にヒューズ開口部５０を有する。
このヒューズ開口部５９を介してヒューズ２６にレーザ
光を照射できる。
【００２８】本実施の形態では、回路配線層２００およ
びその他の配線層は、それぞれ、図示しない回路部にお
いて同じレベルに位置する配線層と同じ工程で成膜およ
びパターニングすることができる。したがって、回路配
線層２００およびその他の配線層は、これらの配線層と
同じレベルにある、図示しない回路部の配線層と同じ層
構造を有することができる。
びその他の配線層は、それぞれ、図示しない回路部にお
いて同じレベルに位置する配線層と同じ工程で成膜およ
びパターニングすることができる。したがって、回路配
線層２００およびその他の配線層は、これらの配線層と
同じレベルにある、図示しない回路部の配線層と同じ層
構造を有することができる。
【００２９】本実施の形態の半導体装置によれば、ヒュ
ーズ部１００に回路配線層２００を配置したことによ
り、ヒューズ部と回路配線層とを異なる領域に設ける場
合に比べて、回路配線層の設置面積を小さくでき、素子
の微細化，高集積化に対応でき、しかも回路設計上の自
由度を高めることができる。
ーズ部１００に回路配線層２００を配置したことによ
り、ヒューズ部と回路配線層とを異なる領域に設ける場
合に比べて、回路配線層の設置面積を小さくでき、素子
の微細化，高集積化に対応でき、しかも回路設計上の自
由度を高めることができる。
【００３０】また、回路配線層２００が配置された領域
に対応する最上の配線層には、ダミーヒューズ２８が形
成されていることにより、例えばダミーヒューズ２８よ
り下の配線層２４０がレーザ光の照射により影響を受け
ることを回避できる。
に対応する最上の配線層には、ダミーヒューズ２８が形
成されていることにより、例えばダミーヒューズ２８よ
り下の配線層２４０がレーザ光の照射により影響を受け
ることを回避できる。
【００３１】さらに、ポリシリコンを主体とする回路配
線層２００に、金属配線層２２０および２４０が接続さ
れていることから、回路配線層２００の抵抗をより小さ
くできる。
線層２００に、金属配線層２２０および２４０が接続さ
れていることから、回路配線層２００の抵抗をより小さ
くできる。
【００３２】以上、本発明の一実施の形態について述べ
たが、本発明はこれに限定されず、本発明の要旨の範囲
で各種の対応をとりうる。
たが、本発明はこれに限定されず、本発明の要旨の範囲
で各種の対応をとりうる。
【００３３】例えば、ヒューズ２６は回路配線層２００
と異なる層に形成されればよく、第２あるいは第３の配
線層と同じレベルに形成されてもよい。また、回路配線
層２００は、ヒューズ２６の層より下の層に形成されれ
ばよく、ポリシリコンを主体とする導電層に限定され
ず、第２あるいは第３の配線層（金属配線層）と同じレ
ベルに形成されていてもよい。
と異なる層に形成されればよく、第２あるいは第３の配
線層と同じレベルに形成されてもよい。また、回路配線
層２００は、ヒューズ２６の層より下の層に形成されれ
ばよく、ポリシリコンを主体とする導電層に限定され
ず、第２あるいは第３の配線層（金属配線層）と同じレ
ベルに形成されていてもよい。
【００３４】また、本発明の一実施の形態においては、
ポリシリコンを主体とする導電層と、３層の金属配線層
とを有する半導体装置を用いたが、本発明は２層以上の
導電層を有する半導体装置に適用することができる。
ポリシリコンを主体とする導電層と、３層の金属配線層
とを有する半導体装置を用いたが、本発明は２層以上の
導電層を有する半導体装置に適用することができる。
【図１】本発明の実施の形態にかかる半導体装置の要部
を示す平面図である。
を示す平面図である。
【図２】図１におけるＡ−Ａ線に沿った部分を示す断面
図である。
図である。
【図３】図１におけるＢ−Ｂ線に沿った部分を示す断面
図である。
図である。
【図４】図１におけるＣ−Ｃ線に沿った部分を示す断面
図である。
図である。
【図５】従来の半導体記憶装置における回路レイアウト
の例を示す図である。
の例を示す図である。
【図６】図５の領域Ｅを拡大して示す図である。
１０ 半導体基板
１２ 素子分離絶縁層
２０ 第１の配線層
２２ 第２の配線層
２４ 第３の配線層
２６ ヒューズ
２８ ダミーヒューズ
３０ 第１の層間絶縁層
３２ 第２の層間絶縁層
３４ 第３の層間絶縁層
３６ 保護層
３８ パッシベーション層
４０ ガードリング
４２ 第１の金属配線層
４４ 第２の金属配線層
４６ 第３の金属配線層
５０ ヒューズ開口部
１００ ヒューズ部
１２０ ヒューズ配線層
２００ 回路配線層
２２０ 第２の配線層
２４０ 第３の配線層
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/88 Ｓ
Ｆターム(参考） 5F033 HH04 HH08 HH11 KK04 KK08
KK11 UU04 VV01 VV11 XX36
5F038 AV03 AV15 BH10 CA18 CD20
DF03 DF05 DF12 EZ20
5F064 BB12 BB14 EE23 EE32 EE33
FF02 FF27 FF30 FF32 FF42
5L106 CC04 CC12 GG06
Claims (7)
- 【請求項１】 エネルギービームの照射によって溶断可
能な複数のヒューズが形成された層を有するヒューズ部
と、 前記ヒューズ部に形成された回路配線層と、を含み、 前記回路配線層は、前記ヒューズが形成された層より下
の層に配置され、かつ、前記ヒューズと接続されていな
い、半導体装置。 - 【請求項２】 請求項１において、 さらに、半導体基板の上に、２層以上の配線層を有する
回路部を有し、 前記ヒューズおよび前記回路配線層は、それぞれ、前記
回路部を構成する配線層のひとつと同じレベルの層に形
成された、半導体装置。 - 【請求項３】 請求項１または２において、 前記回路配線層は、前記ヒューズの延びる方向と同じ方
向に配置された、半導体装置。 - 【請求項４】 請求項３において、 前記ヒューズが形成された層において、前記回路配線層
に対応する領域に電気的に孤立したダミーヒューズが配
置された、半導体装置。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 前記回路配線層は、第１層目の導電層から構成される、
半導体装置。 - 【請求項６】 請求項５において、 前記回路配線層は、ポリシリコンを主成分とする材料か
ら構成される、半導体装置。 - 【請求項７】 請求項６において、 さらに、少なくともヒューズ部において、前記回路配線
層と異なる層に配置され、該回路配線層と接続された金
属配線層を有する、半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278627A JP2003086687A (ja) | 2001-09-13 | 2001-09-13 | 半導体装置 |
| US10/243,297 US6876057B2 (en) | 2001-09-13 | 2002-09-13 | Semiconductor devices including fuses and dummy fuses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278627A JP2003086687A (ja) | 2001-09-13 | 2001-09-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003086687A true JP2003086687A (ja) | 2003-03-20 |
Family
ID=19102964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001278627A Withdrawn JP2003086687A (ja) | 2001-09-13 | 2001-09-13 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6876057B2 (ja) |
| JP (1) | JP2003086687A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019989A (ja) * | 2003-06-24 | 2005-01-20 | Samsung Electronics Co Ltd | 腐食防止ヒューズ領域を有する集積回路素子及びその製造方法 |
| JP2005286264A (ja) * | 2004-03-31 | 2005-10-13 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007019186A (ja) * | 2005-07-06 | 2007-01-25 | Seiko Epson Corp | 終端抵抗を備えたインターフェース回路並びにそれを内蔵した集積回路装置及び電子機器 |
| JP2011108777A (ja) * | 2009-11-16 | 2011-06-02 | Renesas Electronics Corp | 半導体装置 |
| CN113410209A (zh) * | 2021-06-09 | 2021-09-17 | 合肥中感微电子有限公司 | 一种修调电路 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4225708B2 (ja) * | 2001-06-12 | 2009-02-18 | 株式会社東芝 | 半導体装置 |
| TW538518B (en) * | 2002-07-19 | 2003-06-21 | Nanya Technology Corp | Fuse structure |
| JP4297677B2 (ja) * | 2002-10-29 | 2009-07-15 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US7042065B2 (en) * | 2003-03-05 | 2006-05-09 | Ricoh Company, Ltd. | Semiconductor device and method of manufacturing the same |
| JP2005032916A (ja) * | 2003-07-10 | 2005-02-03 | Renesas Technology Corp | 半導体装置 |
| JP4795631B2 (ja) | 2003-08-07 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7146596B2 (en) * | 2003-08-29 | 2006-12-05 | International Business Machines Corporation | Integrated circuit chip having a ringed wiring layer interposed between a contact layer and a wiring grid |
| JP2006351663A (ja) * | 2005-06-14 | 2006-12-28 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US8242576B2 (en) * | 2005-07-21 | 2012-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Protection layer for preventing laser damage on semiconductor devices |
| TW200801225A (en) * | 2006-03-13 | 2008-01-01 | Nikon Corp | Process for production of carbon nanotube aggregates, carbon nanotube aggregates, catalyst particle dispersion membrane, electron emitters, and field emission displays |
| JP4886353B2 (ja) * | 2006-04-28 | 2012-02-29 | 株式会社東芝 | 抵抗変化型ヒューズ回路 |
| JP5248170B2 (ja) * | 2008-04-03 | 2013-07-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2012227421A (ja) * | 2011-04-21 | 2012-11-15 | Elpida Memory Inc | 半導体記憶装置 |
| JP6150997B2 (ja) * | 2012-10-03 | 2017-06-21 | エスアイアイ・セミコンダクタ株式会社 | 半導体集積回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355955A (ja) * | 1986-08-26 | 1988-03-10 | Nec Corp | 半導体装置 |
| JP3256626B2 (ja) * | 1994-05-15 | 2002-02-12 | 株式会社東芝 | 半導体装置 |
| JPH09270425A (ja) * | 1996-03-29 | 1997-10-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4390297B2 (ja) * | 1998-06-19 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3648399B2 (ja) * | 1999-03-18 | 2005-05-18 | 株式会社東芝 | 半導体装置 |
| JP2001250867A (ja) * | 2000-03-07 | 2001-09-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
2001
- 2001-09-13 JP JP2001278627A patent/JP2003086687A/ja not_active Withdrawn
-
2002
- 2002-09-13 US US10/243,297 patent/US6876057B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019989A (ja) * | 2003-06-24 | 2005-01-20 | Samsung Electronics Co Ltd | 腐食防止ヒューズ領域を有する集積回路素子及びその製造方法 |
| JP2005286264A (ja) * | 2004-03-31 | 2005-10-13 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7692265B2 (en) | 2004-03-31 | 2010-04-06 | Nec Electronics Corporation | Fuse and seal ring |
| JP4603281B2 (ja) * | 2004-03-31 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2007019186A (ja) * | 2005-07-06 | 2007-01-25 | Seiko Epson Corp | 終端抵抗を備えたインターフェース回路並びにそれを内蔵した集積回路装置及び電子機器 |
| JP4561504B2 (ja) * | 2005-07-06 | 2010-10-13 | セイコーエプソン株式会社 | 終端抵抗を備えたインターフェース回路並びにそれを内蔵した集積回路装置及び電子機器 |
| JP2011108777A (ja) * | 2009-11-16 | 2011-06-02 | Renesas Electronics Corp | 半導体装置 |
| CN113410209A (zh) * | 2021-06-09 | 2021-09-17 | 合肥中感微电子有限公司 | 一种修调电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030085445A1 (en) | 2003-05-08 |
| US6876057B2 (en) | 2005-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003086687A (ja) | 半導体装置 | |
| US6649997B2 (en) | Semiconductor device having fuses or anti-fuses | |
| US7402464B2 (en) | Fuse box of semiconductor device and fabrication method thereof | |
| JPH07307387A (ja) | 半導体装置 | |
| US6713837B1 (en) | Semiconductor device with fuse | |
| US6218721B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2006351663A (ja) | 半導体記憶装置 | |
| JP2003209173A (ja) | 半導体装置 | |
| JP3737448B2 (ja) | 半導体装置 | |
| KR100332456B1 (ko) | 퓨즈를 갖는 반도체 소자 및 그 제조방법 | |
| JP3347057B2 (ja) | 半導体装置 | |
| JP3328249B2 (ja) | 半導体装置およびその製造方法 | |
| US6291844B1 (en) | Semiconductor memory device with an improved layout of programmable fuses | |
| JP2000040388A (ja) | 半導体メモリ装置とその作製方法 | |
| US7977164B2 (en) | Fuse of a semiconductor memory device and repair process for the same | |
| JP2579235B2 (ja) | 半導体装置およびその製造方法 | |
| US20070075396A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP3287293B2 (ja) | 半導体装置およびその製造方法 | |
| US20070170544A1 (en) | Semiconductor device with metal fuses | |
| US6355968B1 (en) | Wiring through terminal via fuse | |
| KR100578224B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| KR100853478B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100605608B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| KR100340714B1 (ko) | 결함구제를 위한 반도체소자의 제조방법 | |
| KR100853460B1 (ko) | 반도체 장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060517 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060714 |