KR102471641B1 - 퓨즈구조 및 그를 포함하는 반도체장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 182
- 239000002184 metal Substances 0.000 claims description 181
- 239000000463 material Substances 0.000 claims description 87
- 238000000034 method Methods 0.000 claims description 48
- 239000010949 copper Substances 0.000 claims description 42
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 34
- 229910052802 copper Inorganic materials 0.000 claims description 34
- 239000011810 insulating material Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 26
- 238000005520 cutting process Methods 0.000 abstract description 13
- 238000005516 engineering process Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 423
- 239000011229 interlayer Substances 0.000 description 120
- 230000004888 barrier function Effects 0.000 description 107
- 239000000758 substrate Substances 0.000 description 42
- 101150086503 ADF1 gene Proteins 0.000 description 28
- 101100384717 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cof1 gene Proteins 0.000 description 28
- 238000007664 blowing Methods 0.000 description 25
- 101150024356 ADF2 gene Proteins 0.000 description 21
- 238000005240 physical vapour deposition Methods 0.000 description 21
- 238000005530 etching Methods 0.000 description 20
- 238000002955 isolation Methods 0.000 description 20
- 238000000151 deposition Methods 0.000 description 14
- -1 that is Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 9
- 238000009713 electroplating Methods 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 8
- 239000004020 conductor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 230000009977 dual effect Effects 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000002360 explosive Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- KJXBRHIPHIVJCS-UHFFFAOYSA-N oxo(oxoalumanyloxy)lanthanum Chemical compound O=[Al]O[La]=O KJXBRHIPHIVJCS-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- UVGLBOPDEUYYCS-UHFFFAOYSA-N silicon zirconium Chemical compound [Si].[Zr] UVGLBOPDEUYYCS-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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Abstract
본 기술은 절단 수율을 향상시킬 수 있는 퓨즈구조 및 그 제조 방법을 제공하며, 본 기술에 따른 퓨즈 구조는 제1부분, 제2부분 및 제1부분과 제2부분 사이의 중심부를 포함하는 퓨징라인; 상기 퓨징라인에 이웃하는 더미퓨즈를 포함하고, 상기 더미퓨즈는, 상기 퓨징라인과 평행하는 제1방향으로 연장된 복수의 제1에어갭을 포함하는 제1에어더미퓨즈; 및 상기 퓨징라인과 교차하는 제2방향으로 연장된 제2에어갭을 포함하는 제2에어더미퓨즈를 포함할 수 있다.
Description
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 퓨즈구조를 포함하는 반도체장치에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 이러한 반도체 장치로는 이-퓨즈(E-fuse)가 있다.
본 발명의 실시예들은 절단 수율을 향상시킬 수 있는 퓨즈구조 및 그 제조 방법을 제공한다.
본 발명의 실시예들은 신뢰성을 향상시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 퓨즈구조는 제1부분, 제2부분 및 제1부분과 제2부분 사이의 중심부를 포함하는 퓨징라인; 상기 퓨징라인에 이웃하는 더미퓨즈를 포함하고, 상기 더미퓨즈는, 상기 퓨징라인과 평행하는 제1방향으로 연장된 복수의 제1에어갭을 포함하는 제1에어더미퓨즈; 및 상기 퓨징라인과 교차하는 제2방향으로 연장된 제2에어갭을 포함하는 제2에어더미퓨즈를 포함할 수 있다. 상기 더미퓨즈는 상기 퓨징라인과 동일 레벨이며, 상기 퓨징라인의 양측에 배치될 수 있다. 상기 더미퓨즈는 상기 퓨징라인보다 하위 레벨에 배치되고, 상기 퓨징라인과 오버랩될 수 있다. 상기 더미퓨즈는 상기 퓨징라인보다 상위 레벨에 배치되고, 상기 퓨징라인과 오버랩될 수 있다.
본 발명의 실시예에 따른 퓨즈구조는 제1부분, 제2부분 및 제1부분과 제2부분 사이의 중심부를 포함하는 퓨징라인; 상기 퓨징라인보다 하위 레벨에 배치되고, 상기 퓨징라인과 오버랩되는 제1더미퓨즈; 상기 퓨징라인의 양측에 배치되고 상기 퓨징라인과 동일레벨인 제2더미퓨즈; 및 상기 퓨징라인보다 상위 레벨에 배치되고, 상기 퓨징라인과 오버랩되는 제3더미퓨즈를 포함하고, 상기 제1 내지 제3더미퓨즈는 각각, 상기 퓨징라인과 평행하는 제1방향으로 연장된 복수의 제1에어갭을 포함하는 제1에어더미퓨즈; 및 상기 퓨징라인과 교차하는 제2방향으로 연장된 제2에어갭을 포함하는 제2에어더미퓨즈를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 구리 이-퓨즈를 포함하는 퓨즈구조; 및 상기 퓨즈구조의 어느 하나의 부분에 접속된 트랜지스터를 포함하고, 상기 퓨즈구조는, 제1부분, 제2부분 및 제1부분과 제2부분 사이의 중심부를 포함하는 퓨징라인; 상기 퓨징라인에 이웃하는 더미퓨즈를 포함하고, 상기 더미퓨즈는, 상기 퓨징라인과 평행하는 제1방향으로 연장된 복수의 제1에어갭을 포함하는 제1에어더미퓨즈; 및 상기 퓨징라인과 교차하는 제2방향으로 연장된 제2에어갭을 포함하는 제2에어더미퓨즈를 포함할 수 있다.
본 발명의 실시예에 따른 퓨즈구조의 제조 방법은 기판 상부에 퓨징라인을 형성하는 단계; 및 상기 퓨징라인에 이웃하는 더미퓨즈를 형성하는 단계를 포함하고, 상기 더미퓨즈를 형성하는 단계는, 상기 퓨징라인과 평행하는 제1방향으로 연장된 복수의 제1에어갭을 포함하는 제1에어더미퓨즈를 형성하는 단계; 및 상기 퓨징라인과 교차하는 제2방향으로 연장된 제2에어갭을 포함하는 제2에어더미퓨즈를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 드라이버영역과 퓨즈영역을 포함하는 기판을 준비하는 단계; 상기 드라이버영역의 기판 상에 구동소자를 형성하는 단계; 상기 구동소자 상부에 상기 구동소자에 연결되는 다층 레벨 금속배선을 형성하는 단계; 상기 퓨즈영역의 기판 상부에 위치하고, 상기 다층 레벨 금속배선 중 어느 하나의 금속배선과 동일레벨인 퓨징라인을 형성하는 단계; 상기 퓨징라인에 이웃하는 더미퓨즈를 형성하는 단계를 포함하고, 상기 더미퓨즈를 형성하는 단계는, 상기 퓨징라인과 평행하는 제1방향으로 연장된 복수의 제1에어갭을 포함하는 제1에어더미퓨즈를 형성하는 단계; 및 상기 퓨징라인과 교차하는 제2방향으로 연장된 제2에어갭을 포함하는 제2에어더미퓨즈를 형성하는 단계를 포함할 수 있다.
본 기술은 구리 이-퓨즈에 에어더미퓨즈를 추가함으로써 반도체 장치의 특성을 향상시키고 다음과 효과를 얻을 수 있다
본 기술은, 퓨즈의 안정적인 절단 수율을 얻을 수 있다. 웨이퍼 상태를 고려하여 표준 절단조건 보다 강한 절단 조건을 사용할 수 있고, 이로 인하여 이-퓨즈뿐만 아니라 이-퓨즈 주변에 손상을 가할 수 있는 것을 방지할 수 있어서 안정적인 절단 수율을 확보할 수 있다
본 기술은 주울가열을 제어할 수 있다. 에어 더미퓨즈를 사용하면, 에어의 낮은 열전도도 때문에 주울가열이 확산되는 속도를 감소시킬 수 있으므로, 낮은 전압 조건에서 안정적인 절단 수율을 확보할 수 있다.
본 기술은 층간절연층의 손상 및 크랙을 방지할 수 있다. 에어더미퓨즈는 부피 팽창에 대한 공간을 제공하므로, 층간절연층의 손상을 방지할 뿐만 아니라 크랙이 발생하더라도 스톱퍼 역할을 하기 때문에 층간절연층의 손상을 최소화할 수 있다.
도 1은 관련 기술에 따른 이-퓨즈 회로를 도시한 도면.
도 2는 관련기술에 따른 이-퓨즈를 도시한 평면도.
도 3a 내지 도 3c는 이-퓨즈의 블로잉된 상태를 나타낸 평면도.
도 4a는 제1실시예에 따른 퓨즈구조를 도시한 평면도.
도 4b는 도 4a의 더미퓨즈의 상세도.
도 4c는 도 4a의 A-A', B-B' 및 C-C'선에 따른 단면도.
도 5a는 제2실시예에 따른 퓨즈구조를 도시한 평면도.
도 5b는 제2실시예에 따른 퓨즈구조를 도시한 단면도.
도 6a는 제3실시예에 따른 퓨즈구조를 도시한 평면도.
도 6b는 제3실시예에 따른 퓨즈구조를 도시한 단면도.
도 7은 제4실시예에 따른 퓨즈구조를 도시한 단면도.
도 8은 제5실시예에 따른 퓨즈구조를 도시한 평면도.
도 9는 제6실시예에 따른 퓨즈구조를 도시한 평면도.
도 10은 제7실시예에 따른 퓨즈구조를 도시한 평면도.
도 11은 제8실시예에 따른 퓨즈구조를 도시한 평면도.
도 12a 내지 도 12d는 도 4a에 도시된 퓨즈구조를 제조하는 방법의 일예를 도시한다.
도 13a 내지 도 13f는 도 6a에 도시된 퓨즈구조를 제조하는 방법의 일예를 도시한 도면이다.
도 14a 및 도 14b는 도 5a에 도시된 퓨즈구조를 제조 방법의 일예를 도시한 도면이다.
도 15a 내지 도 15e는 도 8에 도시된 퓨즈구조를 제조하는 방법의 일예를 도시한다.
도 16a 내지 도 16g는 도 10에 도시된 퓨즈구조를 제조하는 방법의 일예를 도시한 도면이다.
도 17a 및 도 17b는 도 9에 도시된 퓨즈구조를 제조하는 방법의 일예를 도시한 도면이다.
도 18a 및 도 18b는 본 실시예들에 따른 퓨즈구조를 포함하는 반도체장치의 일예를 도시한다.
도 19a 내지 도 19g는 도 18a 및 도 18b에 도시된 반도체장치의 제조 방법을 설명한다.
도 2는 관련기술에 따른 이-퓨즈를 도시한 평면도.
도 3a 내지 도 3c는 이-퓨즈의 블로잉된 상태를 나타낸 평면도.
도 4a는 제1실시예에 따른 퓨즈구조를 도시한 평면도.
도 4b는 도 4a의 더미퓨즈의 상세도.
도 4c는 도 4a의 A-A', B-B' 및 C-C'선에 따른 단면도.
도 5a는 제2실시예에 따른 퓨즈구조를 도시한 평면도.
도 5b는 제2실시예에 따른 퓨즈구조를 도시한 단면도.
도 6a는 제3실시예에 따른 퓨즈구조를 도시한 평면도.
도 6b는 제3실시예에 따른 퓨즈구조를 도시한 단면도.
도 7은 제4실시예에 따른 퓨즈구조를 도시한 단면도.
도 8은 제5실시예에 따른 퓨즈구조를 도시한 평면도.
도 9는 제6실시예에 따른 퓨즈구조를 도시한 평면도.
도 10은 제7실시예에 따른 퓨즈구조를 도시한 평면도.
도 11은 제8실시예에 따른 퓨즈구조를 도시한 평면도.
도 12a 내지 도 12d는 도 4a에 도시된 퓨즈구조를 제조하는 방법의 일예를 도시한다.
도 13a 내지 도 13f는 도 6a에 도시된 퓨즈구조를 제조하는 방법의 일예를 도시한 도면이다.
도 14a 및 도 14b는 도 5a에 도시된 퓨즈구조를 제조 방법의 일예를 도시한 도면이다.
도 15a 내지 도 15e는 도 8에 도시된 퓨즈구조를 제조하는 방법의 일예를 도시한다.
도 16a 내지 도 16g는 도 10에 도시된 퓨즈구조를 제조하는 방법의 일예를 도시한 도면이다.
도 17a 및 도 17b는 도 9에 도시된 퓨즈구조를 제조하는 방법의 일예를 도시한 도면이다.
도 18a 및 도 18b는 본 실시예들에 따른 퓨즈구조를 포함하는 반도체장치의 일예를 도시한다.
도 19a 내지 도 19g는 도 18a 및 도 18b에 도시된 반도체장치의 제조 방법을 설명한다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
우선, 본 발명의 이해를 용이하게 하기 위해, 본 발명의 설명에 앞서, 관련 기술(a related technique)에 대해서 설명한다.
이-퓨즈는 BEOL 공정에 사용하는 금속배선에 일정 퓨징전압(Vfsource)을 가해준 상태에서 게이트어레이에 전기적인 펄스프로그램을 인가하여 절단하는 퓨즈를 의미한다. 이때, 초정밀한 퓨징전압(Vfsource)과 게이트펄스프로그램 조건으로 퓨즈를 절단하여야 한다.
도 1은 관련 기술에 따른 이-퓨즈 회로를 도시한 도면이다.
도 1을 참조하면, 이-퓨즈 회로(1000)는 전기적으로 프로그램이 가능한 퓨징라인(1005)을 포함할 수 있다. 이-퓨즈 회로(1000)는 게이트 어레이 드라이버(gate array driver, 1001) 및 퓨즈부(1002)를 포함할 수 있다. 퓨즈부(1002)는 애노드(anode, 1003), 캐소드(1004) 및 퓨징라인(1005)으로 구성될 수 있다.
애노드(1003)에 특정한 전압(Vfsource)를 인가한 상태에서 게이트어레이드라이버(1001)에 게이트펄스프로그램(gate pulse program)을 인가한다. 이에 따라, 퓨징라인(1005)에서 그라운드(ground)로 전류(I)가 급격하게 흐르게 된다. 전류(I)에 의해, 퓨징라인(1005)에 주울가열(joule heating)과 EM(electro-migration)이 일어나면서 퓨즈라인(1005)이 블로잉되는 현상이 발생한다. 이때, 게이트어레이드라이버(1001)에 흐르는 전류는 게이트펄스프로그램으로 제어할 수 있는 항목으로서, 애노드(1003)에 인가하는 전압(Vfsource)과 회로적으로 조화를 이루어야 퓨징라인(1005)이 블로잉되는 현상을 일으킬 수 있다.
도 2는 관련기술에 따른 이-퓨즈를 도시한 평면도이다. 도 3a 내지 도 3c는 이-퓨즈의 블로잉된 상태를 나타낸 평면도이다.
도 2를 참조하면, 이-퓨즈는 애노드(1003), 캐소드(1004) 및 퓨징라인(1005)을 포함할 수 있다. 이-퓨즈는 층간절연층(1006)에 둘러쌓여 있을 수 있다.
퓨징라인(1005)은 블로잉조건에 따라 다양한 형상을 갖고 절단될 수 있다. 퓨징라인(1005)은 적절하고 안정적으로 블로잉하는 표준 블로잉 조건에 의해 절단되어야 한다.
도 3a는 표준 블로잉 조건에 비해 과부족한 블로잉 조건을 적용하여 퓨징라인(1005)을 절단한 상태를 도시한다. 과부족한 블로잉 조건으로 절단하였기 때문에 절단된 퓨징라인(1005) 간의 블로잉공간(107)이 매우 짧다. 이로써, 퓨징라인(1005) 절단 후 시간이 경과함에 따라 구리 이동(copper migration) 등에 의하여 재연결, 즉 리본딩(1008)될 수 있다. 이는 절단 수율을 감소시킨다.
도 3b는 표준 블로잉 조건을 사용하여 퓨징라인(1005)을 절단한 상태를 도시한다. 전술한 바와 같이, 퓨징전압(Vfsource)과 게이트펄스프로그램 조건을 초정밀하게 산출할 필요가 있다. 아울러, 퓨징라인(1005)의 상태, 즉 웨이퍼 내 불균일도(within-wafer non-uniformity) 및 웨이퍼간 불균일도(wafer-to-wafer non-uniformity)에 따라 적용해야 하기 때문에 표준 블로잉조건은 실현하기 어렵다.
따라서, 블로잉공간(107)을 확보하면서 퓨징라인(1005)을 절단하기 위해서는, 어느 정도 과도한 절단 조건을 사용하여 절단 수율을 확보해야 한다.
도 3c는 과도한 절단 조건을 사용하여 퓨징라인(1005)을 절단한 상태를 나타낸 도면이다. 과도한 절단 조건을 사용하였으므로 폭발성 절단이 일어나면서 주변 층간절연층(1006)도 제거되어 큰 블로잉공간(1007)이 형성될 수 있다. 또한, 퓨징라인(1005)의 중심부에서만 절단되는 현상을 보장할 수 없을 뿐만 아니라 절단된 퓨징라인(1005)은 매우 불량한 상태가 된다. 게다가, 폭발성 절단이 심할 경우 층간절연층(1006) 내부에 크랙(crack, 1009)이 형성될 수 있다.
이하, 실시예들에서는 퓨징라인 주변에 에어더미(air dummy)를 형성할 수 있다. 에어더미를 형성하므로써, 예측가능하고 안정적으로 퓨징라인이 절단될 수 있도록 유도하고, 절단 수율을 극대화시킬 수 있다.
도 4a는 제1실시예에 따른 퓨즈구조를 도시한 평면도이다. 도 4b는 도 4a의 더미퓨즈의 상세도이다. 도 4c는 도 4a의 A-A', B-B', C-C'선에 따른 단면도이다.
도 4a 내지 도 4c를 참조하면, 퓨즈구조(100)는 제1전극(101), 제2전극(102) 및 제1전극(101)과 제2전극(102) 사이의 퓨징라인(103)을 포함할 수 있다. 제1전극(101)은 캐소드(Cathode)라고 지칭될 수 있고, 제2전극(102)은 애노드(Anode)라고 지칭될 수 있다. 퓨징라인(103)은 도전물질을 포함할 수 있다. 퓨징라인(103)은 전기적으로 프로그래밍이 가능한 물질일 수 있다. 이를 이-퓨즈라고 약칭한다. 예를 들어, 퓨징라인(103)은 구리(Cu)를 포함할 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 일체형일 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 동일 물질로 형성될 수 있다. 따라서, 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 모두 구리를 포함할 수 있다. 퓨징라인(103)은 라인 형상일 수 있다. 퓨징라인(103)은 어느 한 방향으로 연장될 수 있다. 예를 들어, 퓨징라인(103)은 제1방향(Y)으로 연장될 수 있다. 퓨징라인(103)은 제1부분(F1), 제2부분(F2) 및 제1부분(F1)과 제2부분(F2) 사이의 중심부(Central portion, FC)를 포함할 수 있다. 절연층(104)에 의해 퓨징라인(103)의 주위가 둘러쌓일 수 있다. 절연층(104)은 3.9보다 낮은 저유전율을 가질 수 있다. 예를 들어, 절연층(104)은 극저유전율 물질로 형성될 수 있다.
퓨즈구조(100)는 퓨징라인(103)에 이웃하는 더미퓨즈(dummy fuse, 105)를 더 포함할 수 있다. 더미퓨즈(105)는 절연층(104) 내에 형성될 수 있다. 더미퓨즈(105)는 제1에어더미퓨즈(106)와 제2에어더미퓨즈(107)를 포함할 수 있다.
제1에어더미퓨즈(106)는 복수의 제1에어갭(G1)을 포함할 수 있다. 제1에어갭(G1)은 퓨징라인(103)과 평행하는 제1방향(Y)으로 연장될 수 있다. 제1에어갭(G1)은 라인 형상(Line shape)일 수 있다. 제1에어갭(G1)은 퓨징라인(103)보다 작은 라인선폭을 가질 수 있다. 퓨징라인(103)은 제1라인선폭(L1)을 가질 수 있고, 제1에어갭(G1)은 제2라인선폭(L2)을 가질 수 있다. 제2라인선폭(L2)은 제1라인선폭(L1)보다 작을 수 있다. 제1에어갭(G1)은 직사각형일 수 있다. 복수의 제1에어갭(G1)은 퓨징라인(103)의 제1부분(F1) 및 제2부분(F2)에 이웃할 수 있다. 제1에어더미퓨즈(106)는 복수의 제1에어갭(G1) 사이의 복수의 제1비-에어갭(NG1)을 더 포함할 수 있다. 제1비-에어갭(NG1)은 제1에어갭(G1)보다 유전율(dielectric constant)이 더 클 수 있다. 제1비-에어갭(NG1)은 3.9보다 낮은 극저유전율을 가질 수 있다. 제1비-에어갭(NG1)은 절연층(104)의 일부일 수 있다. 제1비-에어갭(NG1)은 극저유전율 물질로 형성될 수 있다.
제2에어더미퓨즈(107)는 제2에어갭(G2)을 포함할 수 있다. 제2에어갭(G2)은 퓨징라인(103)과 교차하는 제2방향(X)으로 연장될 수 있다. 제2에어갭(G2)은 라인 형상일 수 있다. 제2에어갭(G2)은 제1에어갭(G1)보다 더 큰 라인선폭을 가질 수 있다. 제2에어갭(G2)은 제3라인선폭(L3)을 가질 수 있다. 제3라인선폭(L3)은 제2라인선폭(L2)보다 클 수 있다. 제2에어갭(G2)은 직사각형일 수 있다. 제2에어갭(G2)은 퓨징라인(103)의 중심부(FC)와 동일 직선 상에 배치될 수 있다. 즉, 제2에어갭(G2)은 퓨징라인(103)의 중심부에 이웃할 수 있다. 제2에어더미퓨즈(107)는 복수의 제2비-에어갭(NG2)을 더 포함할 수 있다. 제2비-에어갭(NG2)은 제2에어갭(G2) 내부에 형성된 복수의 필라 어레이일 수 있다. 제2비-에어갭(NG2)은 제2에어갭(G2)보다 유전율이 더 클 수 있다. 제2비-에어갭(NG2)은 3.9보다 낮은 극저유전율을 가질 수 있다. 제2비-에어갭(NG2)은 절연층(104)의 일부일 수 있다. 제2비-에어갭(NG2)은 극저유전율 물질로 형성될 수 있다. 제2에어더미퓨즈(107)는 제1에어더미퓨즈(106)보다 작은 면적을 가질 수 있다. 제1에어더미퓨즈(106)와 제2에어더미퓨즈(107)는 서로 결합될 수 있다. 제1에어더미퓨즈(106)와 제2에어더미퓨즈(107)가 결합됨에 따라, 더미퓨즈(105)는 'S' 자형 에어더미퓨즈를 형성할 수 있다.
더미퓨즈(105)는 퓨징라인(103)과 동일 레벨일 수 있다. 예컨대, 퓨징라인(103)의 양측에 더미퓨즈(105)가 형성될 수 있다.
상술한 바에 따르면, 제1에어더미퓨즈(106)는 제1에어갭(G1)과 제1비-에어갭(NG1)이 혼합되어 있을 수 있다. 따라서, 제1비-에어갭(NG1)만으로 이루어진 영역보다 열전달속도가 느려진다. 열전달속도가 느려지면 셀프주울가열(Self-joule heating)이 크기 때문에 블로잉(Blowing)이 쉽게 발생할 수 있다. 이와 같이, 제1에어더미퓨즈(106)에 의해, 작은 주울가열(joule heating)과 EM(Electro-migration) 현상으로도 퓨징라인(103)이 쉽게 절단될 수 있다.
제2에어더미퓨즈(107)는 제2에어갭(G2)과 제2비-에어갭(NG2)이 혼합되어 있을 수 있다. 제2에어갭(G2)는 제1에어갭(G1)과 교차하는 제2방향(X)으로 형성될 수 있다. 제2방향(X)에 따른 에어의 비율에 있어서, 제1에어더미퓨즈(106)보다 제2에어더미퓨즈(107)의 에어 비율이 높을 수 있다. 이에 따라, 제2에어더미퓨즈(107)에 의해 열전도도가 가장 낮은 영역을 형성할 수 있다. 이는 열의 밀도 및 열 용량을 증대시키는 역할을 한다. 다시 말하면, 퓨징라인(103)에 교차하는 방향의 제2에어갭(G2)을 배치하므로써 퓨징라인(103)의 블로잉 위치를 조절할 수 있다.
제1에어더미퓨즈(106) 및 제2에어더미퓨즈(107)에 의해, 블로잉 시 이동하는 퓨즈물질, 즉 구리의 이동에 의한 리본딩(re-bonding)을 방지할 수 있다. 이로써, 블로잉의 신뢰성을 향상시킬 수 있다. 또한, 제1에어더미퓨즈(106) 및 제2에어더미퓨즈(107)는 블로잉시 크랙 스톱퍼(crack stopper)의 역할을 할 수 있다.
제1에어더미퓨즈(106)와 제2에어더미퓨즈(107) 간의 면적 및 밀도를 조절하므로써 블로잉 효율을 더욱 향상시킬 수 있다.
결국, 제1에어더미퓨즈(106)와 제2에어더미퓨즈(107)를 형성하므로써 블로잉 조건을 최적화할 수 있다.
도 5a는 제2실시예에 따른 퓨즈구조를 도시한 평면도이다. 도 5b는 도 5a의 A-A', B-B' 및 C-C'선에 따른 단면도이다. 제2실시예에 따른 퓨즈구조(200)의 일부 구성들은 제1실시예에 따른 퓨즈구조(100)와 유사할 수 있다.
도 5a 및 도 5b를 참조하면, 퓨즈구조(200)는 제1전극(101), 제2전극(102) 및 제1전극(101)과 제2전극(102) 사이의 퓨징라인(103)을 포함할 수 있다. 제1전극(101)은 캐소드라고 지칭될 수 있고, 제2전극(102)은 애노드라고 지칭될 수 있다. 퓨징라인(103)은 도전물질을 포함할 수 있다. 퓨징라인(103)은 전기적으로 프로그래밍이 가능한 물질일 수 있다. 예를 들어, 퓨징라인(103)은 구리(Cu)를 포함할 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 일체형일 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 동일 물질로 형성될 수 있다. 따라서, 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 모두 구리를 포함할 수 있다. 퓨징라인(103)은 라인형상일 수 있다. 퓨징라인(103)은 어느 한 방향으로 연장될 수 있다. 예를 들어, 퓨징라인(103)은 제1방향(Y)으로 연장될 수 있다. 퓨징라인(103)은 제1부분(F1), 제2부분(F2) 및 제1부분(F1)과 제2부분(F2) 사이의 중심부(FC)를 포함할 수 있다.
퓨즈구조(200)는 퓨징라인(103)에 이웃하는 더미퓨즈(205)를 더 포함할 수 있다. 제1실시예와 다르게, 더미퓨즈(205)는 퓨징라인(103)보다 상위 레벨(Upper level)에 배치될 수 있다. 즉, 퓨징라인(103) 상부에 더미퓨즈(205)가 형성될 수 있다. 더미퓨즈(205)의 일부는 퓨징라인(103)과 수직방향으로 오버랩될 수 있다. 더미퓨즈(205)는 절연층(204) 내에 형성될 수 있다. 절연층(204)은 퓨징라인(103) 상부에 형성된 물질일 수 있다. 절연층(204)은 3.9보다 낮은 극저유전율을 가질 수 있다. 예를 들어, 절연층(204)은 극저유전율 물질로 형성될 수 있다. 더미퓨즈(205)는 제1에어더미퓨즈(206)와 제2에어더미퓨즈(207)를 포함할 수 있다.
제1에어더미퓨즈(206)는 복수의 제1에어갭(G1)을 포함할 수 있다. 제1에어갭(G1)은 퓨징라인(103)과 평행하는 제1방향(Y)으로 연장될 수 있다. 제1에어갭(G1)은 라인 형상일 수 있다. 제1에어갭(G1)은 퓨징라인(103)보다 작은 라인선폭을 가질 수 있다. 제1에어갭(G1)은 직사각형일 수 있다. 복수의 제1에어갭(G1)은 퓨징라인(103)의 제1부분(F1) 및 제2부분(F2) 상부에 형성될 수 있다. 제1에어더미퓨즈(206)는 복수의 제1에어갭(G1) 사이의 복수의 제1비-에어갭(NG1)을 더 포함할 수 있다. 제1비-에어갭(NG1)은 제1에어갭(G1)보다 유전율이 더 클 수 있다. 제1비-에어갭(NG1)은 3.9보다 낮은 극저유전율을 가질 수 있다. 제1비-에어갭(NG1)은 절연층(204)의 일부일 수 있다. 제1비-에어갭(NG1)은 극저유전율 물질로 형성될 수 있다.
제2에어더미퓨즈(207)는 제2에어갭(G2)을 포함할 수 있다. 제2에어갭(G2)은 퓨징라인(103)과 교차하는 제2방향(X)으로 연장될 수 있다. 제2에어갭(G2)은 라인 형상일 수 있다. 제2에어갭(G2)은 제1에어갭(G1)보다 더 큰 라인선폭을 가질 수 있다. 제2에어갭(G2)은 직사각형일 수 있다. 제2에어갭(G2)은 퓨징라인(103)의 중심부(FC) 상부에 형성될 수 있다. 제2에어더미퓨즈(207)는 복수의 제2비-에어갭(NG2)을 더 포함할 수 있다. 제2비-에어갭(NG2)은 제2에어갭(G2)보다 유전율이 더 클 수 있다. 제2비-에어갭(NG2)은 3.9보다 낮은 극저유전율을 가질 수 있다. 제2비-에어갭(NG2)은 절연층(204)의 일부일 수 있다. 제2비-에어갭(NG2)은 극저유전율 물질로 형성될 수 있다. 제2에어더미퓨즈(207)는 제1에어더미퓨즈(206)보다 작은 면적을 가질 수 있다. 제1에어더미퓨즈(206)와 제2에어더미퓨즈(207)는 서로 결합될 수 있다. 제1에어더미퓨즈(206)와 제2에어더미퓨즈(207)가 결합됨에 따라, 더미퓨즈(205)는 'S' 자형 에어더미퓨즈를 형성할 수 있다.
도 6a는 제3실시예에 따른 퓨즈구조를 도시한 평면도이다. 도 6b는 도 6a의 A-A', B-B' 및 C-C'선에 따른 단면도이다. 제3실시예에 따른 퓨즈구조(300)의 일부 구성들은 제1실시예에 따른 퓨즈구조(100) 및 제2실시예에 따른 퓨즈구조(200)와 유사할 수 있다.
도 6a 및 도 6b를 참조하면, 퓨즈구조(300)는 제1전극(101), 제2전극(102) 및 제1전극(101)과 제2전극(102) 사이의 퓨징라인(103)을 포함할 수 있다. 제1전극(101)은 캐소드라고 지칭될 수 있고, 제2전극(102)은 애노드라고 지칭될 수 있다. 퓨징라인(103)은 도전물질을 포함할 수 있다. 퓨징라인(103)은 전기적으로 프로그래밍이 가능한 물질일 수 있다. 예를 들어, 퓨징라인(103)은 구리(Cu)를 포함할 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 일체형일 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 동일 물질로 형성될 수 있다. 따라서, 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 모두 구리를 포함할 수 있다. 퓨징라인(103)은 라인형상일 수 있다. 퓨징라인(103)은 어느 한 방향으로 연장될 수 있다. 예를 들어, 퓨징라인(103)은 제1방향(Y)으로 연장될 수 있다. 퓨징라인(103)은 제1부분(F1), 제2부분(F2) 및 제1부분(F1)과 제2부분(F2) 사이의 중심부(FC)를 포함할 수 있다.
퓨즈구조(300)는 퓨징라인(103)에 이웃하는 더미퓨즈(305)를 더 포함할 수 있다. 제1 및 제2실시예와 다르게, 더미퓨즈(305)는 퓨징라인(103)보다 하위 레벨(Lower level)에 배치될 수 있다. 즉, 퓨징라인(103) 하부에 더미퓨즈(305)가 형성될 수 있다. 더미퓨즈(305)의 일부는 퓨징라인(103)과 수직방향으로 오버랩될 수 있다. 더미퓨즈(305)는 절연층(304) 내에 형성될 수 있다. 절연층(304)은 퓨징라인(103) 하부에 형성된 물질일 수 있다. 절연층(304)은 3.9보다 낮은 극저유전율을 가질 수 있다. 예를 들어, 절연층(304)은 극저유전율 물질로 형성될 수 있다. 더미퓨즈(305)는 제1에어더미퓨즈(306)와 제2에어더미퓨즈(307)를 포함할 수 있다.
제1에어더미퓨즈(306)는 복수의 제1에어갭(G1)을 포함할 수 있다. 제1에어갭(G1)은 퓨징라인(103)과 평행하는 제1방향(Y)으로 연장될 수 있다. 제1에어갭(G1)은 라인 형상(Line shape)일 수 있다. 제1에어갭(G1)은 퓨징라인(103)보다 작은 라인선폭을 가질 수 있다. 제1에어갭(G1)은 직사각형일 수 있다. 복수의 제1에어갭(G1)은 퓨징라인(103)의 제1부분(F1) 및 제2부분(F2) 하부에 형성될 수 있다. 제1에어더미퓨즈(306)는 복수의 제1에어갭(G1) 사이의 복수의 제1비-에어갭(NG1)을 더 포함할 수 있다. 제1비-에어갭(NG1)은 제1에어갭(G1)보다 유전율이 더 클 수 있다. 제1비-에어갭(NG1)은 3.9보다 낮은 극저유전율을 가질 수 있다. 제1비-에어갭(NG1)은 절연층(304)의 일부일 수 있다. 제1비-에어갭(NG1)은 극저유전율 물질로 형성될 수 있다.
제2에어더미퓨즈(307)는 제2에어갭(G2)을 포함할 수 있다. 제2에어갭(G2)은 퓨징라인(103)과 교차하는 제2방향(X)으로 연장될 수 있다. 제2에어갭(G2)은 라인 형상일 수 있다. 제2에어갭(G2)은 제1에어갭(G1)보다 더 큰 라인선폭을 가질 수 있다. 제2에어갭(G2)은 직사각형일 수 있다. 제2에어갭(G2)은 퓨징라인(103)의 중심부(FC) 하부에 형성될 수 있다. 제2에어더미퓨즈(307)는 복수의 제2비-에어갭(NG2)을 더 포함할 수 있다. 제2비-에어갭(NG2)은 제2에어갭(G2)보다 유전율이 더 클 수 있다. 제2비-에어갭(NG2)은 3.9보다 낮은 극저유전율을 가질 수 있다. 제2비-에어갭(NG2)은 절연층(304)의 일부일 수 있다. 제2비-에어갭(NG2)은 극저유전율 물질로 형성될 수 있다. 제2에어더미퓨즈(307)는 제1에어더미퓨즈(306)보다 작은 면적을 가질 수 있다. 제1에어더미퓨즈(306)와 제2에어더미퓨즈(307)는 서로 결합될 수 있다. 제1에어더미퓨즈(306)와 제2에어더미퓨즈(307)는 결합됨에 따라, 더미퓨즈(305)는 'S' 자형 에어더미퓨즈를 형성할 수 있다.
도 7은 제4실시예에 따른 퓨즈구조를 도시한 단면도이다. 제4실시예에 따른 퓨즈구조(400)의 일부 구성들은 제1 내지 제3실시예에 따른 퓨즈구조(100, 200, 300)와 유사할 수 있다.
도 4a, 도 5a, 도 6a 및 도 7을 참조하면, 퓨즈구조(400)는 제1전극(101), 제2전극(102) 및 제1전극(101)과 제2전극(102) 사이의 퓨징라인(103)을 포함할 수 있다. 제1전극(101)은 캐소드라고 지칭될 수 있고, 제2전극(102)은 애노드라고 지칭될 수 있다. 퓨징라인(103)은 도전물질을 포함할 수 있다. 퓨징라인(103)은 전기적으로 프로그래밍이 가능한 물질일 수 있다. 예를 들어, 퓨징라인(103)은 구리(Cu)를 포함할 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 일체형일 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 동일 물질로 형성될 수 있다. 따라서, 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 모두 구리를 포함할 수 있다. 퓨징라인(103)은 라인형상일 수 있다. 퓨징라인(103)은 어느 한 방향으로 연장될 수 있다. 예를 들어, 퓨징라인(103)은 제1방향(Y)으로 연장될 수 있다. 퓨징라인(103)은 제1부분(F1), 제2부분(F2) 및 제1부분(F1)과 제2부분(F2) 사이의 중심부(FC)를 포함할 수 있다.
퓨즈구조(400)는 퓨징라인(103)에 이웃하는 더미퓨즈(405)를 더 포함할 수 있다. 제4실시예에 따른 더미퓨즈(405)는 제1더미퓨즈(405L), 제2더미퓨즈(405M) 및 제3더미퓨즈(405U)를 포함할 수 있다. 제1더미퓨즈(405L)는 퓨징라인(103)보다 하위 레벨에 배치될 수 있다. 제2더미퓨즈(405M)는 퓨징라인(103)과 동일 레벨일 수 있다. 제3더미퓨즈(405U)는 퓨징라인(103)보다 상위 레벨일 수 있다. 예컨대, 제1더미퓨즈(405L)는 퓨징라인(103)의 하부에 형성될 수 있고, 제3더미퓨즈(405U)는 퓨징라인의 상부에 형성될 수 있다. 제2더미퓨즈(405M)는 퓨징라인(103)의 양측에 형성될 수 있다. 제1더미퓨즈(405L)와 제3더미퓨즈(405U)는 퓨징라인(103)과 수직방향으로 오버랩될 수 있다. 제2더미퓨즈(405M)는 퓨징라인(103)과 수직방향으로 오버랩되지 않을 수 있다.
제2더미퓨즈(405M)는 제1실시예에 따른 더미퓨즈(105)와 동일할 수 있다. 따라서, 제2더미퓨즈(405M)는 제1실시예에 따른 제1에어더미퓨즈(106) 및 제2에어더미퓨즈(107)를 포함할 수 있다(도 4a 참조). 제1에어더미퓨즈(106)와 제2에어더미퓨즈(107)는 서로 결합될 수 있다. 제1에어더미퓨즈(106)와 제2에어더미퓨즈(107)가 결합됨에 따라, 제2더미퓨즈(405M)는 'S' 자형 에어더미퓨즈를 형성할 수 있다.
제1더미퓨즈(405L)는 제3실시예에 따른 더미퓨즈(305)와 동일할 수 있다. 따라서, 제1더미퓨즈(405L)는 제3실시예에 따른 제1에어더미퓨즈(306) 및 제2에어더미퓨즈(307)를 포함할 수 있다(도 6a 참조). 제1에어더미퓨즈(306)와 제2에어더미퓨즈(307)는 서로 결합될 수 있다. 제1에어더미퓨즈(306)와 제2에어더미퓨즈(307)가 결합됨에 따라, 제1더미퓨즈(405L)는 'S' 자형 에어더미퓨즈를 형성할 수 있다.
제3더미퓨즈(405U)는 제2실시예에 따른 더미퓨즈(205)와 동일할 수 있다. 따라서, 제3더미퓨즈(405U)는 제2실시예에 따른 제1에어더미퓨즈(206) 및 제2에어더미퓨즈(207)를 포함할 수 있다(도 5a 참조). 제1에어더미퓨즈(206)와 제2에어더미퓨즈(207)는 서로 결합될 수 있다. 제1에어더미퓨즈(206)와 제2에어더미퓨즈(207)가 결합됨에 따라, 제3더미퓨즈(405U)는 'S' 자형 에어더미퓨즈를 형성할 수 있다.
제1더미퓨즈(405L), 제2더미퓨즈(405M) 및 제3더미퓨즈(405U)는 각각 제1층간절연층(404L), 제2층간절연층(404M), 제3층간절연층(404U) 내에 형성될 수 있다. 제1층간절연층(404L), 제2층간절연층(404M), 제3층간절연층(404U)은 극저유전율 물질일 수 있다.
도 8은 제5실시예에 따른 퓨즈구조를 도시한 평면도이다.
도 8을 참조하면, 퓨즈구조(500)는 제1전극(101), 제2전극(102) 및 제1전극(101)과 제2전극(102) 사이의 퓨징라인(103)을 포함할 수 있다. 제1전극(101)은 캐소드라고 지칭될 수 있고, 제2전극(102)은 애노드라고 지칭될 수 있다. 퓨징라인(103)은 도전물질을 포함할 수 있다. 퓨징라인(103)은 전기적으로 프로그래밍이 가능한 물질일 수 있다. 예를 들어, 퓨징라인(103)은 구리(Cu)를 포함할 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 일체형일 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 동일 물질로 형성될 수 있다. 따라서, 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 모두 구리를 포함할 수 있다. 퓨징라인(103)은 라인형상일 수 있다. 퓨징라인(103)은 어느 한 방향으로 연장될 수 있다. 예를 들어, 퓨징라인(103)은 제1방향(Y)으로 연장될 수 있다. 퓨징라인(103)은 제1부분(F1), 제2부분(F2) 및 제1부분(F1)과 제2부분(F2) 사이의 중심부(FC)를 포함할 수 있다. 절연층(504)에 의해 퓨징라인(103)의 주위가 둘러쌓일 수 있다. 절연층(504)은 3.9보다 낮은 극저유전율을 가질 수 있다. 예를 들어, 절연층(504)은 극저유전율 물질로 형성될 수 있다.
퓨즈구조(500)는 퓨징라인(103)에 이웃하는 더미퓨즈(505)를 더 포함할 수 있다. 더미퓨즈(505)는 절연층(504) 내에 형성될 수 있다. 더미퓨즈(505)는 제1에어더미퓨즈(506)와 제2에어더미퓨즈(507)를 포함할 수 있다.
제1에어더미퓨즈(506)는 복수의 제1에어갭(G1)을 포함할 수 있다. 제1에어갭(G1)은 퓨징라인(103)과 평행하는 제1방향(Y)으로 연장될 수 있다. 제1에어갭(G1)은 라인 형상일 수 있다. 제1에어갭(G1)은 퓨징라인(103)보다 작은 라인선폭을 가질 수 있다(도 4b 참조). 제1에어갭(G1)은 직사각형일 수 있다. 복수의 제1에어갭(G1)은 퓨징라인(103)의 제1부분(F1) 및 제2부분(F2)에 이웃할 수 있다. 제1에어더미퓨즈(506)는 복수의 제1에어갭(G1) 사이의 복수의 제1비-에어갭(NG1)을 더 포함할 수 있다. 제1비-에어갭(NG1)은 제1에어갭(G1)보다 유전율이 더 클 수 있다. 제1비-에어갭(NG1)은 3.9보다 낮은 극저유전율을 가질 수 있다. 제1비-에어갭(NG1)은 절연층(504)의 일부일 수 있다. 제1비-에어갭(NG1)은 극저유전율 물질로 형성될 수 있다.
제2에어더미퓨즈(507)는 제2에어갭(G2)을 포함할 수 있다. 제2에어갭(G2)은 퓨징라인(103)과 교차하는 제2방향(X)으로 연장될 수 있다. 제2에어갭(G2)은 라인 형상일 수 있다. 제2에어갭(G2)은 퓨징라인(103)보다 큰 라인선폭을 가질 수 있다(도 4b 참조). 제2에어갭(G2)은 직사각형일 수 있다. 제2에어갭(G2)은 퓨징라인(103)의 중심부(FC)와 동일 직선 상에 배치될 수 있다. 즉, 제2에어갭(G2)은 퓨징라인(103)의 중심부에 이웃할 수 있다. 제1실시예와 다르게, 제2에어더미퓨즈(507)는 제2비-에어갭(NG2)이 형성되지 않을 수 있다. 즉, 제2에어갭(G2)만으로 이루어질 수 있다. 따라서, 제2에어더미퓨즈(507)의 제2에어갭(G2)은 제1실시예의 제2에어갭(G2)보다 더 큰 면적을 가질 수 있다. 제1에어더미퓨즈(506)와 제2에어더미퓨즈(507)는 서로 결합될 수 있다. 제1에어더미퓨즈(506)와 제2에어더미퓨즈(507)가 결합됨에 따라, 더미퓨즈(505)는 'T' 자형 에어더미퓨즈를 형성할 수 있다.
더미퓨즈(505)는 퓨징라인(103)과 동일 레벨일 수 있다. 퓨징라인(103)의 양측에 더미퓨즈(505)가 형성될 수 있다.
상술한 바에 따르면, 제1에어더미퓨즈(506)는 제1에어갭(G1)과 제1비-에어갭(NG1)이 혼합되어 있을 수 있다. 따라서, 제1비-에어갭(NG1)만으로 이루어진 영역보다 열전달속도가 느려진다. 열전달속도가 느려지면 셀프주울가열이 크기 때문에 블로잉이 쉽게 발생할 수 있다. 이와 같이, 제1에어더미퓨즈(506)에 의해, 작은 주울가열과 EM 현상으로도 퓨징라인(103)이 쉽게 절단될 수 있다.
제2에어더미퓨즈(507)는 제2에어갭(G2)만으로 이루어질 수 있다. 제2에어갭(G2)은 제1에어갭(G1)과 교차하는 제2방향(X)으로 형성될 수 있다. 제2방향(X)에 따른 에어의 비율에 있어서, 제1에어더미퓨즈(506)보다 제2에어더미퓨즈(507)의 에어 비율이 높을 수 있다. 이에 따라, 제2에어더미퓨즈(507)에 의해 열전도도가 가장 낮은 영역을 형성할 수 있다. 이는 열의 밀도 및 열 용량을 증대시키는 역할을 한다. 다시 말하면, 퓨징라인(103)에 교차하는 방향의 제2에어갭(G2)을 배치하므로써 퓨징라인(103)의 블로잉 위치를 조절할 수 있다.
제1에어더미퓨즈(506) 및 제2에어더미퓨즈(507)에 의해, 블로잉 시 이동하는 퓨즈물질, 즉 구리의 이동에 의한 리본딩(re-bonding)을 방지할 수 있다. 이로써, 블로잉의 신뢰성을 향상시킬 수 있다. 또한, 제1에어더미퓨즈(506) 및 제2에어더미퓨즈(507)는 블로잉 동안에 크랙 스톱퍼(crack stopper)의 역할을 할 수 있다.
제1에어더미퓨즈(506)와 제2에어더미퓨즈(507) 간의 면적 및 밀도를 조절하므로써 블로잉 효율을 더욱 향상시킬 수 있다.
결국, 제1에어더미퓨즈(506)와 제2에어더미퓨즈(507)를 형성하므로써 블로잉 조건을 최적화할 수 있다.
도 9는 제6실시예의 변형예에 따른 퓨즈구조를 도시한 평면도이다. 제6실시예에 따른 퓨즈구조(600)의 일부 구성들은 제2실시예에 따른 퓨즈구조(200)와 유사할 수 있다.
도 9를 참조하면, 퓨즈구조(600)는 제1전극(101), 제2전극(102) 및 제1전극(101)과 제2전극(102) 사이의 퓨징라인(103)을 포함할 수 있다. 제1전극(101)은 캐소드라고 지칭될 수 있고, 제2전극(102)은 애노드라고 지칭될 수 있다. 퓨징라인(103)은 도전물질을 포함할 수 있다. 퓨징라인(103)은 전기적으로 프로그래밍이 가능한 물질일 수 있다. 예를 들어, 퓨징라인(103)은 구리(Cu)를 포함할 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 일체형일 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 동일 물질로 형성될 수 있다. 따라서, 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 모두 구리를 포함할 수 있다. 퓨징라인(103)은 라인형상일 수 있다. 퓨징라인(103)은 어느 한 방향으로 연장될 수 있다. 예를 들어, 퓨징라인(103)은 제1방향(Y)으로 연장될 수 있다. 퓨징라인(103)은 제1부분(F1), 제2부분(F2) 및 제1부분(F1)과 제2부분(F2) 사이의 중심부(FC)를 포함할 수 있다.
퓨즈구조(600)는 퓨징라인(103)에 이웃하는 더미퓨즈(605)를 더 포함할 수 있다. 더미퓨즈(605)는 퓨징라인(103)보다 상위 레벨에 배치될 수 있다. 즉, 퓨징라인(103) 상부에 더미퓨즈(605)가 형성될 수 있다. 더미퓨즈(605)의 일부는 퓨징라인(103)과 오버랩될 수 있다. 더미퓨즈(605)는 절연층(604) 내에 형성될 수 있다. 절연층(604)은 퓨징라인(103) 상부에 형성된 물질일 수 있다. 절연층(604)은 3.9보다 낮은 극저유전율을 가질 수 있다. 예를 들어, 절연층(604)은 극저유전율 물질로 형성될 수 있다. 더미퓨즈(605)는 제1에어더미퓨즈(606)와 제2에어더미퓨즈(607)를 포함할 수 있다.
제1에어더미퓨즈(606)는 복수의 제1에어갭(G1)을 포함할 수 있다. 제1에어갭(G1)은 퓨징라인(103)과 평행하는 제1방향(Y)으로 연장될 수 있다. 제1에어갭(G1)은 라인 형상(Line shape)일 수 있다. 제1에어갭(G1)은 퓨징라인(103)보다 작은 라인선폭을 가질 수 있다. 제1에어갭(G1)은 직사각형일 수 있다. 복수의 제1에어갭(G1)은 퓨징라인(103)의 제1부분(F1) 및 제2부분(F2) 상부에 형성될 수 있다. 제1에어더미퓨즈(606)는 복수의 제1에어갭(G1) 사이의 복수의 제1비-에어갭(NG1)을 더 포함할 수 있다. 제1비-에어갭(NG1)은 제1에어갭(G1)보다 유전율이 더 클 수 있다. 제1비-에어갭(NG1)은 3.9보다 낮은 극저유전율을 가질 수 있다. 제1비-에어갭(NG1)은 절연층(604)의 일부일 수 있다. 제1비-에어갭(NG1)은 극저유전율 물질로 형성될 수 있다.
제2에어더미퓨즈(607)는 제2에어갭(G2)을 포함할 수 있다. 제2에어갭(G2)은 퓨징라인(103)과 교차하는 제2방향(X)으로 연장될 수 있다. 제2에어갭(G2)은 라인 형상일 수 있다. 제2에어갭(G2)은 퓨징라인(103)과 같거나 더 큰 라인선폭을 가질 수 있다. 제2에어갭(G2)은 직사각형일 수 있다. 제2에어갭(G2)은 퓨징라인(103)의 중심부(FC) 상부에 형성될 수 있다. 제2에어더미퓨즈(607)는 제2에어갭(G2)만을 포함할 수 있다. 즉, 제2실시예의 제2비-에어갭(NG2)을 포함하지 않을 수 있다. 제2에어더미퓨즈(607)는 제1에어더미퓨즈(606)보다 큰 면적을 가질 수 있다. 제1에어더미퓨즈(606)와 제2에어더미퓨즈(607)는 서로 결합될 수 있다. 제1에어더미퓨즈(606)와 제2에어더미퓨즈(607)는 결합됨에 따라, 더미퓨즈(605)는 'T' 자형 에어더미퓨즈를 형성할 수 있다.
도 10은 제7실시예에 따른 퓨즈구조를 도시한 평면도이다. 제6실시예에 따른 퓨즈구조(700)의 일부 구성들은 제3실시예에 따른 퓨즈구조(300)와 유사할 수 있다.
도 10을 참조하면, 퓨즈구조(700)는 제1전극(101), 제2전극(102) 및 제1전극(101)과 제2전극(102) 사이의 퓨징라인(103)을 포함할 수 있다. 제1전극(101)은 캐소드라고 지칭될 수 있고, 제2전극(102)은 애노드라고 지칭될 수 있다. 퓨징라인(103)은 도전물질을 포함할 수 있다. 퓨징라인(103)은 전기적으로 프로그래밍이 가능한 물질일 수 있다. 예를 들어, 퓨징라인(103)은 구리(Cu)를 포함할 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 일체형일 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 동일 물질로 형성될 수 있다. 따라서, 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 모두 구리를 포함할 수 있다. 퓨징라인(103)은 라인형상일 수 있다. 퓨징라인(103)은 어느 한 방향으로 연장될 수 있다. 예를 들어, 퓨징라인(103)은 제1방향(Y)으로 연장될 수 있다. 퓨징라인(103)은 제1부분(F1), 제2부분(F2) 및 제1부분(F1)과 제2부분(F2) 사이의 중심부(FC)를 포함할 수 있다.
퓨즈구조(700)는 퓨징라인(103)에 이웃하는 더미퓨즈(705)를 더 포함할 수 있다. 더미퓨즈(705)는 퓨징라인(103)보다 하위 레벨에 배치될 수 있다. 즉, 퓨징라인(103) 하부에 더미퓨즈(705)가 형성될 수 있다. 더미퓨즈(705)의 일부는 퓨징라인(103)과 오버랩될 수 있다. 더미퓨즈(705)는 절연층(704) 내에 형성될 수 있다. 절연층(704)은 퓨징라인(103) 하부에 형성된 물질일 수 있다. 절연층(704)은 3.9보다 낮은 극저유전율을 가질 수 있다. 예를 들어, 절연층(704)은 극저유전율 물질로 형성될 수 있다. 더미퓨즈(705)는 제1에어더미퓨즈(706)와 제2에어더미퓨즈(707)를 포함할 수 있다.
제1에어더미퓨즈(706)는 복수의 제1에어갭(G1)을 포함할 수 있다. 제1에어갭(G1)은 퓨징라인(103)과 평행하는 제1방향(Y)으로 연장될 수 있다. 제1에어갭(G1)은 라인 형상(Line shape)일 수 있다. 제1에어갭(G1)은 퓨징라인(103)보다 작은 라인선폭을 가질 수 있다. 제1에어갭(G1)은 직사각형일 수 있다. 복수의 제1에어갭(G1)은 퓨징라인(103)의 제1부분(F1) 및 제2부분(F2) 하부에 형성될 수 있다. 제1에어더미퓨즈(706)는 복수의 제1에어갭(G1) 사이의 복수의 제1비-에어갭(NG1)을 더 포함할 수 있다. 제1비-에어갭(NG1)은 제1에어갭(G1)보다 유전율이 더 클 수 있다. 제1비-에어갭(NG1)은 3.9보다 낮은 극저유전율을 가질 수 있다. 제1비-에어갭(NG1)은 절연층(704)의 일부일 수 있다. 제1비-에어갭(NG1)은 극저유전율 물질로 형성될 수 있다.
제2에어더미퓨즈(707)는 제2에어갭(G2)을 포함할 수 있다. 제2에어갭(G2)은 퓨징라인(103)과 교차하는 제2방향(X)으로 연장될 수 있다. 제2에어갭(G2)은 라인 형상일 수 있다. 제2에어갭(G2)은 퓨징라인(103)과 같거나 더 큰 라인선폭을 가질 수 있다. 제2에어갭(G2)은 직사각형일 수 있다. 제2에어갭(G2)은 퓨징라인(103)의 중심부(FC) 하부에 형성될 수 있다. 제2에어더미퓨즈(707)는 제2에어갭(G2)만으로 이루어질 수 있다. 즉, 제3실시예의 복수의 제2비-에어갭(NG2)을 포함하지 않을 수 있다. 제2에어더미퓨즈(707)는 제1에어더미퓨즈(706)보다 큰 면적을 가질 수 있다. 제1에어더미퓨즈(706)와 제2에어더미퓨즈(707)는 서로 결합될 수 있다. 제1에어더미퓨즈(706)와 제2에어더미퓨즈(707)가 결합됨에 따라, 더미퓨즈(705)는 'T' 자형 에어더미퓨즈를 형성할 수 있다.
도 11은 제8실시예에 따른 퓨즈구조를 도시한 단면도이다. 제8실시예에 따른 퓨즈구조(800)의 일부 구성들은 제4실시예에 따른 퓨즈구조(400)와 유사할 수 있다. 또한, 제8실시예에 따른 퓨즈구조(800)의 일부 구성들은 제5 내지 제7실시예에 따른 퓨즈구조(400, 500, 600)와 유사할 수 있다.
도 8, 도 9, 도 10 및 도 11을 참조하면, 퓨즈구조(800)는 제1전극(101), 제2전극(102) 및 제1전극(101)과 제2전극(102) 사이의 퓨징라인(103)을 포함할 수 있다. 제1전극(101)은 캐소드라고 지칭될 수 있고, 제2전극(102)은 애노드라고 지칭될 수 있다. 퓨징라인(103)은 도전물질을 포함할 수 있다. 퓨징라인(103)은 전기적으로 프로그래밍이 가능한 물질일 수 있다. 예를 들어, 퓨징라인(103)은 구리(Cu)를 포함할 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 일체형일 수 있다. 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 동일 물질로 형성될 수 있다. 따라서, 제1전극(101), 제2전극(102) 및 퓨징라인(103)은 모두 구리를 포함할 수 있다. 퓨징라인(103)은 라인형상일 수 있다. 퓨징라인(103)은 어느 한 방향으로 연장될 수 있다. 예를 들어, 퓨징라인(103)은 제1방향(Y)으로 연장될 수 있다. 퓨징라인(103)은 제1부분(F1), 제2부분(F2) 및 제1부분(F1)과 제2부분(F2) 사이의 중심부(FC)를 포함할 수 있다.
퓨즈구조(800)는 퓨징라인(103)에 이웃하는 더미퓨즈(805)를 더 포함할 수 있다. 제8실시예에 따른 더미퓨즈(805)는 제1더미퓨즈(805L), 제2더미퓨즈(805M) 및 제3더미퓨즈(805U)를 포함할 수 있다. 제1더미퓨즈(805L)는 퓨징라인(103)보다 하위 레벨에 배치될 수 있다. 제2더미퓨즈(805M)는 퓨징라인(103)과 동일 레벨일 수 있다. 제3더미퓨즈(805U)는 퓨징라인(103)보다 상위 레벨일 수 있다. 예컨대, 제1더미퓨즈(805L)는 퓨징라인(103)의 하부에 형성될 수 있고, 제3더미퓨즈(805U)는 퓨징라인의 상부에 형성될 수 있다. 제2더미퓨즈(805M)는 퓨징라인(103)의 양측에 형성될 수 있다. 제1더미퓨즈(805L)와 제3더미퓨즈(805U)는 퓨징라인(103)과 수직방향으로 오버랩될 수 있다. 제2더미퓨즈(805M)는 퓨징라인(103)과 수직방향으로 오버랩되지 않을 수 있다.
제2더미퓨즈(805M)는 제5실시예에 따른 더미퓨즈(505)와 동일할 수 있다. 따라서, 제2더미퓨즈(805M)는 제5실시예에 따른 제1에어더미퓨즈(506) 및 제2에어더미퓨즈(507)를 포함할 수 있다(도 8 참조). 제1에어더미퓨즈(506)와 제2에어더미퓨즈(507)는 서로 결합될 수 있다. 제2에어더미퓨즈(507)는 제2에어갭(G2)만으로 이루어질 수 있다. 제1에어더미퓨즈(506)와 제2에어더미퓨즈(507)가 결합됨에 따라, 제2더미퓨즈(805M)는 'T' 자형 에어더미퓨즈를 형성할 수 있다.
제1더미퓨즈(805L)는 제7실시예에 따른 더미퓨즈(705)와 동일할 수 있다. 따라서, 제1더미퓨즈(805L)는 제7실시예에 따른 제1에어더미퓨즈(706) 및 제2에어더미퓨즈(707)를 포함할 수 있다(도 10 참조). 제1에어더미퓨즈(706)와 제2에어더미퓨즈(707)는 서로 결합될 수 있다. 제2에어더미퓨즈(707)는 제2에어갭(G2)만으로 이루어질 수 있다. 제1에어더미퓨즈(706)와 제2에어더미퓨즈(707)가 결합됨에 따라, 제1더미퓨즈(805L)는 'T' 자형 에어더미퓨즈를 형성할 수 있다.
제3더미퓨즈(805U)는 제6실시예에 따른 더미퓨즈(605)와 동일할 수 있다. 따라서, 제3더미퓨즈(805U)는 제6실시예에 따른 제1에어더미퓨즈(606) 및 제2에어더미퓨즈(607)를 포함할 수 있다(도 9 참조). 제1에어더미퓨즈(606)와 제2에어더미퓨즈(607)는 서로 결합될 수 있다. 제2에어더미퓨즈(607)는 제2에어갭(G2)만으로 이루어질 수 있다. 제1에어더미퓨즈(606)와 제2에어더미퓨즈(607)는 결합됨에 따라, 제3더미퓨즈(805U)는 'T' 자형 에어더미퓨즈를 형성할 수 있다.
제1더미퓨즈(805L), 제2더미퓨즈(805M) 및 제3더미퓨즈(805U)는 각각 제1층간절연층(804L), 제2층간절연층(804M), 제3층간절연층(804U) 내에 형성될 수 있다. 제1층간절연층(804L), 제2층간절연층(804M), 제3층간절연층(804U)은 극저유전율 물질일 수 있다.
본 실시예들에 따른 퓨즈구조(100, 200, 300, 400, 500, 600, 700, 800)는 BEOL(Back End of Line) 공정에서 형성될 수 있다.
도 12a 내지 도 12d는 도 4a에 도시된 퓨즈구조(100)를 제조하는 방법의 일예로서, A-A', B-B' 및 C-C'선에 따른 방법을 설명한다.
도 12a에 도시된 바와 같이, 기판(11)이 준비된다. 기판(11)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)은 STI 영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(12)은 얕은 트렌치, 예들 들어, 분리트렌치(Isolation trench)에 절연물질을 채워 형성할 수 있다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
기판(11) 상에 층간절연층(13)이 형성될 수 있다. 층간절연층(13)은 저유전율 물질을 포함할 수 있다. 층간절연층(13)은 극저유전율 물질(ultra low-k; ULK)을 포함할 수 있다.
퓨즈트렌치(14)가 형성될 수 있다. 퓨즈트렌치(14)는 층간절연층(13)을 식각하여 형성할 수 있다. 퓨즈트렌치(14)는 어느 한 방향으로 연장된 라인형상을 가질 수 있고, 제1라인선폭을 가질 수 있다(도 4a의 제1방향(Y) 및 L1 참조). 퓨즈트렌치(14)는 싱글 트렌치일 수 있다.
복수의 더미트렌치(15)가 형성될 수 있다. 퓨즈트렌치(14) 형성과 동시에, 또는 퓨즈트렌치(14) 형성 이후에, 더미트렌치(15)가 형성될 수 있다. 더미트렌치(15)는 층간절연층(13)의 일부를 식각하여 형성할 수 있다. 더미트렌치(15)는 퓨즈트렌치(14)의 양측에 형성될 수 있다. 더미트렌치(15)는 제1방향(Y)으로 연장되는 복수의 제1부분(15A)을 포함할 수 있다. 더미트렌치(15)의 제1부분(15A)은 제1방향(Y)으로 연장될 수 있다. 더미트렌치(15)의 제1부분(15A)은 제2방향(X)으로 일정 간격을 갖고 복수개가 배치될 수 있다. 제2방향(X)은 제1방향(Y)에 대해 교차하는 방향일 수 있다. 더미트렌치(15)는 제2방향(X)으로 연장되는 제2부분(15B)을 더 포함할 수 있다. 제1부분(15A)과 제2부분(15B)은 상호 연결될 수 있다. 더미트렌치(15)는 퓨즈트렌치(14)보다 고밀도로 형성될 수 있다. 제2방향(X)으로 볼 때, 더미트렌치(15)의 제1부분(15A)은 퓨즈트렌치(14)보다 좁은 라인 선폭을 가질 수 있다. 더미트렌치(15)의 제1부분(15A)은 도 4a의 제1에어갭(G1)이 형성될 부분이고, 더미트렌치(15)의 제2부분(15B)은 도 4a의 제2에어갭(G2)이 형성될 부분이다. 더미트렌치(15) 형성시 제2부분(15B) 내에는 복수의 필라(15P)가 형성될 수 있다. 복수의 필라(15P)는 도 4a의 제2비-에어갭(NG2)에 대응하는 부분일 수 있다. 따라서, 더미트렌치(15)의 제2부분(15B)은 필라(15P)에 의해 후속 금속층(17)의 갭필 공간이 작아진다. 예컨대, 도 4b에 도시된 것처럼, 더미트렌치의 제2부분(15B)은 필라(15P)에 의해 제4라인선폭(L4)을 갖는 좁은 갭필공간을 제공할 수 있다.
퓨즈트렌치(14)와 더미트렌치(15)는 동일 레벨일 수 있다. 퓨즈트렌치(14)와 더미트렌치(15)는 동일 깊이일 수 있다.
도 12b에 도시된 바와 같이, 배리어층(16)이 형성될 수 있다. 배리어층(16)은 퓨즈트렌치(14) 및 더미트렌치(15) 상에 형성될 수 있다. 배리어층(16)은 오버행(16A)을 포함할 수 있다.
금속층(17)이 형성될 수 있다. 금속층(17)은 배리어층(16) 상에서 퓨즈트렌치(14)를 채울 수 있다. 금속층(17)의 일부는 더미트렌치(15)에 형성될 수 있으나, 더미트렌치(15)를 채우지 않을 수 있다. 즉, 더미트렌치(15)의 라인선폭이 좁기 때문에, 금속층(17) 형성시, 더미트렌치(15)의 내부가 빈공간, 즉, 에어갭(18)으로 잔류할 수 있다. 금속층(17)에 의해 에어갭(18)의 입구가 캡핑될 수 있다. 금속층(17)은 구리를 포함할 수 있다. 금속층(17)은 전기도금법에 의해 형성될 수 있다. 에어갭(18)은 복수개가 형성될 수 있다. 예컨대, 에어갭(18)은 복수의 제1에어갭(18G1)과 하나의 제2에어갭(18G2)을 포함할 수 있다. 제1에어갭(18G1)은 더미트렌치(15)의 제1부분(15A)에 형성될 수 있다. 제2에어갭(18G2)은 더미트렌치(15)의 제2부분(15B)에 형성될 수 있다.
배리어층(16)은 티타늄, 티타늄질화물, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 배리어층(16)은 물리기상증착법(PVD)에 의해 형성될 수 있다. 물리기상증착법을 이용하는 경우, 배리어층(16)은 스텝커버리지(step coverage)가 나쁠 수 있다. 따라서, 퓨즈트렌치(14) 및 더미트렌치(15)의 상부 모서리에 과증착되는 즉, 오버행(16A)이 발생할 수 있다. 만약, 금속층(17)이 갭필될 트렌치 즉, 더미트렌치(15)의 라인선폭이 갭필능력보다 작은 경우, 배리어층(16)의 증착과정에서 발생되는 오버행(16A)에 의해서 입구가 막히게 되고 후속 구리 전기도금에 의해서 갭필되지 않아 에어갭(18)을 형성할 수 있다. 따라서 에어갭(18)을 형성하는데 더미트렌치(15)의 라인선폭이 중요하다.
도 12c에 도시된 바와 같이, 금속층(17)이 평탄화될 수 있다. 이에 따라, 퓨즈트렌치(14) 내에 퓨징라인(17F)이 형성될 수 있다. 더미트렌치(15) 내에는 퓨징라인(17F)이 형성되지 않을 수 있고, 에어갭(18)이 오픈될 수 있다. 금속층(17)의 평탄화 이후에, 층간절연층(13)의 상부 표면으로부터 배리어층(16)이 제거될 수 있다. 따라서, 퓨즈배리어(16F)가 퓨즈트렌치(14) 내에 잔류할 수 있다. 더미트렌치(15) 내부에는 더미배리어(16F')가 잔류할 수 있다.
에어갭(18)은 복수의 제1에어갭(18G1)과 하나의 제2에어갭(18G2)을 포함할 수 있다. 복수의 제1에어갭(18G1) 사이에는 복수의 제1비-에어갭(18NG1)이 형성될 수 있다. 제2에어갭(18G2) 내에는 복수의 제2비-에어갭(18NG2)이 필라 형상을 갖고 어레이될 수 있다. 복수의 제1비-에어갭(18NG1)과 제2비-에어갭(18NG2)은 층간절연층(13)의 일부일 수 있다. 제2비-에어갭(18NG2)은 도 12a의 필라(15P)에 대응할 수 있다.
복수의 제1에어갭(18G1) 및 복수의 제1비-에어갭(18NG1)은 제1에어더미퓨즈(ADF1)를 이룰 수 있다. 제2에어갭(18G2) 및 복수의 제2비-에어갭(18NG2)은 제2에어더미퓨즈(ADF2)를 이룰 수 있다. 제1에어더미퓨즈(ADF1) 및 제2에어더미퓨즈(ADF2)는 도 4a에 도시된 제1에어더미퓨즈(106) 및 제2에어더미퓨즈(107)에 대응할 수 있다.
상술한 바와 같이, 퓨징라인(17F)의 양측에 더미퓨즈(DF)를 형성할 수 있다. 퓨징라인(17F)과 더미퓨즈(DF)는 동일 레벨에 형성할 수 있다. 더미퓨즈(DF)는 제1에어더미퓨즈(ADF1)와 제2에어더미퓨즈(ADF2)를 포함할 수 있다. 제1에어더미퓨즈(ADF1)는 제1에어갭(18G1)과 제1비-에어갭(18NG1)을 포함할 수 있다. 제2에어더미퓨즈(ADF2)는 제2에어갭(18G2)과 제2비-에어갭(18NG2)을 포함할 수 있다.
도 12d에 도시된 바와 같이, 캡핑층(19)이 형성될 수 있다. 캡핑층(19)은 퓨징라인(17F) 및 더미퓨즈(DF)를 포함한 층간절연층(13) 상에 형성될 수 있다. 캡핑층(19)은 질화물을 포함할 수 있다. 캡핑층(19)에 의해 더미퓨즈(DF), 즉 에어갭(18)의 상부가 밀폐될 수 있다. 캡핑층(19)은 퓨징라인(17F) 및 에어갭(18)의 상부를 커버링할 수 있다. 캡핑층(19)은 후속 공정으로부터 에어갭(18)이 노출되는 것을 방지하는 식각정지층이 될 수 있다.
도 13a 내지 도 13f는 도 6a에 도시된 퓨즈구조(300)를 제조하는 방법의 일예로서, A-A', B-B' 및 C-C'선에 따른 방법을 설명한다.
도 13a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 기판(11) 상에 제1층간절연층(13A)이 형성될 수 있다. 제1층간절연층(13A)은 저유전율 물질을 포함할 수 있다. 제1층간절연층(13A)은 극저유전율 물질을 포함할 수 있다.
복수의 더미트렌치(21)가 형성될 수 있다. 더미트렌치(21)는 제1층간절연층(13A)의 일부를 식각하여 형성할 수 있다. 더미트렌치(21)는 후속 퓨징라인 하부에 위치할 수 있다.
더미트렌치(21)는 어느 한 방향으로 연장되는 복수의 제1부분(21A)을 포함할 수 있다. 더미트렌치(21)의 제1부분(21A)은 제1방향(Y)으로 연장될 수 있다(도 6a의 Y 방향 참조). 더미트렌치(21)의 제1부분(21A)은 제2방향(X)으로 일정 간격을 갖고 복수개가 배치될 수 있다. 제2방향(X)은 제1방향(Y)에 대해 교차하는 방향일 수 있다. 더미트렌치(21)는 제2방향(X)으로 연장된 제2부분(21B)을 더 포함할 수 있다. 제1부분(21A)과 제2부분(21B)은 상호 연결될 수 있다. 도 6a를 다시 참조하면, 더미트렌치(21)의 제1부분(21A)에는 제1에어갭(G1)이 형성될 부분이고, 제2부분(21B)은 제2에어갭(G2)이 형성될 부분이다. 도 6a의 제2방향(X)으로 볼 때, 더미트렌치(21)의 제2부분(21B) 내에는 복수의 필라(21P)가 형성될 수 있다. 따라서, 필라(21P)에 의해 후속 금속층(23) 증착시 제2부분(21B) 내에 제2에어갭(24G2)이 형성될 수 있다.
도 13b에 도시된 바와 같이, 제1배리어층(22)이 형성될 수 있다. 제1배리어층(22)은 더미트렌치(21) 상에 형성될 수 있다. 제1배리어층(22)은 오버행(22A)을 포함할 수 있다.
제1금속층(23)이 형성될 수 있다. 제1금속층(23)의 일부는 더미트렌치(21)에 형성될 수 있으나, 더미트렌치(21)를 채우지 않을 수 있다. 즉, 더미트렌치(21)의 라인 선폭이 좁기 때문에, 제1금속층(23) 형성시, 더미트렌치(21)의 내부가 빈공간, 즉, 에어갭(24)으로 잔류할 수 있다. 제1금속층(23)에 의해 에어갭(24)의 입구가 캡핑될 수 있다. 제1금속층(23)은 구리를 포함할 수 있다. 제1금속층(23)은 전기도금법에 의해 형성될 수 있다. 에어갭(24)은 복수개가 형성될 수 있다. 예컨대, 에어갭(24)은 복수의 제1에어갭(24G1)과 하나의 제2에어갭(24G2)을 포함할 수 있다. 제1에어갭(24G1)은 더미트렌치(21)의 제1부분(21A)에 형성될 수 있다. 제2에어갭(24G2)은 더미트렌치(21)의 제2부분(21B)에 형성될 수 있다.
제1배리어층(22)은 티타늄, 티타늄질화물, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 제1배리어층(22)은 물리기상증착법(PVD)에 의해 형성될 수 있다. 물리기상증착법을 이용하는 경우, 제1배리어층(22)은 스텝커버리지가 나쁠 수 있다. 따라서, 제1더미트렌치(21)의 상부 모서리에 과증착되는 즉, 오버행(22A)이 발생할 수 있다. 만약, 제1금속층(23)이 갭필되어 형성될 더미트렌치(21)의 라인선폭이 갭필능력보다 작은 경우, 제1배리어층(22)의 증착과정에서 발생되는 오버행(22A)에 의해서 입구가 막히게 되고, 후속 구리 전기도금에 의해서 갭필되지 않아 에어갭(24G)을 형성할 수 있다. 따라서 에어갭(24)을 형성하는데 더미트렌치(21)의 라인선폭이 중요하다.
도 13c에 도시된 바와 같이, 제1금속층(23)이 평탄화될 수 있다. 이에 따라,더미트렌치(21) 내에는 에어갭(24)이 잔류할 수 있다. 제1금속층(23)의 평탄화 이후에, 제1층간절연층(13A)의 상부 표면으로부터 제1배리어층(22)이 제거될 수 있다. 따라서, 더미트렌치(21) 내부에는 더미배리어(22F')가 잔류할 수 있다.
에어갭(24)은 복수의 제1에어갭(24G1)과 하나의 제2에어갭(24G2)을 포함할 수 있다. 복수의 제1에어갭(24G1) 사이에는 복수의 제1비-에어갭(24NG1)이 형성될 수 있다. 제2에어갭(24G2) 내에는 복수의 제2비-에어갭(24NG2)이 필라 형상을 갖고 어레이될 수 있다. 복수의 제1비-에어갭(24NG1)과 제2비-에어갭(24NG2)은 제1층간절연층(13A)의 일부일 수 있다. 제2비-에어갭(24NG2)은 도 13a의 필라(21P)에 대응할 수 있다.
복수의 제1에어갭(24G1) 및 복수의 제1비-에어갭(24NG1)은 제1에어더미퓨즈(ADF1)를 이룰 수 있다. 제2에어갭(24G2) 및 복수의 제2비-에어갭(24NG2)은 제2에어더미퓨즈(ADF2)를 이룰 수 있다. 제1에어더미퓨즈(ADF1) 및 제2에어더미퓨즈(ADF2)는 도 6a에 도시된 제1에어더미퓨즈(306) 및 제2에어더미퓨즈(307)에 대응할 수 있다.
상술한 바와 같이, 더미퓨즈(DF)를 형성할 수 있다. 더미퓨즈(DF)는 제1에어더미퓨즈(ADF1)와 제2에어더미퓨즈(ADF2)를 포함할 수 있다.
도 13d에 도시된 바와 같이, 제1캡핑층(25)이 형성될 수 있다. 제1캡핑층(25)은 더미퓨즈(DF)를 포함한 제1층간절연층(13A) 상에 형성될 수 있다. 제1캡핑층(25)은 질화물을 포함할 수 있다. 제1캡핑층(25)에 의해 더미퓨즈(DF)의 상부가 밀폐될 수 있다. 제1캡핑층(25)은 에어갭(24)의 상부를 커버링할 수 있다. 제1캡핑층(25)은 후속 공정으로부터 에어갭(24)이 노출되는 것을 방지하는 식각정지층이 될 수 있다.
도 13e에 도시된 바와 같이, 제1캡핑층(25) 상에 제2층간절연층(26)이 형성될 수 있다. 제2층간절연층(26)은 저유전율 물질을 포함할 수 있다. 제2층간절연층(26)은 극저유전율 물질을 포함할 수 있다.
퓨즈트렌치(27)가 형성될 수 있다. 퓨즈트렌치(27)는 제2층간절연층(26)을 식각하여 형성할 수 있다. 퓨즈트렌치(27)는 어느 한 방향으로 연장된 라인형상을 가질 수 있다. 퓨즈트렌치(27)는 더미트렌치(21)의 제1부분(21A)과 동일한 방향으로 연장될 수 있다. 퓨즈트렌치(27)는 싱글 트렌치일 수 있다. 퓨즈트렌치(27)는 더미트렌치(21)의 제1부분(21A)보다 더 큰 라인선폭을 가질 수 있다.
도 13f에 도시된 바와 같이, 퓨즈트렌치(27) 내에 퓨즈배리어(28F) 및 퓨징라인(29F)이 형성될 수 있다. 퓨징라인(29F)과 퓨즈배리어(28F)는 배리어층과 금속층을 증착한 후에 CMP로 평탄화하여 형성할 수 있다.
퓨징라인(29F)은 더미퓨즈(DF)와 수직방향으로 오버랩될 수 있다. 따라서, 퓨징라인(29F)보다 하위 레벨에 더미퓨즈(DF)가 위치할 수 있다.
다음으로, 퓨징라인(29F), 퓨즈배리어(28F) 및 제2층간절연층(26) 상에 제2캡핑층(30)이 형성될 수 있다. 제2캡핑층(30)과 제1캡핑층(25)은 동일 물질일 수 있다.
도 14a 및 도 14b는 도 5a에 도시된 퓨즈구조(200)를 제조하는 방법의 일예로서, A-A', B-B' 및 C-C'선에 따른 방법을 설명한다.
도 14a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 기판(11) 상에 제1층간절연층(13B)이 형성될 수 있다. 제1층간절연층(13B)은 저유전율 물질을 포함할 수 있다. 제1층간절연층(13B)은 극저유전율 물질을 포함할 수 있다.
다음으로, 퓨즈트렌치(31)가 형성될 수 있다. 퓨즈트렌치(31)는 제1층간절연층(13B)을 식각하여 형성할 수 있다. 퓨즈트렌치(31)는 어느 한 방향으로 연장된 라인형상을 가질 수 있다. 퓨즈트렌치(31)는 싱글 트렌치일 수 있다. 도 5a를 다시 참조하면, 퓨즈트렌치(31)는 제1방향(Y)으로 연장될 수 있다.
퓨즈트렌치(31) 내에 퓨즈배리어(32F) 및 퓨징라인(33F)이 형성될 수 있다. 퓨징라인(33F)과 퓨즈배리어(32F)는 배리어층과 금속층을 증착한 후에 CMP로 평탄화하여 형성할 수 있다.
다음으로, 퓨징라인(33F), 퓨즈배리어(32F) 및 제1층간절연층(13B) 상에 제1캡핑층(34)이 형성될 수 있다. 제1캡핑층(34)은 질화물을 포함할 수 있다.
도 14b에 도시된 바와 같이, 제1캡핑층(34) 상에 제2층간절연층(35)이 형성될 수 있다.
복수의 더미트렌치(36)가 형성될 수 있다. 더미트렌치(36)는 제2층간절연층(35)의 일부를 식각하여 형성할 수 있다. 더미트렌치(36)는 퓨징라인(33F) 상부에 위치할 수 있다.
더미트렌치(36)는 제1방향(Y)으로 연장되는 복수의 제1부분(36A)을 포함할 수 있다. 더미트렌치(36)의 제1부분(36A)은 제2방향(X)으로 일정 간격을 갖고 복수개가 배치될 수 있다. 더미트렌치(36)는 제2부분(36B)을 더 포함할 수 있다. 제2부분(36B)은 제2방향(X)으로 연장될 수 있다. 제1부분(36A)과 제2부분(36B)은 상호 연결될 수 있다.
더미트렌치(36) 내에 더미배리어(37F') 및 더미퓨즈(DF)가 형성될 수 있다. 더미배리어(37F') 및 더미퓨즈(DF)는 배리어층 및 금속층 증착 후 CMP에 의해 형성될 수 있다. 더미퓨즈(DF)는 에어갭(38)을 포함할 수 있다. 에어갭(38)의 형성 방법은 전술한 실시예들을 참조하기로 한다. 더미퓨즈(DF)는 제1에어더미퓨즈(ADF1) 및 제2에어더미퓨즈(ADF2)를 포함할 수 있다. 제1에어더미퓨즈(ADF1)는 제1에어갭(38G1) 및 제1비-에어갭(38NG1)을 포함할 수 있다. 제2에어더미퓨즈(ADF2)는 제2에어갭(38G2) 및 제2비-에어갭(38NG2)을 포함할 수 있다. 제1에어더미퓨즈(ADF1) 및 제2에어더미퓨즈(ADF2)는 도 5a에 도시된 제1에어더미퓨즈(206) 및 제2에어더미퓨즈(207)에 대응할 수 있다. 더미퓨즈(DF)는 퓨징라인(33F)보다 상위레벨일 수 있다. 퓨징라인(33F)은 더미퓨즈(DF)와 수직방향으로 오버랩될 수 있다.
다음으로, 더미퓨즈(DF)를 포함한 제2층간절연층(35) 상에 제2캡핑층(39)이 형성될 수 있다.
도 7에 도시된 퓨즈구조(400)는 도 12a 내지 도 12d, 도 13a 내지 도 13f, 도 14a 및 도 14b를 조합하여 형성할 수 있다. 예컨대, 도 13a 내지 도 13f에 도시된 방법에 의해 퓨징라인보다 하위레벨의 더미퓨즈를 형성할 수 있다. 다음으로, 도 12a 내지 도 12d에 도시된 방법에 의해 퓨징라인과 동일레벨의 더미퓨즈를 형성할 수 있다. 마지막으로, 도 14a 및 도 14b에 도시된 방법에 의해, 퓨징라인보다 상위레벨의 더미퓨즈를 형성할 수 있다.
도 15a 내지 도 15e는 도 8에 도시된 퓨즈구조(500)를 제조하는 방법의 일예로서, A-A', B-B'선에 따른 방법을 설명한다. 도 15a 내지 도 15e는 도 12a 내지 도 12d에 도시된 방법과 유사할 수 있다.
도 15a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)은 STI 영역일 수 있다.
기판(11) 상에 층간절연층(13)이 형성될 수 있다. 층간절연층(13)은 저유전율 물질을 포함할 수 있다. 층간절연층(13)은 극저유전율 물질을 포함할 수 있다.
퓨즈트렌치(14)가 형성될 수 있다. 퓨즈트렌치(14)는 층간절연층(13)을 식각하여 형성할 수 있다. 퓨즈트렌치(14)는 어느 한 방향으로 연장된 라인형상을 가질 수 있다(도 8의 제1방향(Y) 참조). 퓨즈트렌치(14)는 싱글 트렌치일 수 있다.
복수의 더미트렌치(15T)가 형성될 수 있다. 퓨즈트렌치(14) 형성과 동시에, 또는 퓨즈트렌치(14) 형성 이후에, 더미트렌치(15T)가 형성될 수 있다. 더미트렌치(15T)는 층간절연층(13)의 일부를 식각하여 형성할 수 있다. 더미트렌치(15T)는 퓨즈트렌치(14)의 양측에 형성될 수 있다. 더미트렌치(15T)는 퓨즈트렌치(14)보다 좁은 라인 선폭을 가질 수 있다. 더미트렌치(15T)는 제1방향(Y)으로 연장되는 복수의 제1부분(15TA)을 포함할 수 있다. 더미트렌치(15T)의 제1부분(15TA)은 제2방향(X)으로 일정 간격을 갖고 복수개가 배치될 수 있다. 더미트렌치(15T)는 제2방향(X)으로 연장된 제2부분(15TB)을 더 포함할 수 있다. 제1부분(15TA)과 제2부분(15TB)은 상호 연결될 수 있다. 더미트렌치(15T)는 퓨즈트렌치(14)보다 고밀도로 형성될 수 있다. 도 8의 제2방향(X)으로 볼 때, 더미트렌치(15T)의 제1부분(15TA)은 퓨즈트렌치(14)보다 좁은 라인 선폭을 가질 수 있다. 도 12a와 다르게, 더미트렌치(15) 형성시 제2부분(15TB) 내에는 복수의 필라가 형성되지 않을 수 있다. 따라서, 더미트렌치(15T)의 제2부분(15TB)은 직사각형의 싱글 트렌치일 수 있다. 또한, 더미트렌치의 제2부분(15TB)은 도 12a의 제2부분(15B)보다 넓은 면적을 가질 수 있다.
퓨즈트렌치(14)와 더미트렌치(15T)는 동일 레벨일 수 있다. 퓨즈트렌치(14)와 더미트렌치(15T)는 동일 깊이일 수 있다.
도 15b에 도시된 바와 같이, 배리어층(16)이 형성될 수 있다. 배리어층(16)은 퓨즈트렌치(14) 및 더미트렌치(15T) 상에 형성될 수 있다. 배리어층(16)은 오버행(16A)을 포함할 수 있다.
금속층(17)이 형성될 수 있다. 금속층(17)은 배리어층(16) 상에서 퓨즈트렌치(14)를 채울 수 있다. 금속층(17)의 일부는 더미트렌치(15T)에 형성될 수 있으나, 더미트렌치(15T)의 제1부분(15TA)을 채우지 않을 수 있다. 즉, 더미트렌치(15T)의 제1부분(15TA)의 폭이 좁기 때문에, 금속층(17) 형성시, 더미트렌치(15T)의 제1부분(15TA) 내부가 빈공간, 즉, 제1에어갭(18G1)으로 잔류할 수 있다. 금속층(17)에 의해 제1에어갭(18G1)의 입구가 캡핑될 수 있다. 금속층(17)은 구리를 포함할 수 있다. 금속층(17)은 전기도금법에 의해 형성될 수 있다. 제1에어갭(18G1)은 더미트렌치(15T)의 제1부분(15TA)에 형성될 수 있다. 더미트렌치(15T)의 제2부분(15TB)은 제1부분(15TA)보다 라인선폭이 크기 때문에, 배리어층(16) 상에서 금속층(17)이 더미트렌치(15T)의 제2부분(15TB)을 채울 수 있다.
배리어층(16)은 티타늄, 티타늄질화물, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 배리어층(16)은 물리기상증착법(PVD)에 의해 형성될 수 있다. 물리기상증착법을 이용하는 경우, 배리어층(16)은 스텝커버리지가 나쁠 수 있다. 따라서, 퓨즈트렌치(14) 및 더미트렌치(15T)의 상부 모서리에 과증착되는 즉, 오버행(16A)이 발생할 수 있다. 배리어층(16)의 오버행(16A)에 의해서 더미트렌치(15T)의 제1부분(15TA)의 입구가 막히게 되고, 금속층(17) 형성시 제1에어갭(18G1)을 형성할 수 있다. 따라서, 제1에어갭(18G1)을 형성하는데 더미트렌치(15T)의 제1부분(15TA)의 라인선폭이 중요하다.
도 15c에 도시된 바와 같이, 금속층(17)이 평탄화될 수 있다. 이에 따라, 퓨즈트렌치(15) 내에 퓨징라인(17F)이 형성될 수 있다. 더미트렌치(15T)의 제1부분(15TA) 내에는 금속층(17)이 잔류하지 않을 수 있고, 제1에어갭(18G1)이 오픈될 수 있다. 더미트렌치(15T)의 제2부분(15TB) 내에는 더미금속층(17D)이 잔류할 수 있다. 금속층(17)의 평탄화 이후에, 층간절연층(13)의 상부 표면으로부터 배리어층(16)이 제거될 수 있다. 따라서, 퓨즈배리어(16F)가 퓨즈트렌치(14) 내에 잔류할 수 있다. 더미트렌치(15T) 내부에는 더미배리어(16F')가 잔류할 수 있다.
복수의 제1에어갭(18G1) 사이에는 복수의 제1비-에어갭(18NG1)이 형성될 수 있다. 복수의 제1비-에어갭(18NG1)은 층간절연층(13)의 일부일 수 있다.
복수의 제1에어갭(18G1) 및 복수의 제1비-에어갭(18NG1)은 제1에어더미퓨즈(ADF1)를 이룰 수 있다. 제1에어더미퓨즈(ADF1)는 도 8에 도시된 제1에어더미퓨즈(506)에 대응할 수 있다.
상술한 바와 같이, 퓨징라인(17F)의 양측에 제1에어더미퓨즈(ADF1)를 형성할 수 있다. 퓨징라인(17F)과 제1에어더미퓨즈(ADF1)를 동일 레벨에 형성할 수 있다.
도 15d에 도시된 바와 같이, 캡핑층(19)이 형성될 수 있다. 캡핑층(19)은 퓨징라인(17F) 및 제1에어더미퓨즈(ADF1)을 포함한 층간절연층(13) 상에 형성될 수 있다. 캡핑층(19)은 질화물을 포함할 수 있다. 캡핑층(19)에 의해 제1에어더미퓨즈(ADF1)의 상부가 밀폐될 수 있다. 캡핑층(19)은 퓨징라인(17F) 및 제1에어갭(18G1)의 상부를 커버링할 수 있다. 캡핑층(19)은 후속 공정으로부터 제1에어갭(18G1)이 노출되는 것을 방지하는 식각정지층이 될 수 있다.
도 15e에 도시된 바와 같이, 캡핑층(19)에 오프닝(19A)이 형성될 수 있다. 오프닝(19A)의 크기 및 위치는 더미금속층(17D)의 제거효율을 높이기 위해 조절될 수 있다. 오프닝(19A)는 더미금속층(17D)의 중심부분을 노출시킬 수 있다.
더미금속층(17D)이 제거될 수 있다. 더미금속층(17D)을 제거하기 위해, 습식식각이 적용될 수 있다. 예를 들어, SC1 케미컬을 이용하여 더미금속층(17D)을 제거할 수 있다. SC1 케미컬은 암모니아(NH40H), 과산화수소(H2O2)및 물(H2O)을 적절한 비율로 혼합한 용액이다. 더미금속층(17D)이 제거된 공간은 제2에어갭(18G2)으로 잔류할 수 있다.
제2에어갭(18G2)은 제2에어더미퓨즈(ADF2)가 될 수 있다.
위와 같이, 제1에어더미퓨즈(ADF1) 및 제2에어더미퓨즈(ADF2)는 T자형 에어더미퓨즈를 형성할 수 있다.
도 16a 내지 도 16g는 도 10에 도시된 퓨즈구조(700)를 제조하는 방법의 일예로서, A-A', B-B'선에 따른 방법을 설명한다. 도 16a 내지 도 16g는 도 13a 내지 도 13f에 도시된 방법과 유사할 수 있다.
도 16a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 기판(11) 상에 제1층간절연층(13A)이 형성될 수 있다. 제1층간절연층(13A)은 저유전율 물질을 포함할 수 있다. 제1층간절연층(13A)은 극저유전율 물질을 포함할 수 있다.
복수의 더미트렌치(21T)가 형성될 수 있다. 더미트렌치(21T)는 제1층간절연층(13A)의 일부를 식각하여 형성할 수 있다. 더미트렌치(21T)는 후속 퓨징라인 하부에 위치할 수 있다.
더미트렌치(21T)는 제1방향(Y)으로 연장되는 복수의 제1부분(21TA)을 포함할 수 있다(도 10의 Y 방향 참조). 더미트렌치(21T)의 제1부분(21TA)은 제2방향(X)으로 일정 간격을 갖고 복수개가 배치될 수 있다. 더미트렌치(21T)는 제2방향(X)으로 연장된 제2부분(21TB)을 더 포함할 수 있다. 제1부분(21TA)과 제2부분(21TB)은 상호 연결될 수 있다. 도 13a와 다르게, 더미트렌치(21T) 형성시 제2부분(21TB) 내에는 복수의 필라가 형성되지 않을 수 있다. 따라서, 더미트렌치(21T)의 제2부분(21TB)은 직사각형의 싱글 트렌치일 수 있다. 또한, 더미트렌치의 제2부분(21TB)은 도 13a의 제2부분(21B)보다 넓은 면적을 가질 수 있다.
도 16b에 도시된 바와 같이, 제1배리어층(22)이 형성될 수 있다. 제1배리어층(22)은 더미트렌치(21T) 상에 형성될 수 있다. 제1배리어층(22)은 오버행(22A)을 포함할 수 있다.
제1금속층(23)이 형성될 수 있다. 제1금속층(23)의 일부는 더미트렌치(21T)에 형성될 수 있으나, 더미트렌치(21T)를 채우지 않을 수 있다. 즉, 더미트렌치(21T)의 라인선폭이 좁기 때문에, 제1금속층(23) 형성시, 더미트렌치(21T)의 제1부분(21TA) 내부가 빈공간, 즉, 제1에어갭(24G1)으로 잔류할 수 있다. 제1금속층(23)에 의해 제1에어갭(24G1)의 입구가 캡핑될 수 있다. 제1금속층(23)은 구리를 포함할 수 있다. 제1금속층(23)은 전기도금법에 의해 형성될 수 있다. 제1에어갭(24G1)은 더미트렌치(21T)의 제1부분(21TA)에 형성될 수 있다. 더미트렌치(21T)의 제2부분(21TB)은 제1부분(21TA)보다 라인선폭이 크기 때문에, 제1배리어층(22) 상에서 제1금속층(23)이 더미트렌치(21T)의 제2부분(21TB)을 채울 수 있다.
제1배리어층(22)은 티타늄, 티타늄질화물, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 제1배리어층(22)은 물리기상증착법(PVD)에 의해 형성될 수 있다. 물리기상증착법을 이용하는 경우, 제1배리어층(22)은 스텝커버리지가 나쁠 수 있다. 따라서, 더미트렌치(21)의 상부 모서리에 과증착되는 즉, 오버행(22A)이 발생할 수 있다. 제1배리어층(22)의 증착과정에서 발생되는 오버행(22A)에 의해서 더미트렌치(21T)의 제1부분(21TA)의 입구가 막히게 되고, 제1금속층(23) 형성시 제1에어갭(24G1)을 형성할 수 있다. 따라서 제1에어갭(24G1)을 형성하는데 더미트렌치(21T)의 제1부분(21TA)의 라인선폭이 중요하다.
도 16c에 도시된 바와 같이, 제1금속층(23)이 평탄화될 수 있다. 이에 따라,더미트렌치(21)의 제1부분(21TA) 내에는 제1에어갭(24G1)이 오프될 수 있다. 제1금속층(23)의 평탄화 이후에, 제1층간절연층(13)의 상부 표면으로부터 제1배리어층(22)이 제거될 수 있다. 따라서, 더미트렌치(21)의 제2부분(21TB) 내부에는 더미배리어(22F') 및 더미금속층(23D)이 잔류할 수 있다. 더미트렌치(21)의 제1부분(21TA) 내부에는 더미배리어(22F')가 잔류할 수 있고, 제1금속층(23)이 잔류하지 않을 수 있다.
복수의 제1에어갭(24G1) 사이에는 복수의 제1비-에어갭(24NG1)이 형성될 수 있다. 복수의 제1비-에어갭(24NG1)은 제1층간절연층(13A)의 일부일 수 있다.
복수의 제1에어갭(24G1) 및 복수의 제1비-에어갭(24NG1)은 제1에어더미퓨즈(ADF1)를 이룰 수 있다. 제1에어더미퓨즈(ADF1)는 도 10에 도시된 제1에어더미퓨즈(706)에 대응할 수 있다.
도 16d에 도시된 바와 같이, 제1캡핑층(25)이 형성될 수 있다. 제1캡핑층(25)은 제1에어더미퓨즈(ADF1)를 포함한 제1층간절연층(13A) 상에 형성될 수 있다. 제1캡핑층(25)은 질화물을 포함할 수 있다. 제1캡핑층(25)에 의해 제1에어더미퓨즈(ADF1)의 상부가 밀폐될 수 있다. 제1캡핑층(25)은 제1에어갭(24G1)의 상부를 커버링할 수 있다. 제1캡핑층(25)은 후속 공정으로부터 제1에어갭(24G1)이 노출되는 것을 방지하는 식각정지층이 될 수 있다.
도 16e에 도시된 바와 같이, 제1캡핑층(25)에 오프닝(25A)이 형성될 수 있다. 오프닝(25A)의 크기 및 위치는 더미금속층(23D)의 제거효율을 높이기 위해 조절될 수 있다. 오프닝(25A)은 더미금속층(23D)의 중심부분을 노출시킬 수 있다.
더미금속층(23D)이 제거될 수 있다. 더미금속층(23D)을 제거하기 위해, 습식식각이 적용될 수 있다. 예를 들어, SC1 케미컬을 이용하여 더미금속층(23D)을 제거할 수 있다. SC1 케미컬은 암모니아(NH40H), 과산화수소(H2O2)및 물(H2O)을 적절한 비율로 혼합한 용액이다. 더미금속층(23D)이 제거된 공간은 제2에어갭(24G2)으로 잔류할 수 있다.
제2에어갭(24G2)은 제2에어더미퓨즈(ADF2)가 될 수 있다.
위와 같이, 제1에어더미퓨즈(ADF1) 및 제2에어더미퓨즈(ADF2)는 더미퓨즈(DF)를 이룰 수 있으며, 더미퓨즈(DF)는 T자형 에어더미퓨즈를 형성할 수 있다.
도 16f에 도시된 바와 같이, 제2에어더미퓨즈(ADF2)를 포함한 제1캡핑층(25) 상에 제2층간절연층(26)이 형성될 수 있다. 제2층간절연층(26)은 저유전율 물질을 포함할 수 있다. 제2층간절연층(26)은 극저유전율 물질을 포함할 수 있다. 제2층간절연층(26)의 일부는 오프닝(25A)을 채울 수 있다. 오프닝(25A)의 폭이 좁기 때문에 제2층간절연층(26)에 의해 제2에어갭(24G2)이 채워지지 않을 수 있다.
퓨즈트렌치(27)가 형성될 수 있다. 퓨즈트렌치(27)는 제2층간절연층(26)을 식각하여 형성할 수 있다. 퓨즈트렌치(27)는 어느 한 방향으로 연장된 라인형상을 가질 수 있다. 퓨즈트렌치(27)는 싱글 트렌치일 수 있다.
도 16g에 도시된 바와 같이, 퓨즈트렌치(27) 내에 퓨즈배리어(28F) 및 퓨징라인(29F)이 형성될 수 있다. 퓨징라인(29F)과 퓨즈배리어(28F)는 배리어층과 금속층을 증착한 후에 CMP로 평탄화하여 형성할 수 있다.
퓨징라인(29F)은 더미퓨즈(DF)와 수직방향으로 오버랩될 수 있다. 따라서, 퓨징라인(29F)보다 하위 레벨에 더미퓨즈(DF)가 위치할 수 있다.
다음으로, 퓨징라인(29F), 퓨즈배리어(28F) 및 제2층간절연층(26) 상에 제2캡핑층(30)이 형성될 수 있다. 제2캡핑층(30)과 제1캡핑층(25)은 동일 물질일 수 있다.
도 17a 및 도 17b는 도 9에 도시된 퓨즈구조(600)를 제조하는 방법의 일예로서, A-A', B-B'선에 따른 방법을 설명한다. 도 17a 및 도 17b는 도 14a 및 도 14b에 도시된 방법과 유사할 수 있다.
도 17a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 기판(11) 상에 제1층간절연층(13B)이 형성될 수 있다. 제1층간절연층(13B)은 저유전율 물질을 포함할 수 있다. 제1층간절연층(13B)은 극저유전율 물질을 포함할 수 있다.
다음으로, 퓨즈트렌치(31)가 형성될 수 있다. 퓨즈트렌치(31)는 제1층간절연층(13B)을 식각하여 형성할 수 있다. 퓨즈트렌치(31)는 어느 한 방향으로 연장된 라인형상을 가질 수 있다. 퓨즈트렌치(31)는 싱글 트렌치일 수 있다.
퓨즈트렌치(31) 내에 퓨즈배리어(32F) 및 퓨징라인(33F)이 형성될 수 있다. 퓨징라인(33F)과 퓨즈배리어(32F)는 배리어층과 금속층을 증착한 후에 CMP로 평탄화하여 형성할 수 있다. 퓨징라인(33F)은 구리를 포함할 수 있다.
다음으로, 퓨징라인(33F), 퓨즈배리어(32F) 및 제1층간절연층(13B) 상에 제1캡핑층(34)이 형성될 수 있다. 제1캡핑층(34)은 질화물을 포함할 수 있다.
다음으로, 제1캡핑층(34) 상에 제2층간절연층(35)이 형성될 수 있다.
복수의 더미트렌치(36T)가 형성될 수 있다. 더미트렌치(36T)는 제2층간절연층(35)의 일부를 식각하여 형성할 수 있다. 더미트렌치(36T)는 퓨징라인(33F) 상부에 위치할 수 있다.
더미트렌치(36T)는 제1방향(Y)으로 연장되는 복수의 제1부분(36TA)을 포함할 수 있다. 더미트렌치(36T)의 제1부분(36TA)은 제2방향(X)으로 일정 간격을 갖고 복수개가 배치될 수 있다. 더미트렌치(36T)는 제2방향(X)으로 연장된 제2부분(36TB)을 더 포함할 수 있다. 더미트렌치(36T)의 제1부분(36TA)과 제2부분(36TB)은 상호 연결될 수 있다. 더미트렌치(36T)의 제2부분(36TB)은 제1부분(36TA)보다 라인선폭이 더 클 수 있다. 더미트렌치(36T)의 제2부분(36TB) 내에는 복수의 필라가 형성되지 않을 수 있다.
더미트렌치(36T)의 제1부분(36TA) 내에 더미배리어(37F') 및 제1에어갭(38G1)이 형성될 수 있다. 더미트렌치(36T)의 제2부분(36TB) 내에 더미배리어(37F') 및 더미금속층(39D)이 형성될 수 있다. 더미배리어(37F'), 제1에어갭(38G1) 및 더미금속층(39D)은 배리어층과 금속층의 증착 및 CMP에 의해 형성될 수 있다. 따라서, 더미트렌치(36T)의 제2부분(36TB) 내에는 에어갭이 형성되지 않을 수 있다. 복수의 제1에어갭(38G1) 사이에는 복수의 제1비-에어갭(38NG1)이 형성될 수 있다. 제1에어갭(38G1)과 제1비-에어갭(38NG1)은 제1에어더미퓨즈(ADF1)가 될 수 있다. 제1에어더미퓨즈(ADF1)는 도 9에 도시된 제1에어더미퓨즈(606)에 대응할 수 있다.
제1에어더미퓨즈(ADF1)는 퓨징라인(33F)보다 상위레벨일 수 있다. 퓨징라인(33F)은 제1에어더미퓨즈(ADF1)와 수직방향으로 오버랩될 수 있다.
다음으로, 제1에어더미퓨즈(ADF1)를 포함한 제2층간절연층(35) 상에 제2캡핑층(40)이 형성될 수 있다.
도 17b에 도시된 바와 같이, 제2캡핑층(40)에 오프닝(40A)이 형성될 수 있다. 오프닝(40A)의 크기 및 위치는 더미금속층(39D)의 제거효율을 높이기 위해 조절될 수 있다. 오프닝(40A)는 더미금속층(39D)의 중심부분을 노출시킬 수 있다.
더미금속층(39D)이 제거될 수 있다. 더미금속층(39D)을 제거하기 위해, 습식식각이 적용될 수 있다. 예를 들어, SC1 케미컬을 이용하여 더미금속층(39D)을 제거할 수 있다. SC1 케미컬은 암모니아(NH40H), 과산화수소(H2O2)및 물(H2O)을 적절한 비율로 혼합한 용액이다. 더미금속층(39D)이 제거된 공간은 제2에어갭(38G2)으로 잔류할 수 있다.
제2에어갭(38G2)은 제2에어더미퓨즈(ADF2)가 될 수 있다. 제2에어더미퓨즈(ADF2)는 도 9에 도시된 제2에어더미퓨즈(607)에 대응할 수 있다.
위와 같이, 제1에어더미퓨즈(ADF1) 및 제2에어더미퓨즈(ADF2)는 더미퓨즈(DF)를 이룰 수 있고, 더미퓨즈(DF)는 T자형 에어더미퓨즈를 형성할 수 있다.
도 18a 및 도 18b는 본 실시예들에 따른 이퓨즈를 포함하는 반도체장치의 일예를 도시한다. 도 18b는 도 18a의 A-A'선에 따른 퓨즈영역의 상세도이다
도 18a 및 도 18b에 도시된 바와 같이, 반도체장치(S100)는 다층 레벨 금속배선들(M1, M2, M3)과 다층 레벨 더미퓨즈(DF1, DF2, DF3)를 포함할 수 있다. 반도체장치(S100)는 퓨징라인(67) 및 퓨징라인(67)에 접속된 복수의 트랜지스터(Tr)을 더 포함할 수 있다.
기판(51)은 드라이버영역(51D)과 퓨즈영역(51F)을 포함할 수 있다. 드라이버영역(51D)은 퓨즈영역(51F)의 퓨즈를 구동하기 위한 구동소자가 형성될 영역일 수 있다. 예를 들어, 드라이버영역(51D)은 게이트어레이드라이버가 형성되는 영역일 수 있다.
드라이버영역(51D)에 복수 레벨의 금속배선들(M1, M2, M3)이 형성될 수 있다. 예를 들어, 금속배선들은 제1금속배선(M1), 제2금속배선(M2) 및 제3금속배선(M3)을 포함할 수 있다. 제1금속배선(M1)과 제2금속배선(M2)은 제1비아(V1)를 통해 전기적으로 연결될 수 있다. 제2금속배선(M2)과 제3금속배선(M3)은 제2비아(V2)를 통해 전기적으로 연결될 수 있다.
퓨즈영역(51F)에 퓨징라인(67) 및 복수 레벨의 더미퓨즈들(DF1, DF2, DF3)이 형성될 수 있다. 퓨징라인(67) 및 복수 레벨의 더미퓨즈들(DF1, DF2, DF3)은 소자분리층(52) 상부에 배치될 수 있다. 예를 들어, 더미퓨즈들은 제1더미퓨즈(DF1), 제2더미퓨즈(DF2) 및 제3더미퓨즈(DF3)를 포함할 수 있다.
제1더미퓨즈(DF1)와 제1금속배선(M1)은 동일 레벨일 수 있다. 제1더미퓨즈(DF1)는 도 6a 및 도 6b에 도시된 S자형 더미퓨즈(305)일 수 있다. 따라서, 제1더미퓨즈(DF1)는 제1에어더미퓨즈(306)와 제2에어더미퓨즈(307)를 포함할 수 있다. 제1에어더미퓨즈(306)는 복수의 제1에어갭(G1) 및 복수의 제1비-에어갭(NG1)을 포함할 수 있다. 제2에어더미퓨즈(307)는 제2에어갭(G2) 및 복수의 제2비-에어갭(NG2)을 포함할 수 있다. 다른 실시예에서, 제1더미퓨즈(DF1)은 도 10에 도시된 T자형 더미퓨즈(705)일 수 있다. 따라서, 제1더미퓨즈(DF1)는 제1에어더미퓨즈(706)와 제2에어더미퓨즈(707)를 포함할 수 있다. 제1에어더미퓨즈(706)는 복수의 제1에어갭(G1) 및 복수의 제1비-에어갭(NG1)을 포함할 수 있다. 제2에어더미퓨즈(707)는 제2에어갭(G2)을 포함할 수 있다.
퓨징라인(67), 제2더미퓨즈(DF2) 및 제2금속배선(M2)은 동일 레벨일 수 있다. 제2더미퓨즈(DF2)는 도 4a 및 도 4b에 도시된 S자형 더미퓨즈(105)일 수 있다. 따라서, 제2더미퓨즈(DF2)는 제1에어더미퓨즈(106)와 제2에어더미퓨즈(107)를 포함할 수 있다. 제1에어더미퓨즈(106)는 복수의 제1에어갭(G1) 및 복수의 제1비-에어갭(NG1)을 포함할 수 있다. 제2에어더미퓨즈(107)는 제2에어갭(G2) 및 복수의 제2비-에어갭(NG2)을 포함할 수 있다. 다른 실시예에서, 제2더미퓨즈(DF2)은 도 8에 도시된 T자형 더미퓨즈(505)일 수 있다. 따라서, 제2더미퓨즈(DF2)는 제1에어더미퓨즈(506)와 제2에어더미퓨즈(507)를 포함할 수 있다. 제1에어더미퓨즈(506)는 복수의 제1에어갭(G1) 및 복수의 제1비-에어갭(NG1)을 포함할 수 있다. 제2에어더미퓨즈(507)는 제2에어갭(G2)을 포함할 수 있다.
제3더미퓨즈(DF3)와 제3금속배선(M3)은 동일 레벨일 수 있다. 제3더미퓨즈(DF3)는 도 5a 및 도 5b에 도시된 S자형 더미퓨즈(205)일 수 있다. 따라서, 제3더미퓨즈(DF3)는 제1에어더미퓨즈(206)와 제2에어더미퓨즈(207)를 포함할 수 있다. 제1에어더미퓨즈(206)는 복수의 제1에어갭(G1) 및 복수의 제1비-에어갭(NG1)을 포함할 수 있다. 제2에어더미퓨즈(207)는 제2에어갭(G2) 및 복수의 제2비-에어갭(NG2)을 포함할 수 있다. 다른 실시예에서, 제3더미퓨즈(DF3)은 도 9에 도시된 T자형 더미퓨즈(605)일 수 있다. 따라서, 제3더미퓨즈(DF3)는 제1에어더미퓨즈(606)와 제2에어더미퓨즈(607)를 포함할 수 있다. 제1에어더미퓨즈(606)는 복수의 제1에어갭(G1) 및 복수의 제1비-에어갭(NG1)을 포함할 수 있다. 제2에어더미퓨즈(607)는 제2에어갭(G2)을 포함할 수 있다.
제2더미퓨즈(DF2)는 퓨징라인(67)과 동일 레벨에 배치되며, 아울러 퓨징라인(67) 양측에 배치될 수 있다. 제1더미퓨즈(DF1)는 퓨징라인(67)보다 하위레벨에 배치될 수 있고, 제1더미퓨즈(DF1)와 퓨징라인(67)은 수직방향으로 오버랩될 수 있다. 제3더미퓨즈(DF3)는 퓨징라인(67)보다 상위레벨에 배치될 수 있고, 제3더미퓨즈(DF3)와 퓨징라인(67)은 수직방향으로 오버랩될 수 있다.
제3금속배선(M3)의 일부, 즉 연장부는 캐소드전극(72) 및 애노드전극(73)이 될 수 있다. 캐소드전극(72) 및 애노드전극(73)은 각각 제3비아(V3) 및 제4비아(V4)를 통해 퓨징라인(67)의 양단부에 접속될 수 있다. 퓨징라인(67)은 상술한 실시예들에 도시된 것처럼, 제1부분(F1), 제2부분(F2) 및 중심부(FC)를 포함할 수 있다.
기판(51)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(51)은 반도체기판을 포함할 수 있다. 기판(51)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(51)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(51)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(51)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(51)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(51)에 활성영역(53)을 정의하는 소자분리층(52)이 형성될 수 있다. 소자분리층(52)은 STI 영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(52)은 얕은 트렌치, 예들 들어, 분리트렌치(Isolation trench)에 절연물질을 채워 형성할 수 있다. 소자분리층(52)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 활성영역(53)은 드라이버영역(51D)에 형성될 수 있다. 소자분리층(52)은 퓨즈영역(51F)에 형성될 수 있다.
드라이버영역(51D)에 복수의 구동소자가 형성될 수 있다. 본 실시예에서, 구동소자는 트랜지스터(Tr)를 포함할 수 있다. 다른 실시예에서, 구동소자는 스위칭 역할을 할 수 있는 다른 소자를 포함할 수도 있다. 구동소자는 MOSFET를 포함할 수 있다. 구동소자는 FINFET 등의 트랜지스터를 포함할 수 있다. 구동소자는 소스/드레인영역(54) 및 게이트전극(55)을 포함할 수 있다. 소스/드레인영역(54)은 활성영역(53) 내에 형성될 수 있다. 게이트전극(55)은 소스/드레인영역(54)들 사이의 활성영역(53) 상에 형성될 수 있다. 구동소자는 게이트절연층(56)을 더 포함할 수 있다. 게이트절연층(56)은 게이트전극(55)과 활성영역(53) 사이에 형성될 수 있다. 도시하지 않았으나, 구동소자는 게이트전극(55)의 양측벽에 형성된 게이트스페이서를 더 포함할 수 있다. 게이트절연층(56)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 70의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트전극(55)은 폴리실리콘, 금속, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 소스/드레인영역(54)은 도전형 도펀트가 도핑된 영역일 수 있다. 예컨대, 도전형 도펀트는 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다.
구동소자가 형성된 기판(51) 상에 제1층간절연층(57)이 형성될 수 있다. 제1층간절연층(57)은 저유전율 물질을 포함할 수 있다. 제1층간절연층(57)은 드라이버영역(51D) 및 퓨즈영역(51F)을 모두 커버링할 수 있다.
제1층간절연층(57)에 콘택플러그(58)가 형성될 수 있다. 콘택플러그(58)는 콘택홀(도면부호 생략)에 채워질 수 있다. 예를 들어, 제1층간절연층(57)의 일부를 식각하여 소스/드레인영역(54)을 노출시키는 콘택홀이 형성될 수 있다. 다음으로, 콘택홀에 금속층을 채운후 CMP 등의 평탄화를 진행하여 콘택플러그(58)를 형성할 수 있다. 콘택플러그(58)는 텅스텐을 포함할 수 있다. 다른 실시예에서, 콘택플러그(58)는 배리어층을 더 포함할 수 있다. 배리어층은 티타늄, 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 배리어층은 텅스텐층 형성전에 컨포멀하게 형성될 수 있다. 콘택플러그(58)는 드라이버영역(51D)에 형성될 수 있다.
콘택플러그(58)가 형성된 제1층간절연층(57) 상에 제2층간절연층(59)이 형성될 수 있다. 제2층간절연층(59)은 저유전율 물질을 포함할 수 있다. 제2층간절연층(59)은 극저유전율 물질(ultra low-k; ULK)을 포함할 수 있다.
제1트렌치(60)가 형성될 수 있다. 제1트렌치(60)는 제2층간절연층(59)을 식각하여 형성할 수 있다. 제1트렌치(60)에 의해 콘택플러그(58)가 노출될 수 있다. 제1트렌치(60)는 어느 한 방향, 즉, 제1방향으로 연장된 라인형상을 가질 수 있다. 제1트렌치(60)는 드라이버영역(51D)에 형성될 수 있다. 복수의 제1트렌치(60)가 형성될 수 있다.
제1더미트렌치(61)가 형성될 수 있다. 제1트렌치(60) 형성과 동시에, 또는 제1트렌치(60) 형성 이후에, 제1더미트렌치(61)가 형성될 수 있다. 제1더미트렌치(61)는 제2층간절연층(59)의 일부를 식각하여 형성할 수 있다. 제1더미트렌치(61)는 퓨즈영역(51F)에 형성될 수 있다. 제1더미트렌치(61)와 제1트렌치(60)는 라인선폭이 다를 수 있다. 제1트렌치(60)와 제1더미트렌치(61)는 동일 레벨일 수 있다. 제1트렌치(60)와 제1더미트렌치(61)는 동일 깊이일 수 있다. 제1트렌치(60)는 드라이버영역(51D)에 형성될 수 있고, 제1더미트렌치(61)는 퓨즈영역(51F)에 형성될 수 있다.
제1트렌치(60) 내에 제1금속배선(M1)이 형성될 수 있다. 제1더미트렌치(61) 내에 제1더미퓨즈(DF1)가 형성될 수 있다. 제1금속배선(M1) 및 제1더미퓨즈(DF1)는 동일레벨일 수 있다. 이와 같이, 제1더미퓨즈(DF1)는 제1금속배선 레벨(M1 level)에 형성될 수 있다.
제1캡핑층(62)이 형성될 수 있다. 제1캡핑층(62)은 제1금속배선(M1) 및 제1더미퓨즈(DF1)를 포함한 제2층간절연층(59) 상에 형성될 수 있다. 제1캡핑층(62)에 의해 제1더미퓨즈(DF1)의 상부가 밀폐될 수 있다.
제1캡핑층(62) 상에 제3층간절연층(63)이 형성될 수 있다. 제3층간절연층(63)은 저유전율 물질을 포함할 수 있다. 제3층간절연층(63)은 극저유전율 물질을 포함할 수 있다.
제2트렌치(64), 퓨즈트렌치(65) 및 제2더미트렌치(66)가 형성될 수 있다. 제2트렌치(64), 퓨즈트렌치(65) 및 제2더미트렌치(66)는 제3층간절연층(63)을 식각하여 형성할 수 있다. 제2트렌치(64)는 드라이버영역(51D)에 형성될 수 있고, 퓨즈트렌치(65) 및 제2더미트렌치(66)는 퓨즈영역(51F)에 형성될 수 있다.
제2트렌치(64) 내에 제2금속배선(M2)이 형성될 수 있다. 퓨즈트렌치(65) 내에 퓨징라인(67)이 형성될 수 있다. 제2더미트렌치(66) 내에 제2더미퓨즈(DF2)가 형성될 수 있다. 제2금속배선(M2), 퓨징라인(67) 및 제2더미퓨즈(DF2)는 동일레벨일 수 있다. 이와 같이, 퓨징라인(67)과 제2더미퓨즈(DF2)는 제2금속배선 레벨(M2 level)에 형성될 수 있다.
한편, 제2트렌치(64) 아래에 비아홀(도면부호 생략)이 더 형성될 수 있고, 비아홀 내에 제1비아(V1)가 형성될 수 있다.
제2캡핑층(68)이 형성될 수 있다. 제2캡핑층(68)은 제2금속배선(M2), 퓨징라인(67) 및 제2더미퓨즈(DF2)를 포함한 제3층간절연층(63) 상에 형성될 수 있다. 제2캡핑층(68)에 의해 제2더미퓨즈(DF2)의 상부가 밀폐될 수 있다. 제1비아(V1)를 통해 제1금속배선(M1)과 제2금속배선(M2)이 전기적으로 연결될 수 있다. 예를 들어, 제3금속배선(M3) 및 제2비아(V2)는 듀얼다마신 공정에 의해 형성될 수 있다. 듀얼다마신 공정은 다음과 같다. 먼저, 비아홀과 트렌치를 형성하고, 후속하여 금속층의 갭필 및 CMP에 의해 비아 및 금속배선을 동시에 형성할 수 있다. 듀얼다마신공정은, 비아퍼스트공정(Via first) 또는 트렌치퍼스트공정(Trench first) 등에 의해 구현될 수 있다.
제2캡핑층(68) 상에 제4층간절연층(69)이 형성될 수 있다. 제4층간절연층(69)은 저유전율 물질을 포함할 수 있다. 제3층간절연층(69)은 극저유전율 물질을 포함할 수 있다.
제3트렌치(70) 및 제3더미트렌치(71)가 형성될 수 있다. 제3트렌치(70) 및 제3더미트렌치(71)는 제4층간절연층(69)을 식각하여 형성할 수 있다. 제3트렌치(70)는 드라이버영역(51D)에 형성될 수 있고, 제3더미트렌치(71)는 퓨즈영역(51F)에 형성될 수 있다.
제3트렌치(70) 내에 제3금속배선(M3)이 형성될 수 있다. 제3더미트렌치(71) 내에 제3더미퓨즈(DF3)가 형성될 수 있다. 제3금속배선(M3) 및 제3더미퓨즈(DF3)는 동일레벨일 수 있다. 이와 같이, 제3더미퓨즈(DF3)는 제3금속배선 레벨(M3 level)에 형성될 수 있다.
한편, 제3트렌치(70) 아래에 비아홀(도면부호 생략)이 더 형성될 수 있고, 비아홀 내에 제2비아(V2)가 형성될 수 있다. 예를 들어, 제3금속배선(M3) 및 제2비아(V2)는 듀얼다마신 공정에 의해 형성될 수 있다. 제2비아(V2)를 통해 제2금속배선(M2)과 제3금속배선(M3)이 전기적으로 연결될 수 있다.
제3금속배선(M3)의 일부는 퓨징라인(67)의 양단부에 연결되는 캐소드전극(72) 및 애노드전극(73)이 될 수 있다. 퓨징라인(67)과 캐소드전극(72)은 제3비아(V3)를 통해 전기적으로 연결될 수 있다. 퓨징라인(67)과 애노드전극(73)은 제4비아(V4)를 통해 전기적으로 연결될 수 있다. 제2비아(V2), 제3비아(V3) 및 제4비아(V4)는 동일 물질이며, 동시에 형성될 수 있다. 캐소드전극(72)과 제3비아(V3)는 듀얼다마신 공정에 의해 형성될 수 있다. 애노드전극(73)과 제4비아(V4)는 듀얼다마신 공정에 의해 형성될 수 있다.
제3캡핑층(74)이 형성될 수 있다. 제3캡핑층(74)은 제3금속배선(M3), 제3더미퓨즈(DF3), 캐소드전극(72) 및 애노드전극(73)을 포함한 제4층간절연층(69) 상에 형성될 수 있다. 제3캡핑층(74)에 의해 제3더미퓨즈(DF3)의 상부가 밀폐될 수 있다.
도 18a 및 도 18b에 도시된 반도체장치(S100)는 제1더미퓨즈 내지 제3더미퓨즈(DF1, DF2, DF3)를 포함하고 있다. 즉, 다층 레벨 더미퓨즈를 포함하고 있다. 다른 실시예에서, 반도체장치는 제1더미퓨즈(DF1), 제2더미퓨즈(DF2) 또는 제3더미퓨즈(DF3) 중에서 선택된 하나의 싱글레벨 더미퓨즈를 포함할 수 있다. 또다른 실시예에서, 반도체장치는 제1더미퓨즈(DF1), 제2더미퓨즈(DF2) 또는 제3더미퓨즈(DF3) 중에서 선택된 2개의 듀얼 레벨 더미퓨즈를 포함할 수 있다.
도 19a 내지 도 19g는 도 18a 및 도 18b에 도시된 반도체장치의 제조 방법을 설명한다. 이하, 구동소자를 제외한 금속배선들(M1, M2, M3), 퓨징라인(67) 및 더미퓨즈들(DF1, DF2, DF3)의 제조 방법을 상세히 설명한다. 제1더미퓨즈(DF1)의 제조 방법은 도 13a 내지 도 13f를 참조하여 설명한다. 제2더미퓨즈(DF2) 및 퓨징라인(67)의 제조 방법은 도 12a 내지 도 12d를 참조하여 설명한다. 제3더미퓨즈(DF3)의 제조 방법은 도 14a 및 도 14b를 참조하여 설명한다.
먼저, 트랜지스터(Tr) 및 콘택플러그(58)가 형성된 제1층간절연층(57) 상에 제2층간절연층(59)이 형성될 수 있다(도 18a 참조).
도 19a에 도시된 바와 같이, 제2층간절연층(59)에 복수의 제1트렌치(60) 및 제1더미트렌치(61)가 형성될 수 있다. 제1트렌치(60)는 드라이버영역(51D)에 형성될 수 있고, 제1더미트렌치(61)는 퓨즈영역(51F)에 형성될 수 있다. 제1트렌치(60) 및 제1더미트렌치(61)는 제2층간절연층(59)의 일부를 식각하여 형성할 수 있다. 평면상으로 볼 때, 제1더미트렌치(61)는 S자형 형상(도 6a 및 도 6b 참조) 또는 T자형 형상(도 10 참조)일 수 있다. 제1더미트렌치(61)는 도 13a에 도시된 제1더미트렌치(21)와 동일할 수 있다.
도 19b에 도시된 바와 같이, 제1배리어층(81)이 형성될 수 있다. 제1배리어층(81)은 오버행(81A)을 갖고 제1트렌치(60) 및 제1더미트렌치(61) 상에 형성될 수 있다. 제1배리어층(81)은 티타늄, 티타늄질화물, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 제1배리어층(81)은 물리기상증착법(PVD)에 의해 형성될 수 있다. 물리기상증착법을 이용하는 경우, 제1배리어층(81)은 스텝커버리지가 나쁠 수 있다. 따라서, 제1더미트렌치(61)의 상부 모서리에 과증착되는 즉, 오버행(81A)이 발생할 수 있다.
제1배리어층(81) 상에 제1금속층(82)이 형성될 수 있다. 제1금속층(82)은 제1트렌치(60)를 보이드없이 채울 수 있다. 제1금속층(82)의 일부는 제1더미트렌치(61)에 형성될 수 있으나, 제1더미트렌치(61)를 채우지 않을 수 있다. 즉, 제1더미트렌치(61)의 폭이 좁기 때문에, 제1금속층(82) 형성시, 제1더미트렌치(61)의 내부가 빈공간, 즉, 제1더미퓨즈(DF1)로 잔류할 수 있다. 제1금속층(82)에 의해 제1더미퓨즈(DF1)의 입구가 캡핑될 수 있다. 제1금속층(82)은 구리를 포함할 수 있다. 제1금속층(82)은 전기도금법에 의해 형성될 수 있다.
도 19c에 도시된 바와 같이, 제1금속층(82)이 평탄화될 수 있다. 이에 따라, 제1트렌치(60) 내에 제1금속배선(M1)이 형성될 수 있다. 후속하여, 제1배리어층(81)이 평탄화될 수 있고, 이에 따라 제1트렌치(60) 내에 제1배리어(81D)가 형성될 수 있다. 제1더미트렌치(61) 내에는 제1더미퓨즈(DF1)가 오픈될 수 있고, 제1더미트렌치(61)의 바닥 및 측벽들 상에 제1더미배리어(81F')가 형성될 수 있다. 제1더미퓨즈(DF1)의 상부는 오픈되어 있을 수 있다. 제1금속배선(M1)을 형성하기 위해, 제2층간절연층(59)의 상부 표면으로부터 제1금속층(82)이 제거될 수 있다. 제1배리어(81D) 및 제1더미배리어(81F')를 형성하기 위해, 제2층간절연층(59)의 상부 표면으로부터 제1배리어층(81)이 제거될 수 있다.
제1더미퓨즈(DF1)는 도 13c에 도시된 더미퓨즈(DF)와 동일할 수 있고, 이에 따라, 제1더미퓨즈(DF1)는 제1에어더미퓨즈(ADF1) 및 제2에어더미퓨즈(ADF2)를 포함할 수 있다. 평면상으로 볼 때, 제1더미퓨즈(DF1)는 S자형 형상(도 6a 및 도 6b 참조) 또는 T자형 형상(도 10 참조)일 수 있다.
도 19d에 도시된 바와 같이, 제1캡핑층(62)이 형성될 수 있다. 제1캡핑층(62)은 제1금속배선(M1) 및 제1더미퓨즈(DF1)를 포함한 제2층간절연층(59) 상에 형성될 수 있다. 제1캡핑층(62)은 질화물을 포함할 수 있다. 제1캡핑층(62)에 의해 제1더미퓨즈(DF1)의 상부가 밀폐될 수 있다.
다음으로, 제1캡핑층(62) 상에 제3층간절연층(63)이 형성될 수 있다. 제3층간절연층(63)은 저유전율 물질을 포함할 수 있다. 제3층간절연층(63)은 극저유전율 물질을 포함할 수 있다.
제2트렌치(64), 퓨즈트렌치(65) 및 제2더미트렌치(66)가 형성될 수 있다. 제2트렌치(64), 퓨즈트렌치(65) 및 제2더미트렌치(66)는 제3층간절연층(63)을 식각하여 형성할 수 있다. 제1트렌치(64)는 드라이버영역(51D)에 형성될 수 있고, 퓨즈트렌치(65) 및 제2더미트렌치(66)는 퓨즈영역(51F)에 형성될 수 있다. 평면상으로 볼 때, 제2더미트렌치(66)는 S자형 형상(도 4a 및 도 4b 참조) 또는 T자형 형상(도 8 참조)일 수 있다. 퓨즈트렌치(65) 및 제2더미트렌치(66)는 도 12a에 도시된 퓨즈트렌치(14) 및 제1더미트렌치(15)와 동일할 수 있다.
다음으로, 제2배리어층(83)이 형성될 수 있다. 제2배리어층(83)은 오버행(83A)을 갖고 제2트렌치(64), 퓨즈트렌치(65) 및 제2더미트렌치(66) 상에 형성될 수 있다. 제2배리어층(83)은 티타늄, 티타늄질화물, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 제2배리어층(83)은 물리기상증착법(PVD)에 의해 형성될 수 있다. 물리기상증착법을 이용하는 경우, 제2배리어층(83)은 스텝커버리지가 나쁠 수 있다. 따라서, 제2더미트렌치(66)의 상부 모서리에 과증착되는 즉, 오버행(83A) 이 발생할 수 있다.
제2배리어층(83) 상에 제2금속층(84)이 형성될 수 있다. 제2금속층(84)은 제2트렌치(64) 및 퓨즈트렌치(65)를 보이드없이 채울 수 있다. 제2금속층(84)의 일부는 제2더미트렌치(66)에 형성될 수 있으나, 제2더미트렌치(66)를 채우지 않을 수 있다. 즉, 제2더미트렌치(66)의 라인선폭이 좁기 때문에, 제2금속층(84) 형성시, 제2더미트렌치(66)의 내부가 빈공간, 즉, 제2더미퓨즈(DF2)로 잔류할 수 있다. 제2금속층(84)에 의해 제2더미퓨즈(DF2)의 입구가 캡핑될 수 있다. 제2금속층(84)은 구리를 포함할 수 있다. 제2금속층(84)은 전기도금법에 의해 형성될 수 있다.
도 19e에 도시된 바와 같이, 제2금속층(84)이 평탄화될 수 있다. 이에 따라, 제2트렌치(64) 내에 제2금속배선(M2)이 형성될 수 있다. 후속하여, 제2배리어층(83)이 평탄화될 수 있고, 이에 따라 제2트렌치(64) 내에 제2배리어(83D)가 형성될 수 있다. 퓨즈트렌치(65) 내에는 퓨징라인(67) 및 퓨즈배리어(83F)가 형성될 수 있다. 제2더미트렌치(66) 내에는 제2더미퓨즈(DF2)가 오픈될 수 있고, 제2더미트렌치(66)의 바닥 및 측벽들 상에 제2더미배리어(83F')가 형성될 수 있다. 제2더미퓨즈(DF2)의 상부는 오픈되어 있을 수 있다. 제2금속배선(M2)을 형성하기 위해, 제3층간절연층(63)의 상부 표면으로부터 제2금속층(84)이 제거될 수 있다. 제2배리어(83D), 퓨즈배리어(83F) 및 제2더미배리어(83F')를 형성하기 위해, 제3층간절연층(63)의 상부 표면으로부터 제2배리어층(83)이 제거될 수 있다. 도시되지 않았으나, 도 18a를 다시 참조하면, 제2금속배선(M2)과 제1금속배선(M1)은 제1비아(V1)을 통해 전기적으로 연결될 수 있다. 제1비아(V1)는 제2트렌치(64)를 형성하기 전에 형성될 수 있다. 또는 제2트렌치(64) 형성과 동시에 비아홀들이 형성될 수 있고, 제2금속배선(M2) 형성시 제2금속층(84)이 비아홀들을 채울 수 있다. 이로써, 제2금속층(84)에 의해 제1비아(V1)가 형성될 수 있다.
제2더미퓨즈(DF2)는 도 12c에 도시된 더미퓨즈(DF)와 동일할 수 있고, 이에 따라, 제2더미퓨즈(DF2)는 제1에어더미퓨즈(ADF1) 및 제2에어더미퓨즈(ADF2)를 포함할 수 있다. 평면상으로 볼 때, 제2더미퓨즈(DF2)는 S자형 형상(도 4a 및 도 4b 참조) 또는 T자형 형상(도 8 참조)일 수 있다.
도 19f에 도시된 바와 같이, 제2캡핑층(68)이 형성될 수 있다. 제2캡핑층(68)은 제2금속배선(M2), 퓨징라인(67) 및 제2더미퓨즈(DF2)를 포함한 제3층간절연층(63) 상에 형성될 수 있다. 제2캡핑층(68)은 질화물을 포함할 수 있다. 제2캡핑층(68)에 의해 제2더미퓨즈(DF2)의 상부가 밀폐될 수 있다.
다음으로, 제2캡핑층(68) 상에 제4층간절연층(69)이 형성될 수 있다. 제4층간절연층(69)은 저유전율 물질을 포함할 수 있다. 제4층간절연층(69)은 극저유전율 물질을 포함할 수 있다.
제4층간절연층(69)에 복수의 제3트렌치(70) 및 제3더미트렌치(71)가 형성될 수 있다. 제3트렌치(70)는 드라이버영역(51D)에 형성될 수 있고, 제3더미트렌치(71)는 퓨즈영역(51F)에 형성될 수 있다. 제3트렌치(70) 및 제3더미트렌치(71)는 제4층간절연층(69)의 일부를 식각하여 형성할 수 있다. 평면상으로 볼 때, 제3더미트렌치(71)는 S자형 형상(도 5a 및 도 5b 참조) 또는 T자형 형상(도 9 참조)일 수 있다. 제3더미트렌치(71)는 도 14b에 도시된 제1더미트렌치(36)와 동일할 수 있고, 이에 따라, 제3더미트렌치(71)는 제1부분(36A)과 제2부분(36B)을 포함할 수 있다.
다음으로, 제3배리어층(85)이 형성될 수 있다. 제3배리어층(85)은 오버행(85A)을 갖고 제3트렌치(70) 및 제3더미트렌치(71) 상에 형성될 수 있다. 제3배리어층(85)은 티타늄, 티타늄질화물, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 제3배리어층(85)은 물리기상증착법(PVD)에 의해 형성될 수 있다. 물리기상증착법을 이용하는 경우, 제3배리어층(85)은 스텝커버리지가 나쁠 수 있다. 따라서, 제3더미트렌치(71)의 상부 모서리에 과증착되는 즉, 오버행(85A)이 발생할 수 있다.
제3배리어층(85) 상에 제3금속층(86)이 형성될 수 있다. 제3금속층(86)은 제3트렌치(70)를 보이드없이 채울 수 있다. 제3금속층(86)의 일부는 제3더미트렌치(71)에 형성될 수 있으나, 제3더미트렌치(71)를 채우지 않을 수 있다. 즉, 제3더미트렌치(71)의 라인선폭이 좁기 때문에, 제3금속층(86) 형성시, 제3더미트렌치(71)의 내부가 빈공간, 즉, 제3더미퓨즈(DF3)로 잔류할 수 있다. 제3금속층(86)에 의해 제3더미퓨즈(DF3)의 입구가 캡핑될 수 있다. 제3금속층(86)은 구리를 포함할 수 있다. 제3금속층(86)은 전기도금법에 의해 형성될 수 있다.
제3더미퓨즈(DF3)는 도 14b에 도시된 더미퓨즈(DF)와 동일할 수 있고, 이에 따라, 제3더미퓨즈(DF3)는 제1에어더미퓨즈(ADF1) 및 제2에어더미퓨즈(ADF2)를 포함할 수 있다. 평면상으로 볼 때, 제3더미퓨즈(DF3)는 S자형 형상(도 5a 및 도 5b 참조) 또는 T자형 형상(도 9 참조)일 수 있다.
도 19g에 도시된 바와 같이, 제3금속층(86)이 평탄화될 수 있다. 이에 따라, 제3트렌치(70) 내에 제3금속배선(M3)이 형성될 수 있다. 후속하여, 제3배리어층(85)이 평탄화될 수 있고, 이에 따라 제3트렌치(70) 내에 제3배리어(85D)가 형성될 수 있다. 제3더미트렌치(71) 내에는 제3더미퓨즈(DF3)가 오픈될 수 있고, 제3더미트렌치(71)의 바닥 및 측벽들 상에 제3더미배리어(85F')가 형성될 수 있다. 제3더미퓨즈(DF3)의 상부는 오픈되어 있을 수 있다. 제3금속배선(M3)을 형성하기 위해, 제4층간절연층(69)의 상부 표면으로부터 제3금속층(86)이 제거될 수 있다. 제3배리어(85D) 및 제3더미배리어(85F')를 형성하기 위해, 제4층간절연층(69)의 상부 표면으로부터 제3배리어층(85)이 제거될 수 있다. 도시되지 않았으나, 도 18a를 다시 참조하면, 제3금속배선(M3)의 일부, 즉 연장부는 캐소드전극(72) 및 애노드전극(73)이 될 수 있다. 캐소드전극(72) 및 애노드전극(73)은 각각 제3비아(V3) 및 제4비아(V4)를 통해 퓨징라인(67)의 양단부에 접속될 수 있다. 제3비아(V3) 및 제4비아(V4)는 제3트렌치(70)를 형성하기 전에 형성될 수 있다. 또는 제3트렌치(70) 형성과 동시에 비아홀들이 형성될 수 있고, 제3금속배선(M3) 형성시 제3금속층(86)이 비아홀들을 채울 수 있다. 이로써, 제3금속층(86)에 의해 제3비아(V3) 및 제4비아(V4)가 형성될 수 있다. 제2금속배선(M2)과 제3금속배선(M3)은 제2비아(V2)을 통해 전기적으로 연결될 수 있다. 제2비아(V2)는 제3트렌치(70)를 형성하기 전에 형성될 수 있다. 또는 제3트렌치(70) 형성과 동시에 비아홀들이 형성될 수 있고, 제3금속배선(M3) 형성시 제3금속층(86)이 비아홀들을 채울 수 있다. 이로써, 제3금속층(86)에 의해 제2비아(V2)가 형성될 수 있다. 제2비아(V2), 제3비아(V3) 및 제4비아(V4)는 동시에 형성될 수 있다.
다음으로, 제3캡핑층(74)이 형성될 수 있다. 제3캡핑층(74)은 제3금속배선(M3) 및 제3더미퓨즈(DF3)를 포함한 제4층간절연층(69) 상에 형성될 수 있다. 제3캡핑층(74)은 질화물을 포함할 수 있다. 제3캡핑층(74)에 의해 제3더미퓨즈(DF3)의 상부가 밀폐될 수 있다.
제5실시예 내지 제8실시예에 따른 퓨즈구조(500, 600, 700, 800)는 BEOL(Back End of Line) 공정에서 형성될 수 있다. 제5실시예 내지 제8실시예에 따른 퓨즈구조(500, 600, 700, 800)를 포함하는 반도체장치 및 그의 제조 방법은 도 19a 내지 도 19g를 참조하기로 한다. 아울러, 더미금속층들을 제거하는 방법들은 도 15a 내지 도 15e, 도 16a 내지 도 16g, 도 17a 및 도 17b를 참조하기로 한다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100 : 퓨즈구조 101 : 제1전극
102 : 제2전극 103 : 퓨징라인
104 : 절연층 105 : 더미퓨즈
106 : 제1에어더미퓨즈 107 : 제2에어더미퓨즈
G1 : 제1에어갭 NG1 : 제1비-에어갭
G2 : 제2에어갭 NG2 : 제2비-에어갭
102 : 제2전극 103 : 퓨징라인
104 : 절연층 105 : 더미퓨즈
106 : 제1에어더미퓨즈 107 : 제2에어더미퓨즈
G1 : 제1에어갭 NG1 : 제1비-에어갭
G2 : 제2에어갭 NG2 : 제2비-에어갭
Claims (57)
- 제1부분, 제2부분 및 제1부분과 제2부분 사이의 중심부를 포함하는 퓨징라인;
상기 퓨징라인에 이웃하는 더미퓨즈를 포함하고,
상기 더미퓨즈는,
상기 퓨징라인과 평행하는 제1방향으로 연장된 복수의 제1에어갭을 포함하는 제1에어더미퓨즈; 및
상기 퓨징라인과 교차하는 제2방향으로 연장된 제2에어갭을 포함하는 제2에어더미퓨즈
를 포함하는 퓨즈 구조.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 더미퓨즈는 상기 퓨징라인과 동일 레벨이며, 상기 퓨징라인의 양측에 배치되는 퓨즈구조.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 더미퓨즈는 상기 퓨징라인보다 하위 레벨에 배치되고, 상기 퓨징라인과 오버랩되는 퓨즈구조.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 더미퓨즈는 상기 퓨징라인보다 상위 레벨에 배치되고, 상기 퓨징라인과 오버랩되는 퓨즈구조.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제2에어갭은 상기 퓨징라인의 중심부와 동일 직선 상에 배치되는 퓨즈 구조.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1에어더미퓨즈는,
상기 복수의 제1에어갭 사이의 복수의 제1비-에어갭을 더 포함하는 퓨즈 구조.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제6항에 있어서,
상기 제2에어더미퓨즈는,
상기 제2에어갭 내부에 어레이된 복수의 제2비-에어갭을 더 포함하는 퓨즈 구조.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제1비-에어갭 및 제2비-에어갭은 상기 제1에어갭 및 제2에어갭보다 유전율이 더 큰 퓨즈 구조.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제1비-에어갭 및 제2비-에어갭은 절연물질을 포함하는 퓨즈 구조.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제1비-에어갭 및 제2비-에어갭은 3.9보다 낮은 유전율을 갖는 극저유전율 물질을 포함하는 퓨즈 구조.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1에어갭 및 제2에어갭은 각각 라인 형상을 갖는 퓨즈 구조.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 제1에어갭 및 제2에어갭은 상기 퓨징라인보다 작은 라인선폭을 갖는 퓨즈 구조.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 제2에어갭은 상기 제1에어갭보다 큰 라인선폭을 갖는 퓨즈 구조.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제2에어더미퓨즈는 상기 제1에어더미퓨즈보다 작은 면적을 갖는 퓨즈 구조.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 퓨징라인은 구리를 포함하는 퓨즈 구조.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 더미퓨즈는 3.9보다 낮은 유전율을 갖는 극저유전율 물질 내에 형성되는 퓨즈 구조.
- 제1부분, 제2부분 및 제1부분과 제2부분 사이의 중심부를 포함하는 퓨징라인;
상기 퓨징라인보다 하위 레벨에 배치되고, 상기 퓨징라인과 오버랩되는 제1더미퓨즈;
상기 퓨징라인의 양측에 배치되고 상기 퓨징라인과 동일레벨인 제2더미퓨즈; 및
상기 퓨징라인보다 상위 레벨에 배치되고, 상기 퓨징라인과 오버랩되는 제3더미퓨즈를 포함하고,
상기 제1 내지 제3더미퓨즈는 각각,
상기 퓨징라인과 평행하는 제1방향으로 연장된 복수의 제1에어갭을 포함하는 제1에어더미퓨즈; 및
상기 퓨징라인과 교차하는 제2방향으로 연장된 제2에어갭을 포함하는 제2에어더미퓨즈
를 포함하는 퓨즈 구조.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 제2에어갭은 상기 퓨징라인의 중심부와 동일 직선 상에 배치되는 퓨즈 구조.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 제1 내지 제3더미 구조는 각각,
상기 복수의 제1에어갭 사이의 복수의 제1비-에어갭 및 상기 제2에어갭 내부에 어레이된 복수의 제2비-에어갭을 더 포함하는 퓨즈 구조.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제19항에 있어서,
상기 제1비-에어갭 및 제2비-에어갭은 상기 제1에어갭 및 제2에어갭보다 유전율이 더 큰 퓨즈 구조.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제19항에 있어서,
상기 제1비-에어갭 및 제2비-에어갭은 절연물질을 포함하는 퓨즈 구조.
- ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제19항에 있어서,
상기 제1비-에어갭 및 제2비-에어갭은 3.9보다 낮은 유전율을 갖는 극저유전율 물질을 포함하는 퓨즈 구조.
- ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 제1에어갭 및 제2에어갭은 각각 라인 형상을 갖는 퓨즈 구조.
- ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈제23항에 있어서,
상기 제1에어갭 및 제2에어갭은 상기 퓨징라인보다 작은 라인선폭을 갖는 퓨즈 구조.
- ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 제2에어더미퓨즈는 상기 제1에어더미퓨즈보다 작은 면적을 갖는 퓨즈 구조.
- ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 퓨징라인은 전기적으로 프로그래밍이 가능한 물질을 포함하는 퓨즈 구조.
- ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 퓨징라인은 구리를 포함하는 퓨즈 구조.
- ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 제1 내지 제3더미퓨즈는 각각, 3.9보다 낮은 유전율을 갖는 극저유전율 물질 내에 형성되는 퓨즈 구조.
- 구리 이-퓨즈를 포함하는 퓨즈구조; 및
상기 퓨즈구조의 어느 하나의 부분에 접속된 트랜지스터를 포함하고,
상기 퓨즈구조는,
제1부분, 제2부분 및 제1부분과 제2부분 사이의 중심부를 포함하는 퓨징라인;
상기 퓨징라인에 이웃하는 더미퓨즈를 포함하고,
상기 더미퓨즈는,
상기 퓨징라인과 평행하는 제1방향으로 연장된 복수의 제1에어갭을 포함하는 제1에어더미퓨즈; 및
상기 퓨징라인과 교차하는 제2방향으로 연장된 복수의 제2에어갭을 포함하는 제2에어더미퓨즈
를 포함하는 반도체장치.
- ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈제29항에 있어서,
상기 트랜지스터 상부에 형성된 제1금속배선;
상기 제1금속배선 상부에 형성된 제2금속배선; 및
상기 제2금속배선 상부에 형성된 제3금속배선을 더 포함하고,
상기 제1금속배선과 제2금속배선은 제1비아를 통해 접속되고, 상기 제2금속배선과 제3금속배선은 제2비아를 통해 접속되며, 상기 트랜지스터와 제1금속배선은 콘택플러그를 통해 접속되는 반도체장치.
- ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈제30항에 있어서,
상기 더미퓨즈는 상기 퓨징라인 및 제1금속배선과 동일 레벨이며, 상기 퓨징라인의 양측에 배치되는 반도체장치. - ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈제30항에 있어서,
상기 더미퓨즈는 상기 제1금속배선과 동일레벨로서 상기 퓨징라인 하부에 배치되고, 상기 퓨징라인과 수직방향으로 오버랩되는 반도체장치.
- ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈제30항에 있어서,
상기 더미퓨즈는 상기 제3금속배선과 동일레벨로서 상기 퓨징라인 상부에 배치되고, 상기 퓨징라인과 수직방향으로 오버랩되는 반도체장치.
- ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈제30항에 있어서,
상기 더미퓨즈는 상기 제1금속배선과 동일레벨인 제1더미퓨즈, 상기 제2금속배선 및 퓨징라인과 동일 레벨인 제2더미퓨즈 및 상기 제3금속배선과 동일레벨인 제3더미퓨즈를 포함하는 반도체장치.
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Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020160014089A KR102471641B1 (ko) | 2016-02-04 | 2016-02-04 | 퓨즈구조 및 그를 포함하는 반도체장치 |
US15/196,988 US9735104B1 (en) | 2016-02-04 | 2016-06-29 | Fuse structure having multiple air dummy fuses |
TW105126085A TWI702708B (zh) | 2016-02-04 | 2016-08-16 | 熔斷器結構及包含其之半導體裝置 |
CN201610949412.9A CN107039404B (zh) | 2016-02-04 | 2016-10-26 | 熔丝结构和包括熔丝结构的半导体器件 |
US15/646,860 US10163782B2 (en) | 2016-02-04 | 2017-07-11 | Fuse structure having multiple air dummy fuses |
US16/196,651 US10727181B2 (en) | 2016-02-04 | 2018-11-20 | Fuse structure having air dummy fuses and semiconductor device including the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020160014089A KR102471641B1 (ko) | 2016-02-04 | 2016-02-04 | 퓨즈구조 및 그를 포함하는 반도체장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20170092870A KR20170092870A (ko) | 2017-08-14 |
KR102471641B1 true KR102471641B1 (ko) | 2022-11-29 |
Family
ID=59498053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020160014089A KR102471641B1 (ko) | 2016-02-04 | 2016-02-04 | 퓨즈구조 및 그를 포함하는 반도체장치 |
Country Status (4)
Country | Link |
---|---|
US (3) | US9735104B1 (ko) |
KR (1) | KR102471641B1 (ko) |
CN (1) | CN107039404B (ko) |
TW (1) | TWI702708B (ko) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
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- 2016-08-16 TW TW105126085A patent/TWI702708B/zh active
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Also Published As
Publication number | Publication date |
---|---|
US20170309567A1 (en) | 2017-10-26 |
US10163782B2 (en) | 2018-12-25 |
US20190109089A1 (en) | 2019-04-11 |
TWI702708B (zh) | 2020-08-21 |
US9735104B1 (en) | 2017-08-15 |
TW201729393A (zh) | 2017-08-16 |
US20170229395A1 (en) | 2017-08-10 |
US10727181B2 (en) | 2020-07-28 |
KR20170092870A (ko) | 2017-08-14 |
CN107039404A (zh) | 2017-08-11 |
CN107039404B (zh) | 2020-03-03 |
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A201 | Request for examination | ||
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