JP5435713B2 - 半導体装置の製造方法、製造プログラム、及び半導体装置 - Google Patents
半導体装置の製造方法、製造プログラム、及び半導体装置 Download PDFInfo
- Publication number
- JP5435713B2 JP5435713B2 JP2009172246A JP2009172246A JP5435713B2 JP 5435713 B2 JP5435713 B2 JP 5435713B2 JP 2009172246 A JP2009172246 A JP 2009172246A JP 2009172246 A JP2009172246 A JP 2009172246A JP 5435713 B2 JP5435713 B2 JP 5435713B2
- Authority
- JP
- Japan
- Prior art keywords
- current control
- characteristic
- control element
- characteristic extraction
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
図3から図13を参照して、本発明による半導体装置、及び半導体装置の製造方法の第1の実施の形態について説明する。本実施の形態における半導体装置は、電流制御素子として電気溶断型のヒューズ素子を利用した記憶素子を備える。
第1の実施の形態では、記憶素子20としてヒューズ素子を利用したが、アンチヒューズ素子を利用してもよい。第2の実施の形態における記憶素子20は、所定の供給エネルギーに応じて絶縁破壊されることでノード間を電気的に接続するアンチヒューズが使用される(例示:MOS(Metal Oxide Semiconductor)構造型アンチヒューズ素子)。このとき、データ書込み装置100が予め保持する相関情報104は、例えば、アンチヒューズの絶縁膜の膜厚と不良率との関係や、膜厚と最適印加電圧との相関関係である。又、特性抽出用パタン30(特性抽出用素子)としてアンチヒューズと同様な構成のMOSトランジスタがウエハ1上に形成される。
10:半導体装置
20:記憶素子
30、30A、30B:特性抽出用パタン
100:データ書込み装置
101:素子特性抽出部
102:供給エネルギー設定部
103:データ書込み部
104:相関情報
M3、M4:配線
M1、M10、M11:下層金属配線
M2、M20、M21:上層金属配線
N1〜N12:端子
Claims (22)
- 半導体ウエハ上に形成されたスクライブ領域上に設けられた素子特性抽出用パタンの素子特性を測定するステップと、
前記素子特性を、前記素子特性抽出用パタンに対応付けられた電流制御素子の素子特性として抽出するステップと、
抽出された前記素子特性に基づいて、前記半導体ウエハ上におけるノード間に形成された前記電流制御素子に供給するエネルギーを設定するステップと、
設定された前記エネルギーを前記電流制御素子に供給し、前記電流制御素子の素子破壊によって前記ノード間の電気的接続を不可逆的に制御するステップと、
前記素子特性抽出用パタンをダイシングによって削除するステップと
を具備する
半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最適なエネルギーとの相関関係を予め用意するステップを更に具備し、
前記供給エネルギーを設定するステップは、抽出された前記素子特性と前記相関関係とを用いて前記供給エネルギーを設定するステップを備える
半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記電流制御素子はヒューズ素子であり、
前記素子特性を測定するステップは、前記素子特性抽出用パタンの配線抵抗を測定するステップを備え、
前記電流制御素子の素子特性を抽出するステップは、前記素子特性抽出用パタンの配線抵抗を素子特性として抽出するステップを備える
半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記電流制御素子は、ヒューズ素子であり、
前記素子特性を測定するステップは、前記素子特性抽出用パタンのビア抵抗を測定するステップを備え、
前記電流制御素子の素子特性を抽出するステップは、前記素子特性抽出用パタンのビア抵抗を素子特性として抽出するステップを備える
半導体装置の製造方法。 - 請求項3又は4に記載の半導体装置の製造方法において、
前記ヒューズ素子はビアを有し、供給されたエネルギーによって、前記ビアが形成された領域にボイドが発生することにより、前記ノード間の電気的接続が不可逆的に切断される
半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記電流制御素子は、MOS(Metal Oxide Semiconductor)構造のアンチヒューズ素子であり、
前記素子特性を測定するステップは、前記素子特性抽出用パタンのゲート酸化膜の膜厚を測定するステップを備え、
前記電流制御素子の素子特性を抽出するステップは、前記素子特性抽出用パタンのゲート酸化膜の膜厚を素子特性として抽出するステップを備える
半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、
前記相関関係を予め用意するステップは、電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最小エネルギーとの相関関係を用意するステップを備える
半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記相関関係を予め用意するステップは、電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最大エネルギーとの相関関係を用意するステップを備える
半導体装置の製造方法。 - 請求項1から8のいずれか1項に記載の半導体装置の製造方法において、
前記素子特性として抽出するステップは、前記測定された素子特性を前記素子特性抽出用パタンとの距離が所定の範囲内にある電流制御素子の素子特性として抽出するステップを備える
半導体装置の製造方法。 - 請求項1から9のいずれか1項に記載の半導体装置の製造方法において、
前記ウエハには、前記電流制御素子を利用した記憶素子が形成され、
前記ノード間の電気的接続を不可逆的に制御するステップは、前記記憶素子に対し不可逆的にデータを書込むステップを備える
半導体装置の製造方法。 - 請求項1から10のいずれか1項に記載の半導体装置の製造方法をコンピュータに実行させる半導体装置の製造プログラム。
- 半導体ウエハ上に形成された素子特性抽出用パタンの素子特性を測定し、前記素子特性を、前記素子特性抽出用パタンに対応付けられた電流制御素子の素子特性として抽出する素子特性抽出部と、
抽出された前記素子特性に基づいて、前記半導体ウエハ上におけるノード間に形成された前記電流制御素子に供給するエネルギーを設定する供給エネルギー設定部と、
設定された前記エネルギーを前記電流制御素子に供給し、前記電流制御素子の素子破壊によって前記ノード間の電気的接続を不可逆的に制御することで、記憶素子にデータを書込むデータ書込み部と、
前記電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最適なエネルギーとの相関関係を相関情報として記録された記憶装置と
を具備し、
前記供給エネルギー設定部は、抽出された前記素子特性と前記相関関係とを用いて前記供給エネルギーを設定する
データ書込み装置。 - 請求項12に記載のデータ書込み装置において、
前記電流制御素子はヒューズ素子であり、
前記素子特性抽出部は、前記素子特性抽出用パタンの配線抵抗を測定し、前記配線抵抗を素子特性として抽出する
データ書込み装置。 - 請求項12に記載のデータ書込み装置において、
前記電流制御素子は、ヒューズ素子であり、
前記素子特性抽出部は、前記素子特性抽出用パタンのビア抵抗を測定し、前記ビア抵抗を素子特性として抽出するステップを備える
データ書込み装置。 - 請求項13又は14に記載のデータ書込み装置において、
前記ヒューズ素子はビアを有し、供給されたエネルギーによって、前記ビアが形成された領域にボイドが発生することにより、前記ノード間の電気的接続が不可逆的に切断される
データ書込み装置。 - 請求項12に記載のデータ書込み装置において、
前記電流制御素子は、MOS(Metal Oxide Semiconductor)構造のアンチヒューズ素子であり、
前記素子特性抽出部は、前記素子特性抽出用パタンのゲート酸化膜の膜厚を測定し、前記膜厚を素子特性として抽出する
データ書込み装置。 - 請求項12に記載のデータ書込み装置において、
前記記憶装置は、電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最小エネルギーとの相関関係を前記相関情報として記録する
データ書込み装置。 - 請求項17に記載のデータ書込み装置において、
前記記憶装置は、電流制御素子の素子特性と、ノード間の電気的接続を制御するために前記電流制御素子に供給される最大エネルギーとの相関関係を前記相関情報として記録する
データ書込み装置。 - 請求項12から18のいずれか1項に記載のデータ書込み装置において、
前記素子特性抽出部は、前記測定された素子特性を前記素子特性抽出用パタンとの距離が所定の範囲内にある電流制御素子の素子特性として抽出する
データ書込み装置。 - 半導体ウエハ上に形成され、ノード間における不可逆的な電気的接続を制御する電流制御素子と、
前記半導体ウエハ上に形成され、前記電流制御素子と同じ素子特性が設定された特性抽出用パタンと、
を具備し、
前記電流制御素子と前記特性抽出用パタンとの距離は、前記電流制御素子が搭載された半導体装置のサイズ以内であり、
前記特性抽出用パタンは、ダイシングによって切除されるスクライブ領域に形成される
半導体装置。 - 請求項20に記載の半導体装置において、
前記電流制御素子は、ビアを有するヒューズ素子であり、供給されたエネルギーによって、前記ビアが形成された領域にボイドが発生することにより、前記ノード間の電気的接続が不可逆的に切断される
半導体装置。 - 請求項20に記載の半導体装置において、
前記電流制御素子は、供給されるエネルギーによって絶縁膜が破壊され、前記ノード間を不可逆的に電気的に接続するMOS(Metal Oxide Semiconductor)構造のアンチヒューズ素子である
半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009172246A JP5435713B2 (ja) | 2009-07-23 | 2009-07-23 | 半導体装置の製造方法、製造プログラム、及び半導体装置 |
US12/826,100 US8213209B2 (en) | 2009-07-23 | 2010-06-29 | Method of manufacturing semiconductor device and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009172246A JP5435713B2 (ja) | 2009-07-23 | 2009-07-23 | 半導体装置の製造方法、製造プログラム、及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011029329A JP2011029329A (ja) | 2011-02-10 |
JP5435713B2 true JP5435713B2 (ja) | 2014-03-05 |
Family
ID=43497228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009172246A Expired - Fee Related JP5435713B2 (ja) | 2009-07-23 | 2009-07-23 | 半導体装置の製造方法、製造プログラム、及び半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8213209B2 (ja) |
JP (1) | JP5435713B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8103994B2 (en) * | 2009-01-13 | 2012-01-24 | Qualcomm Incorporated | Generating cutting forms along current flow direction in a circuit layout |
US20120286390A1 (en) * | 2011-05-11 | 2012-11-15 | Kuei-Sheng Wu | Electrical fuse structure and method for fabricating the same |
US8995170B2 (en) | 2012-03-29 | 2015-03-31 | Panasonic Intellectual Property Management Co., Ltd. | Non-volatile memory device |
JP5967019B2 (ja) * | 2013-05-31 | 2016-08-10 | 信越半導体株式会社 | 半導体ウェーハの評価方法 |
KR20170133750A (ko) * | 2016-05-26 | 2017-12-06 | 삼성전자주식회사 | 집적 회로의 설계를 위한 컴퓨터 구현 방법 |
US10777106B2 (en) * | 2017-09-27 | 2020-09-15 | Apple Inc. | Display quality monitoring and calibration |
KR20220129867A (ko) * | 2021-03-17 | 2022-09-26 | 에스케이하이닉스 주식회사 | 온-다이 이피엠(On-Die EPM)용 저항 패턴들 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5576554A (en) * | 1991-11-05 | 1996-11-19 | Monolithic System Technology, Inc. | Wafer-scale integrated circuit interconnect structure architecture |
JPH06243678A (ja) * | 1993-02-19 | 1994-09-02 | Hitachi Ltd | ダイナミック型ramとそのプレート電圧設定方法及び情報処理システム |
JP3081994B2 (ja) * | 1997-10-22 | 2000-08-28 | セイコーインスツルメンツ株式会社 | 半導体装置 |
JP3566133B2 (ja) * | 1999-05-11 | 2004-09-15 | セイコーインスツルメンツ株式会社 | 半導体装置の製造方法 |
US7005727B2 (en) * | 2001-12-28 | 2006-02-28 | Intel Corporation | Low cost programmable CPU package/substrate |
JP4439950B2 (ja) * | 2004-03-10 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
JP4772328B2 (ja) | 2005-01-13 | 2011-09-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4946133B2 (ja) | 2005-03-30 | 2012-06-06 | ヤマハ株式会社 | ヒューズ素子切断手順の決定方法 |
KR100709434B1 (ko) * | 2005-06-27 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체 소자의 퓨즈 박스 |
JP4886353B2 (ja) * | 2006-04-28 | 2012-02-29 | 株式会社東芝 | 抵抗変化型ヒューズ回路 |
JP4861051B2 (ja) * | 2006-05-09 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | 半導体装置および電気ヒューズの切断方法 |
-
2009
- 2009-07-23 JP JP2009172246A patent/JP5435713B2/ja not_active Expired - Fee Related
-
2010
- 2010-06-29 US US12/826,100 patent/US8213209B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8213209B2 (en) | 2012-07-03 |
JP2011029329A (ja) | 2011-02-10 |
US20110019494A1 (en) | 2011-01-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5435713B2 (ja) | 半導体装置の製造方法、製造プログラム、及び半導体装置 | |
KR100466984B1 (ko) | 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법 | |
US7825679B2 (en) | Dielectric film and layer testing | |
US7119414B2 (en) | Fuse layout and method trimming | |
CN100538889C (zh) | 非易失性存储单元、存储单元矩阵和存储装置 | |
US10522430B2 (en) | Semiconductor device | |
KR20130055504A (ko) | 퓨즈 소자를 이용한 집적회로장치의 테스트 방법 | |
CN112864131B (zh) | 电迁移测试结构及电迁移测试方法 | |
US8178942B2 (en) | Electrically alterable circuit for use in an integrated circuit device | |
JP3689154B2 (ja) | 電子回路の製造方法、半導体材料ウエハー及び集積回路 | |
US8648592B2 (en) | Semiconductor device components and methods | |
US8598680B2 (en) | Semiconductor device with electrical fuse | |
TWI678703B (zh) | Tddb滲透電流誘導電熔絲結構及其編程方法 | |
US9859177B2 (en) | Test method and structure for integrated circuits before complete metalization | |
KR20070081640A (ko) | 반도체 소자 및 그 제조 방법 | |
US10600702B2 (en) | Test element group and semiconductor wafer including the same | |
JP5492929B2 (ja) | 半導体装置の製造方法 | |
US20080122446A1 (en) | Test pattern | |
KR20150132442A (ko) | 반도체 제조를 모니터링하기 위한 방법 및 장치 | |
CN105762137B (zh) | 熔丝结构以及其监控方式 | |
US20230067226A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2021174782A (ja) | 半導体装置及びその製造方法 | |
JP2008112766A (ja) | 半導体装置、半導体ウェハ、および半導体ウェハの検査方法 | |
KR20110052047A (ko) | 구리 배선을 포함한 반도체 장치 내 테스트 회로 | |
JP2005302755A (ja) | 半導体集積回路の管理方法及び半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120619 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131004 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131113 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131206 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5435713 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |