KR102514904B1 - 증가된 항복 전압을 갖는 고전압 반도체 장치 및 그 제조 방법 - Google Patents

증가된 항복 전압을 갖는 고전압 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

고전압 반도체 장치 및 그 제조 방법이 개시된다. 고전압 반도체 장치는 반도체 기판, 게이트 구조, 적어도 하나의 제1 분리 구조 및 적어도 하나의 제2 분리 구조 및 적어도 하나의 제1 드리프트 영역을 포함한다. 게이트 구조는 반도체 기판 상에 배치된다. 제1 분리 구조 및 제2 분리 구조는 게이트 구조의 일 측면에서 반도체 기판의 활성 영역에 배치된다. 제2 분리 구조의 단부는 제1 분리 구조와 게이트 구조 사이에 배치되고, 제1 분리 구조의 단부는 제1 도핑 영역과 제2 분리 구조 사이에 배치된다. 적어도 하나의 제1 분리 구조의 바닥면 및 적어도 하나의 제2 분리 구조의 바닥면은 제1 드리프트 영역의 바닥면보다 깊다.

Description

증가된 항복 전압을 갖는 고전압 반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 증가된 항복 전압을 갖는 고전압 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적인 MOS(Metal-Oxide-Semiconductor) 트랜지스터에서, 드레인 영역은 게이트 전극과 오버랩되기 때문에, 게이트 유도 드레인 누설(Gate Induced Drain Leakage, GIDL)의 영향으로 드레인 영역과 게이트 전극의 오버랩 영역에서 절연 파괴(electrical breakdown)가 쉽게 발생한다. 특히, 3D 낸드 플래시와 같은, 플래시 주변 회로의 응용에서는, TLC(Trinary-Level Cell) 또는 QLC(Quad-Level Cell)에 대해 보다 높은 소거 전압이 필요하므로, TLC 또는 QLC를 제어하는 MOS 트랜지스터는 더 높은 항복 전압을 필요로 한다.
MOS 트랜지스터의 항복 전압을 높이기 위해, DEMOS(Drain Extended MOS)와 같은, 높은 항복 전압을 나타내기 위해 확장 드레인(extended drain)을 갖도록 한 평면형 고전압 MOS 트랜지스터가 개발되었다. LDMOS(Lateral Diffusion MOS)와 같은, 드레인에서 항복 전압을 높이기 위해 드레인에 분리 구조를 추가로 구비하도록 한 다른 방법도 개발되었다. 그러나 이들 방법들은 MOS 트랜지스터의 상면(top-view) 영역을 확대시켜, MOS 트랜지스터를 사용하는 장치의 크기 감소를 제한한다. 다른 방법은, 게이트 전극과 드레인 영역 사이의 게이트 산화막의 두께를 늘리기 위해 계단(staircase) 모양의 게이트 산화막을 제조하는 것이지만, 해당 방법은 별도의 마스크와 별도의 공정이 필요하므로, 제조 비용이 증가하게 된다. 따라서, 면적을 확대하지 않고 비용을 절감하면서 MOS 트랜지스터의 항복 전압을 높이기 위한 방안이 언제나 요구된다.
본 발명에 따른 고전압 반도체 장치의 및 그 제조 방법의 실시 예들에 대해 설명하도록 한다.
일부 실시 예들에서, 고전압(HV) 반도체 장치가 개시된다. HV 반도체 장치는 반도체 기판, 게이트 구조, 적어도 하나의 제1 분리 구조(isolation structure) 및 적어도 하나의 제2 분리 구조, 및 적어도 하나의 제1 드리프트 영역을 포함한다. 반도체 기판은 활성 영역을 가지며, 반도체 기판은 제1 도전형을 가진다. 게이트 구조는 반도체 기판의 활성 영역 상에 배치되고, 게이트 구조는 제1 방향을 따라 연장된다. 적어도 하나의 제1 분리 구조 및 적어도 하나의 제2 분리 구조는 게이트 구조의 일 측면에서 반도체 기판의 활성 영역에 배치되고, 적어도 하나의 제2 분리 구조의 단부는, 제1 방향에 수직인 제2 방향에서 적어도 하나의 제1 분리 구조와 게이트 구조 사이에 배치된다. 적어도 하나의 제1 드리프트 영역은 게이트 구조의 해당 측면에서 반도체 기판의 활성 영역에 배치되고, 적어도 하나의 제1 드리프트 영역은 제1 도전형에 상보적인(complementary) 제2 도전형을 가지며, 적어도 하나의 제1 분리 구조의 바닥면 및 적어도 하나의 제2 분리 구조의 바닥면은 적어도 하나의 제1 드리프트 영역의 바닥면보다 깊다.
일부 실시 예들에서, HV 반도체 장치는 적어도 하나의 제1 드리프트 영역에 배치된 적어도 하나의 제1 도핑 영역을 더 포함하고, 적어도 하나의 제1 분리 구조 및 적어도 하나의 제2 분리 구조는 적어도 하나의 제1 도핑 영역과 게이트 구조 사이에 배치되고, 적어도 하나의 제1 도핑 영역은 제2 도전형을 가진다.
일부 실시 예들에서, 적어도 하나의 제1 드리프트 영역의 도핑 농도는 적어도 하나의 제1 도핑 영역의 도핑 농도보다 낮고, 적어도 하나의 제1 분리 구조의 단부는, 제2 방향에서 적어도 하나의 제1 도핑 영역과 적어도 하나의 제2 분리 구조 사이에 배치된다.
일부 실시 예들에서, 제1 방향에서 적어도 하나의 제1 분리 구조와 적어도 하나의 제2 분리 구조의 조합(combination)의 길이는, 제1 방향에서 적어도 하나의 제1 도핑 영역의 길이보다 크거나 같다.
일부 실시 예들에서, 적어도 하나의 제1 도핑 영역의 단부를 통과하고 제2 방향과 평행한 일 연장선은 적어도 하나의 제1 분리 구조를 가로지르고, 적어도 하나의 제1 도핑 영역의 단부에 대향하는 적어도 하나의 제1 도핑 영역의 다른 단부를 통과하고 상기 제2 방향과 평행한 다른 연장성은 적어도 하나의 제2 분리 구조를 가로지르는 제2 방향과 평행하다.
일부 실시 예들에서, 고전압 반도체 장치는 반도체 기판에 배치된 제3 분리 구조를 더 포함하고, 제3 분리 구조는 활성 영역을 정의하기 위한 개구를 가진다.
일부 실시 예들에서, 적어도 하나의 제1 분리 구조 또는 적어도 하나의 제2 분리 구조 중 적어도 하나는 제3 분리 구조에 연결된다.
일부 실시 예들에서, 적어도 하나의 제1 드리프트 영역은, 상면에서 적어도 하나의 제1 분리 구조 또는 적어도 하나의 제2 분리 구조 중 적어도 하나를 둘러싼 다.
일부 실시 예들에서, HV 반도체 장치는, 게이트 구조의 다른 측면에서 반도체 기판의 활성 영역에 배치된 적어도 하나의 제2 도핑 영역을 더 포함하고, 적어도 하나의 제2 도핑 영역은 제2 도전형을 가진다.
일부 실시 예들에서, 고전압 반도체 장치는, 게이트 구조의 다른 측면에서 반도체 기판의 활성 영역에 배치된 적어도 하나의 제2 드리프트 영역을 더 포함하고, 적어도 하나의 제2 도핑 영역은 적어도 하나의 제2 드리프트 영역에 배치되고, 적어도 하나의 제2 드리프트 영역은 제2 도전형을 가지고, 적어도 하나의 제2 드리프트 영역의 도핑 농도는 적어도 하나의 제2 도핑 영역의 도핑 농도보다 낮다.
일부 실시 예들에서, 고전압 반도체 장치는, 제2 도핑 영역과 게이트 구조 사이의 반도체 기판의 활성 영역에 배치된 적어도 하나의 부가 분리 구조(appending isolation structure)를 더 포함한다.
일부 실시 예들에서, 적어도 하나의 부가 분리 구조는, 적어도 하나의 제4 분리 구조 및 적어도 하나의 제5 분리 구조를 포함하고, 적어도 하나의 제4 분리 구조 및 적어도 하나의 제5 분리 구조의 레이아웃은, 적어도 하나의 제1 분리 구조 및 적어도 하나의 제2 분리 구조의 레이아웃과 동일하거나, 적어도 하나의 제1 분리 구조 및 적어도 하나의 제2 분리 구조의 레이아웃과 게이트 구조에 대해 대칭적(symmetrical)이다.
일부 실시 예들에서, 제1 방향에서 적어도 하나의 제4 분리 구조 및 적어도 하나의 제5 분리 구조의 조합의 길이는, 제1 방향에서 제2 도핑 영역의 길이보다 크거나 같다.
일부 실시 예들에서, 고전압 반도체 장치의 제조 방법이 개시되고, 고전압 반도체 장치의 제조 방법은, 제1 도전형을 갖는 반도체 기판을 제공하는 단계 - 여기서, 반도체 기판은 활성 영역을 가짐 -; 반도체 기판의 활성 영역에 적어도 하나의 제1 분리 구조 및 적어도 하나의 제2 분리 구조를 형성하는 단계; 반도체 기판의 활성 영역 상에서 적어도 하나의 제1 분리 구조의 일 측면에 게이트 구조를 형성하는 단계 - 여기서, 게이트 구조는 제1 방향을 따라 연장되고, 적어도 하나의 제2 분리 구조의 단부는, 제1 방향에 수직인 제2 방향에서 적어도 하나의 제1 분리 구조와 게이트 구조 사이에 배치됨 -; 및 게이트 구조의 일 측면에서 반도체 기판의 활성 영역에 적어도 하나의 제1 드리프트 영역을 형성하는 단계 - 여기서, 적어도 하나의 제1 드리프트 영역은 제1 도전형에 상보적인 제2 도전형을 가지고, 적어도 하나의 제1 분리 구조의 바닥면 및 적어도 하나의 제2 분리 구조의 바닥면은 제1 드리프트 영역의 바닥면보다 깊음 - 를 포함한다.
일부 실시 예들에서, 상기 방법은, 적어도 하나의 제1 드리프트 영역에 제1 도핑 영역을 형성하는 단계를 더 포함하고, 적어도 하나의 제1 도핑 영역은 제2 도전형을 가진다.
일부 실시 예들에서, 적어도 하나의 제1 드리프트 영역의 도핑 농도는 적어도 하나의 제1 도핑 영역의 도핑 농도보다 낮고, 적어도 하나의 제1 분리 구조의 단부는, 제2 방향에서 적어도 하나의 제1 도핑 영역과 적어도 하나의 제2 분리 구조 사이에 배치된다.
일부 실시 예들에서, 제1 방향에서 적어도 하나의 제1 분리 구조와 적어도 하나의 제2 분리 구조의 조합의 길이는, 제1 방향에서 적어도 하나의 제1 도핑 영역의 길이보다 크거나 같다.
일부 실시 예들에서, 적어도 하나의 제1 분리 구조 및 적어도 하나의 제2 분리 구조를 형성하는 단계는, 반도체 기판에 제3 분리 구조를 형성하는 단계를 포함하고, 제3 분리 구조는 활성 영역을 정의하기 위한 개구를 가진다.
일부 실시 예들에서, 적어도 하나의 제1 분리 구조 또는 적어도 하나의 제2 분리 구조 중 적어도 하나는 제3 분리 구조에 연결된다.
일부 실시 예들에서, 적어도 하나의 제1 도핑 영역을 형성하는 단계는, 게이트 구조의 다른 측면에서 반도체 기판의 활성 영역에 적어도 하나의 제2 도핑 영역을 형성하는 단계를 포함하고, 적어도 하나의 제2 도핑 영역은 제2 도전형을 가진다.
일부 실시 예들에서, 제1 드리프트 영역을 형성하는 단계는, 게이트 구조의 다른 측면에서 반도체 기판의 활성 영역에 적어도 하나의 제2 드리프트 영역을 형성하는 단계를 더 포함하고, 적어도 하나의 제2 도핑 영역은 적어도 하나의 제2 드리프트 영역에 배치되고, 적어도 하나의 제2 드리프트 영역은 제2 도전형을 가지고, 적어도 하나의 제2 드리프트 영역의 도핑 농도는 적어도 하나의 제2 도핑 영역의 도핑 농도보다 낮다.
일부 실시 예들에서, 적어도 하나의 제1 분리 구조 및 적어도 하나의 제2 분리 구조를 형성하는 단계는, 적어도 하나의 제2 도핑 영역과 게이트 구조 사이의 반도체 기판의 활성 영역에 적어도 하나의 부가 분리 구조를 형성하는 단계를 더 포함한다.
일부 실시 예들에서, 적어도 하나의 부가 분리 구조는, 적어도 하나의 제4 분리 구조 및 적어도 하나의 제5 분리 구조를 포함하고, 적어도 하나의 제4 분리 구조 및 적어도 하나의 제5 분리 구조의 레이아웃은, 적어도 하나의 제1 분리 구조 및 적어도 하나의 제2 분리 구조의 레이아웃과 동일하거나, 적어도 하나의 제1 분리 구조 및 적어도 하나의 제2 분리 구조의 레이아웃과 게이트 구조에 대해 대칭적이다.
본 발명의 이러한 목적 및 다른 목적은, 다양한 그림 및 도면에 예시된 바람직한 실시 예에 대한 상세한 아래 설명을 읽은 후, 본 발명이 속하는 기술 분야에서의 통상의 기술자에게 의심없이 명백할 것이다.
본 명세서에 통합되고 명세서의 일부를 이루는 첨부된 도면은 본 발명의 실시 예들을 예시하고, 또한, 설명과 함께, 본 발명의 원리를 설명하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 만들고 사용할 수 있도록 하는 역할을 한다.
도 1a는 본 발명의 제1 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다.
도 1b는 도 1a의 단면 라인 A-A'를 따라 자른 예시적인 HV 반도체 장치의 단면을 개략적으로 나타낸다.
도 2는 본 발명의 일부 실시 예들에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다.
도 3은 제1 실시 예에 따른 HV 반도체 장치 및 제1 분리 구조가 없는 HV 반도체 장치의 항복 전압을 개략적으로 나타낸다.
도 4는 제1 실시 예에 따른 HV 반도체 장치를 제조하기 위한 예시적인 방법의 흐름도를 개략적으로 나타낸다.
도 5a 및 도 6a는 예시적인 방법의 여러 단계들에서 예시적인 구조들의 상면들을 개략적으로 나타낸다.
도 5b 및 도 6b는 예시적인 방법의 여러 단계들에서 예시적인 구조들의 단면도들을 개략적으로 나타낸다.
도 7은 본 발명의 제2 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다.
도 8은 본 발명의 제3 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다.
도 9는 본 발명의 제4 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다.
도 10은 본 발명의 제5 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다.
도 11은 본 발명의 제6 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다.
본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하도록 한다.
특정 구성들 및 배치들이 논의되더라도, 이는 오로지 예시 목적에 불과함을 이해해야 한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 사상 및 범위를 벗어나지 않고 다른 구성들 및 배치들이 사용될 수 있음을 인식할 것이다. 본 발명이 또한 다양한 다른 응용에 사용될 수 있다는 것은 관련된 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
명세서에서 "일 실시 예", "실시 예", "예시적인 실시 예", "일부 실시 예" 등의 언급은, 설명된 실시 예가 특정 특징, 구조 또는 특성을 포함할 수 있음을 나타내지 만, 모든 실시 예가 해당 특정 특징, 구조 또는 특성을 반드시 포함할 필요는 없다. 더욱이, 이러한 문구가 반드시 동일한 실시 예를 지칭하는 것도 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시 예와 관련하여 설명되는 경우, 명시적으로 기술되었는지 여부에 관계없이 다른 실시 예들와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은, 관련 기술 분야에서 통상의 지식을 가진 자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥에 사용된 것으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 용어 "하나 이상"은, 문맥에 적어도 부분적으로 의존하여, 임의의 특징, 구조 또는 특성을 단수 의미로 설명하기 위해 사용될 수 있거나, 특징들, 구조들 또는 특성들의 조합을 복수 의미로 설명하기 위해 사용될 수 있다. 이와 유사하게, "a", "an" 또는 "the"와 같은 용어는, 문맥에 적어도 부분적으로 의존하여, 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다.
본 발명에서 "on", "above" 및 "over"의 의미는 가장 넓은 방식으로 해석되어야 함을 쉽게 이해하여야 하며, "on"은 무엇인가에 대해 "directly on"을 의미할 뿐 아니라 그 사이에 중간 피처 또는 레이어(an intermediate feature or a layer)가 있는 무엇인가에 대한 "on"의 의미도 포함하고, "above" 또는 "over"는 무엇인가에 대해 "above" 또는 "over"의 의미를 의미할 뿐 아니라 그 사이에 중간 피처 또는 레이어가 없는 무엇인가에 대한 "above" 또는 "over"의 의미(즉, 무엇인가에 대한 directly on의 의미)도 포함할 수 있다.
공간적으로 상대적인 용어는, 도면에 도시된 방향에 추가하여 사용 또는 동작 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 다른 방향으로 (90도 회전하거나 다른 방향으로) 배향될 수 있으며, 본 명세서에서 사용되는 공간적으로 상대적인 기술어(descriptor)는 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "기판"은 후속 재료 층이 그 위에 추가되는 재료를 지칭한다. 기판은 그 자체로 패턴화될 수 있다. 기판 위에 추가되는 재료는 패턴화될 수 있거나 패턴화되지 않은 채 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비화물, 인화 인듐 등과 같은 다양한 반도체 재료를 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "실질적으로"는, 제품 또는 공정의 설계 단계에서 설정되며, 원하는 값보다 높거나 및/또는 낮은 값들의 범위와 함께하는, 구성 요소 또는 공정 작업에 대한 특성 또는 매개 변수의 원하는 값 또는 목표 값을 의미한다. 값들의 범위는 제조 공정 또는 공차에서 약간의 차이로 인해 발생할 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "약"은, 대상 포토 마스크 구조와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, "약"이라는 용어는, 예를 들어 값의 10-30%(예를 들어, 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 출원 전반에 걸쳐 사용되는 바와 같이, "may"라는 단어는 의무적 의미(mandatory sense)(예를 들어, 필수 의미(meaning must))보다는 허용적 의미(permissive sense)(예를 들어, 잠재적인 의미(meaning having the potential to))로 사용된다. "include", "including" 및 "includes"이라는 단어는 개방형 관계를 나타내므로 포함하지만 이에 제한되지 않음을 의미한다. 유사하게, "have", "having", "has"라는 단어 또한 개방형 관계를 나타내며, 따라서 갖지만 이에 제한되지 않음을 의미한다. 본 명세서에서 사용되는 용어 "제1", "제2", "제3" 등은 상이한 요소들을 구별하기 위한 라벨로서의 의미이며, 그 숫자 지정에 따라 반드시 서수적 의미를 가지는 것은 아니다.
본 발명에서, 이하의 설명에서 설명되는 여러 실시 예들의 여러 기술적 특징들은 서로 결합, 대체 또는 혼합되어 다른 실시 예를 구성할 수 있다.
본 발명에서, 다음의 실시 예들에 따른 예시적인 고전압(HV) 반도체 장치는 플래시 메모리의 주변 회로, 전력 장치 또는 다른 적합한 장치와 같은 임의의 종류의 반도체 장치에서 구현될 수 있다.
도 1a는 본 발명의 제1 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이고, 도 1b는 도 1a의 단면 라인 A-A'를 따라 자른 예시적인 HV 반도체 장치의 단면을 개략적으로 나타낸다. 도 1a 및 도 1b에 도시된 바와 같이, HV 반도체 장치(100)는 반도체 기판(102), 게이트 구조(104), 적어도 하나의 제1 분리 구조(106), 적어도 하나의 제2 분리 구조(108), 적어도 하나의 제1 드리프트 영역(110), 적어도 하나의 제1 도핑 영역(112) 및 적어도 하나의 제2 도핑 영역(114)을 포함한다. 반도체 기판(102)은 HV 반도체 장치(100)를 형성하기 위한 활성 영역(AA)을 가진다. 일부 실시 예들에서, 반도체 기판(102)은 내부에 형성된 제1 도전형을 갖는 웰 영역(116)을 선택적으로 포함할 수 있고, 웰 영역(116)은 HV 반도체 장치(100)의 베이스(base) 역할을 할 수 있다. 이러한 상황에서, 반도체 기판(102)은 제1 도전형 또는 제1 도전형에 상보적인 제2 도전형을 가질 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. HV 반도체 장치(100)의 문턱 전압은, 예를 들어 웰 영역(116)의 도핑 농도에 기초하여 조정될 수 있다. 반도체 기판(102)이 웰 영역(116)과 동일한 도전형을 갖는 경우, 웰 영역(116)의 도핑 농도는 반도체 기판(102)의 도핑 농도보다 클 수 있으나, 이에 제한되는 것은 아니다. 일부 실시 예들에서, 웰 영역(116)은 상면에서 활성 영역(AA)을 덮을 수 있다. 일부 실시 예들에서, 반도체 기판(102)은 내부에 형성된 웰 영역을 포함하지 않을 수 있고, 반도체 기판(102)은 HV 반도체 장치(100)의 베이스 역할을 하는 제1 도전형을 가진다. 일부 실시 예들에서, 반도체 기판(102)은 HV 반도체 장치(100)를 형성하기 위한 임의의 적절한 재료를 포함한다. 예를 들어, 반도체 기판(102)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 온 인슐레이터(SOI), 게르마늄 온 인슐레이터(GOI), 유리, 질화 갈륨, 갈륨 비소 및/또는 다른 적절한 III-V 화합물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 본 발명에서, 상면는 반도체 기판(102)의 상면에 수직인 수직 방향(VD)으로 참조될 수 있다.
일부 실시 예들에서, HV 반도체 장치(100)는, 활성 영역(AA)을 정의하기 위한 개구(118a)를 갖는 제3 분리 구조(118)를 선택적으로 더 포함할 수 있다. 예를 들어, 제3 분리 구조(118)는 HV 반도체 장치(100)의 요소들을 둘러싸고, 제3 분리 구조(118)는 동일한 반도체 기판(102)에 형성된 다른 장치들로부터 HV 반도체 장치(100)를 절연할 수 있다. 일부 실시 예들에서, 제3 분리 구조(118)는 STI(shallow trench isolation) 또는 다른 적절한 종류의 분리 구조일 수 있다.
게이트 구조(104)는 반도체 기판(102)의 활성 영역(AA) 상에 배치된다. 본 실시 예에서, 게이트 구조(104)는 제1 방향(D1)을 따라 그리고 활성 영역(AA)을 가로질러 연장되는 스트립 형 구조(strip-shaped structure)일 수 있다. 일부 실시 예들에서, 게이트 구조(104)는 활성 영역(AA)을 가로지르지 않을 수 있다. 일부 실시 예들에서, 게이트 구조(104)는 HV 반도체 장치(100)의 게이트로서 기능하는 게이트 전극(120) 및 게이트 전극(120)과 반도체 기판(102) 사이에 배치된 게이트 유전층(122)을 포함할 수 있다. 일부 실시 예들에서, 게이트 구조물(104)은 게이트 전극(120) 및 게이트 유전층(122)의 측벽에 배치된 스페이서를 더 포함할 수 있다.
제1 분리 구조(106) 및 제2 분리 구조(108)는, 게이트 구조(104)의 일 측면에서 반도체 기판(102)의 활성 영역(AA)에 배치되고, 공간(S1)에 의해 서로 이격된다. 본 실시 예에서, HV 반도체 장치(100)는 하나의 제1 분리 구조(106) 및 하나의 제2 분리 구조(108)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 분리 구조(106)의 개수 및 제2 분리 구조(108)의 개수는, 장치 특성의 요구에 따라 조정될 수 있다. 제1 분리 구조(106) 및 제2 분리 구조(108)는, 예를 들어 제1 방향(D1)을 따라 연장되는 스트립 형 구조일 수 있다. 상면에서, 제2 분리 구조(108)의 단부(108E1)는, 제1 방향(D1)에 수직인 제2 방향(D2)에서 제1 분리 구조(106)와 게이트 구조(104) 사이에 배치된다. 즉, 제2 분리 구조(108) 및 제1 분리 구조(106)는 제1 방향(D1)으로 오프셋을 가지며 제2 방향(D2)으로 배치된다. 일부 실시 예들에서, 제1 분리 구조(106)는 게이트 구조(104)와 제2 분리 구조(108) 사이에 배치될 수 있다. 일부 실시 예들에서, 제1 분리 구조(106) 또는 제2 분리 구조(108) 중 적어도 하나는 제3 분리 구조(118)에 연결될 수 있다. 예를 들어, 제1 분리 구조(106)의 단부(106E1)가 제3 분리 구조(118)에 연결될 수 있고, 및/또는 제1 분리 구조(106)와 게이트 구조(104) 사이에 배치된 단부(108E1)에 대향하는 제2 분리 구조(108)의 다른 단부(108E2)가 제3 분리 구조(118)에 연결될 수 있다. 제1 방향(D1)에서 제1 분리 구조(106)의 길이(L1) 및 제2 분리 구조(108)의 길이(L2)는 각각 제1 방향(D1)의 활성 영역(AA)의 폭(W)보다 작다. 일부 실시 예들에서, 제1 분리 구조(106)의 길이(L1)는 소자 특성의 요구 사항에 따라 제2 분리 구조(108)의 길이(L2)와 동일하거나 상이할 수 있다. 일부 실시 예들에서, 제1 분리 구조(106) 및 제2 분리 구조(108)는 각각 STI 또는 다른 적절한 종류의 분리 구조일 수 있다. 제2 방향(D2)에서 제1 분리 구조(106)의 폭 및 제2 분리 구조(108)의 폭은 소자 특성의 요구 사항에 따라 조정될 수 있다.
제1 드리프트 영역(110)은 반도체 기판(102)의 활성 영역(AA)에서, 상면에서 제2 분리 구조(108)의 적어도 3 개의 측면 상에 배치되며, 제1 분리 구조(106) 및 제2 분리 구조(108)는 제1 드리프트 영역(110)을 수직으로(수직 방향(VD)으로) 관통한다. 다시 말해서, 제1 분리 구조(106)의 바닥면(106B) 및 제2 분리 구조(108)의 바닥면(108B)은 각각 제1 드리프트 영역(110)의 바닥면(110B)보다 더 깊다. 따라서, 제1 드리프트 영역(110)은, 제1 분리 구조(106) 및 제2 분리 구조(108) 아래로 연장되는 대신에, 제1 분리 구조(106) 및 제2 분리 구조(108) 옆에 측 방향으로 배치되므로, 제1 드리프트 영역(110)의 상면 형상은 Z 자형(Z-shaped)이거나 유사할 수 있으나, 이에 제한되지 않는다. 제1 분리 구조(106)와 제2 분리 구조(108)는 동일한 깊이 또는 상이한 깊이를 가질 수 있다. 제1 드리프트 영역(110)은 제1 도전형에 상보적인 제2 도전형을 가질 수 있다. 일부 실시 예들에서, 제1 드리프트 영역(110)은 상면에서 게이트 구조(104)와 부분적으로 오버랩될 수 있다. 일부 실시 예들에서, 제1 방향(D1)에서 제1 드리프트 영역(110)의 폭은 제3 분리 구조(118)의 개구(118a)에 의해 정의될 수 있으며, 이에 따라 제1 방향(D1)에서 활성 영역(AA)의 폭(W)과 실질적으로 동일할 수 있다.
제1 도핑 영역(112)은 제1 드리프트 영역(110)에 배치되고 제1 드리프트 영역(110)에 의해 둘러싸이고, 제1 분리 구조(106) 및 제2 분리 구조(108)는 제1 도핑 영역(112)과 게이트 구조(104) 사이에 배치된다. 제1 도핑 영역(112)은 제2 도전형을 가지며, 제1 드리프트 영역(110)의 도핑 농도는 제1 도핑 영역(112)의 도핑 농도보다 낮다. 제1 도핑 영역(112)은 HV 반도체 장치(100)의 드레인/소스 역할을 할 수 있다. 일 실시 예에서, 제1 도핑 영역(112)은 다른 외부 장치 또는 전원에 연결되는 HV 반도체 장치(100)의 드레인/소스 단자로서 사용될 수 있으며; 즉, 제1 드리프트 영역(110)은 제1 도핑 영역(112)을 통해서만 다른 외부 장치와 전기적으로 연결된다. 일부 실시 예들에서, HV 반도체 장치(100)는 제1 방향(D1)으로 배치된 복수의 제1 도핑 영역(112)을 포함할 수 있다.
제1 방향(D1)에서 제1 분리 구조(106) 및 제2 분리 구조(108)의 조합의 길이(즉, 제1 방향(D1) 상에 투영된 제1 분리 구조(106) 및 제2 분리 구조(108)의 조합의 투영(projection)의 총 길이)는 제1 방향(D1)에서 제1 도핑 영역(112)의 길이(L3)보다 크거나 같다. 조합의 길이는 또한 제1 분리 구조(106)의 단부(106E1)와 제2 분리 구조(108)의 단부(108E2) 사이의 공간일 수 있다. 이러한 이유로, 제1 도핑 영역(112)의 단부를 통과하고 제2 방향(D2)과 평행한 연장 라인(EL1)은 제1 분리 구조(106)를 가로지르고, 상기 단부에 대향하는 제1 도핑 영역(112)의 다른 단부를 통과하고 제2 방향(D2)과 평행한 다른 연장 라인(EL2)은 제2 분리 구조(108)를 가로지를 수 있다. 본 실시 예에서, 제1 분리 구조(106)의 단부(106E1)는 제3 분리 구조(118)의 개구(118a)의 측벽에 연결되고, 제2 분리 구조(108)의 단부(108E2)는 제3 분리 구조(118)의 개구(118a) 반대 측에 연결되어, 제1 방향(D1)에서 제1 분리 구조(106)와 제2 분리 구조(108)의 조합의 길이는 활성 영역(AA)의 폭(W)과 동일할 수 있다. 제1 분리 구조(106) 및 제2 분리 구조(108)가 제1 드리프트 영역(110)을 수직으로 관통하기 때문에, 제1 도핑 영역(112)에서 게이트 구조(104)(채널 영역(124)) 아래의 반도체 기판(102) 또는 웰 영역(116)으로 흐르는 전류는, 단부(106E2)와 제3 분리 구조(118) 사이의 제1 드리프트 영역(110), 제1 분리 구조(106)와 제2 분리 구조(108) 사이의 공간에 있는 제1 드리프트 영역(110), 및 단부(108E1)와 제3 분리 구조(118) 사이의 제1 드리프트 영역(110)을 통해 측면으로 흐를 것이다. 또한, 제2 분리 구조(108)의 단부(108E1)는 제1 분리 구조(106)와 게이트 구조(104) 사이에 배치되기 때문에(즉, 제1 분리 구조(106) 및 제2 분리 구조(108)가 제2 방향(D2)으로 서로 오버랩됨), 제1 도핑 영역(112)에서 채널 영역(124)으로의 전류 경로(CP)는 증가될 수 있으며, 이에 의해 HV 반도체 장치(100)의 크기를 증가시키지 않으면서도 HV 반도체 장치(100)의 드레인/소스에서의 항복 전압을 향상시킬 수 있다. 전류 경로(CP)의 길이는 제2 방향(D2)에서 제1 분리 구조(106) 및 제2 분리 구조(108)의 오버랩 영역에 의해 조정될 수 있다. 일부 실시 예들에서, 제1 분리 구조(106)의 길이(L1) 및/또는 제2 분리 구조(108)의 길이(L2)는 제1 도핑 영역(112)의 길이(L3)보다 길거나 짧을 수 있다.
제2 도핑 영역(114)은, 제1 드리프트 영역(110)에 대향하는 게이트 구조(104)의 다른 측면에서 반도체 기판(102)의 활성 영역(AA)에 배치된다. 제2 도핑 영역(114)은 제2 도전형을 가지며, HV 반도체 장치(100)의 소스/드레인의 역할을 할 수 있으며, 이는 제2 도핑 영역(114)이 다른 외부 장치 또는 전원에 연결하기 위한 HV 반도체 장치(110)의 소스/드레인 단자로 사용될 수 있음을 의미할 수 있다. 일부 실시 예들에서, 제2 도핑 영역(114)의 도핑 농도는, 설계 요건에 따라 제1 도핑 영역(112)의 도핑 농도와 동일하거나 상이할 수 있다.
일부 실시 예들에서, HV 반도체 장치(100)는 선택적으로, 제2 도핑 영역(114)을 향하는 게이트 구조(104)의 일 측면에서 반도체 기판(102)의 활성 영역(AA)에 배치된 적어도 하나의 제2 드리프트 영역(126)을 더 포함할 수 있고, 제2 도핑 영역은 영역(114)은 제2 드리프트 영역(126)에 배치되고 제2 드리프트 영역(126)에 의해 둘러싸여있다. 이러한 상황에서, 제2 드리프트 영역(126)은 제2 도전형을 가지며, 제2 드리프트 영역(126)의 도핑 농도는 제2 도핑 영역(114)의 도핑 농도보다 작으며, 제2 드리프트 영역(126)은 제2 도핑 영역(114)을 통해서만 다른 외부 장치에 전기적으로 연결된다. 일부 실시 예들에서, 제2 드리프트 영역(126)은 상면에서 게이트 구조(104)와 부분적으로 오버랩할 수 있다. 이러한 상황에서, 게이트 구조(104) 아래에서 제1 드리프트 영역(110)과 제2 드리프트 영역(126) 사이의 반도체 기판(102) 또는 웰 영역(116)은 HV 반도체 장치(100)의 채널 영역(124)을 형성할 수 있다. 일부 실시 예들에서, 제1 방향(D1)에서 제2 드리프트 영역(126)의 폭은 활성 영역(AA)의 폭(W)과 실질적으로 동일할 수 있다. 일부 실시 예들에서, 제2 드리프트 영역(126)의 도핑 농도는 드레인 및 소스에서 원하는 항복 전압에 기초하여 제1 드리프트 영역(110)의 도핑 농도와 동일하거나 상이할 수 있다.
일부 실시 예들에서, HV 반도체 장치(100)는 선택적으로, 제2 도핑 영역(114)을 향하는 게이트 구조(104)의 측면에서 반도체 기판(102)의 활성 영역(AA)에 배치된 적어도 하나의 부가 분리 구조(128)를 더 포함할 수 있다. 본 실시 예에서, HV 반도체 장치(100)는 하나의 제1 분리 구조(106) 및 하나의 제2 분리 구조(108)를 포함할 수 있지만, 이에 제한되는 것은 아니다. 부가 분리 구조(128)는 제2 도핑 영역(114)과 게이트 구조(104) 사이에 배치된다. 일부 실시 예들에서, 부가 분리 구조(128)의 개수는 하나 또는 복수일 수 있다. 일부 실시 예들에서, 적어도 하나의 부가 분리 구조(128)의 구조는, 게이트 구조(104)에 대해 제1 분리 구조(106) 및 제2 분리 구조(108)의 조합에 대해 대칭적이거나 대칭적이지 않을 수 있다. 일부 실시 예들에서, 부가 분리 구조(128)는 각각 STI 또는 다른 적절한 분리 구조일 수 있다.
본 실시 예에서, 적어도 하나의 부가 분리 구조(128)는, 다음 설명 중 일 예로서 서로 분리된 적어도 하나의 제4 분리 구조(1281) 및 적어도 하나의 제5 분리 구조(1282)를 포함하지만, 본 발명은 이에 제한되지 않는다. 제4 분리 구조(1281)는 제1 분리 구조(106)와 동일할 수 있고, 제5 분리 구조(1282)는 제2 분리 구조(108)와 동일할 수 있으므로, 제4 분리 구조(1281) 및 제5 분리 구조(1282)의 레이아웃은, 제1 분리 구조(106) 및 제2 분리 구조(108)의 레이아웃과 동일할 수 있고, 제4 분리 구조(1281) 및 제5 분리 구조(1282)는 또한 (수직 방향(VD)의) 제2 드리프트 영역(126)을 통해 수직으로 관통할 수 있으며, 즉, 제4 분리 구조(1281)의 바닥면(1281B) 및 제5 분리 구조(1282)의 바닥면(1282B)은 제2 드리프트 영역(126)의 바닥면(126B)보다 더 깊을 수 있다. 따라서, 제2 드리프트 영역(126)의 상면 형상은 Z 자형이거나 이와 유사할 수 있으나 이에 제한되지 않는다.
도 2에 도시된 바와 같이, 일부 실시 예들의 HV 반도체 장치(100')에서, 제4 분리 구조(1281) 및 제5 분리 구조(1282)의 레이아웃은, 게이트 구조(104)에 대한 제1 분리 구조(106) 및 제2 분리 구조(108)의 레이아웃과 대칭적일 수 있다. 일부 실시 예들에서, 제5 분리 구조(1282)는 게이트 구조(104)와 제4 분리 구조(1281) 사이에 배치될 수 있다.
도 1a 및 도 1b를 다시 참조하면, 제1 방향(D1)에서 제4 분리 구조(1281) 및 제5 분리 구조(1282)의 조합의 길이(즉, 제1 방향(D1) 상에 투영된 제4 분리 구조(1281) 및 제5 분리 구조(1282)의 조합의 투영의 총 길이)는 제1 방향(D1)에서 제2 도핑 영역(114)의 길이(L4)보다 크거나 같다. 구체적으로, 본 실시 예에서, 제4 분리 구조(1281)의 단부는 제3 분리 구조(118)의 개구(118a)의 측벽에 연결되고, 제5 분리 구조(1282)의 단부는 제3 분리 구조(118)의 개구(118a)의 반대 측에 연결되어, 제1 방향(D1)에서 제4 분리 구조(1281)와 제5 분리 구조(1282)의 조합의 길이는 활성 영역(AA)의 폭(W)과 동일할 수 있다. 일부 실시 예들에서, 제2 방향(D2)에서 제4 분리 구조(1281)의 폭 및 제5 분리 구조(1282)의 폭은 또한 소자 특성의 요구 사항에 따라 조정될 수 있다. 일부 실시 예들에서, 제1 도핑 영역(112), 제1 드리프트 영역(110), 제1 분리 구조(106) 및 제2 분리 구조(108)는 각각 게이트 구조(104)에 대한 제2 도핑 영역(114), 제2 드리프트 영역(126), 제4 분리 구조(1281) 및 제5 분리 구조(1282)와 대칭적일 수 있다.
제4 분리 구조(1281) 및 제5 분리 구조(1282)는 제1 분리 구조(106) 및 제2 분리 구조(108)와 유사하거나 동일한 구조를 갖기 때문에, 제4 분리 구조(1281) 및 제5 분리 구조(1282)는 제1 분리 구조(106) 및 제2 분리 구조(108)와 동일한 기능을 가질 수 있다. 따라서, 제4 분리 구조(1281) 및 제5 분리 구조(1282)의 배치는 게이트 구조(104)에 대한 제2 도핑 영역(114)으로부터의 전기장의 영향을 감소시킬 수 있으며, 이에 의해 HV 반도체 장치(100)의 크기를 증가시키지 않고 HV 반도체 장치(100)의 소스/드레인에서 항복 전압을 향상시킬 수 있다.
일부 실시 예들에서, 제1 도전형 및 제2 도전형은 각각 p 형 및 n 형이므로, HV 반도체 장치(100)는 n 형 트랜지스터이지만, 이에 제한되는 것은 아니다. 일부 실시 예들에서, 제1 도전형 및 제2 도전형은 또한 각각 n 형 및 p 형일 수 있으므로, HV 반도체 장치(100)는 p 형 트랜지스터이다.
위에서 언급한 HV 반도체 장치(100)와 같이, 제1 분리 구조(106) 및 제2 분리 구조(108)가 제1 드리프트 영역(110)을 수직으로 관통하고, 제2 분리 구조(108)의 단부(108E1)가 제2 방향(D2)에서 제1 분리 구조(106)와 게이트 구조(104) 사이에 배치되기 때문에, 드레인/소스에서의 항복 전압이 현저하게 증가될 수 있다. 이와 유사하게, 제4 분리 구조(1281) 및 제5 분리 구조(1282)의 배치는 소스/드레인에서의 항복 전압을 현저하게 증가시킬 수 있다. 제1, 제2, 제3, 제4 및 제5 분리 구조(106, 108, 118, 1281, 1282)의 깊이는 예를 들어 각각 300 nm일 수 있다. 제1 드리프트 영역(110)의 깊이(DP1)는, 제1 분리 구조(106)의 깊이(DP2) 및 제2 분리 구조(108)의 깊이(DP3)보다 작기 때문에, 즉 제1 분리 구조(106) 및 제2 분리 구조(108)는 제1 드리프트 영역(110)을 관통하기 때문에, HV 반도체 장치(100)의 채널 영역(124)의 채널 길이(CL)는 약 1 μm가 되도록 제어될 수 있다. 제1 드리프트 영역의 깊이가, 300 nm 이상과 같이, 제1 분리 구조보다 크게 제조되면, 채널 영역의 채널 길이를 2 μm를 초과하도록 늘려야 하므로, HV 반도체 장치의 크기 감소를 제한한다. 그러나, 본 실시 예의 HV 반도체 장치(100)에서, 제1 분리 구조(106)의 깊이(DP2) 및 제2 분리 구조(108)의 깊이(DP3)가 제1 드리프트 영역(110)의 깊이(DP2)보다 더 큰 것에 의해, 항복 전압은 증가시킬 수 있을 뿐 아니라, 채널 영역(124)의 채널 길이(CL)도 유지되거나 감소될 수 있다.
도 3은 제1 실시 예에 따른 HV 반도체 장치 및 제1 분리 구조 및 제2 분리 구조가없는 HV 반도체 장치의 항복 전압을 개략적으로 나타낸다. 도 3에 도시된 바와 같이, 제1 분리 구조 및 제2 분리 구조가 없는 HV 반도체 장치는 드레인에서 약 30 V의 항복 전압을 가질 수 있지만, 제1 분리 구조(106) 및 제2 분리 구조(108)를 갖는 상기 실시 예의 HV 반도체 장치(100)는 드레인에서 약 40 V의 항복 전압을 갖는다. 이러한 이유로, 상기 실시 예의 HV 반도체 장치(100)의 항복 전압은 현저하게 증가된다.
도 4는 제1 실시 예에 따른 HV 반도체 장치를 제조하기 위한 예시적인 방법의 흐름도를 개략적으로 나타낸다. 도 5a, 도 6a 및 도 1a는 예시적인 방법의 여러 단계들에서 예시적인 구조들의 상면들을 개략적으로 나타낸다. 도 5b, 도 6b 및 도 1b는 예시적인 방법의 여러 단계들에서 예시적인 구조들의 단면도들을 개략적으로 나타낸다. 본 실시 예의 HV 반도체 장치를 제조하는 방법은 다음 단계들을 포함하지만 이에 제한되지 않는다. 먼저, 도 4, 도 5a 및 도 5b에 도시된 바와 같이, 단계(S10)가 수행되어 반도체 기판(102)을 제공한다. 일부 실시 예들에서, 반도체 기판(102)을 제공하는 단계는 반도체 기판(102)에 웰 영역(116)을 형성하는 단계를 더 포함할 수 있다. 그 후, 단계(S12)가 수행되어 적어도 하나의 제1 분리 구조(106) 및 적어도 하나의 제2 분리 구조(108)를 형성한다. 일부 실시 예들에서, 제1 분리 구조(106)를 형성하는 단계는, 활성 영역(AA)을 정의하기 위해 반도체 기판(102)에 제3 분리 구조(118)를 형성하는 단계를 포함할 수 있다. 일부 실시 예들에서, 제1 분리 구조(106)를 형성하는 단계는 선택적으로, 반도체 기판(102)에 부가 구조(128), 예를 들어 제4 분리 구조(1281) 및 제5 분리 구조(1282)를 형성하는 단계를 더 포함할 수 있으며, 즉, 제1 분리 구조(106), 제2 분리 구조(108), 제3 분리 구조(118), 제4 분리 구조(1281) 및 제5 분리 구조(1282)는 동시에 형성될 수 있다. 따라서, 이들 분리 구조들의 바닥면들은 동일한 레벨에 위치할 수 있고, 분리 구조들의 깊이들은 동일할 수 있다. 일부 실시 예들에서, 제1 분리 구조(106)의 바닥면(106B)은 웰 영역(116)의 바닥면(116B)보다 얕을 수 있으며, 즉, 제1 분리 구조(106)의 깊이(DP2)는 웰 영역(116)의 깊이(DP4)보다 작을 수 있다. 항복 전압을 높이기 위한 제1 분리 구조(106), 제2 분리 구조(108), 제4 분리 구조(1281) 및 제5 분리 구조(1282)는 활성 영역(AA)을 정의하기 위한 제3 분리 구조(118)로 형성되기 때문에, 이들을 형성하기 위해 별도의 단계가 필요하지 않으며 이들을 형성하기 위한 비용을 절감할 수 있다.
이어서, 도 4, 도 6a 및 도 6b에 도시된 바와 같이, 단계(S14)가 수행되어 반도체 기판(102) 상에 게이트 구조(104)를 형성한다. 구체적으로, 반도체 기판(102) 상에 유전층 및 도전층을 순차적으로 적층한 다음, 도전층 및 유전층을 한 단계 또는 여러 단계들을 통해 패터닝하여 게이트 전극(120) 및 게이트 유전층(122)을 형성한다. 일부 실시 예들에서, 게이트 구조(104)를 형성하는 단계는, 게이트 전극(120) 및 게이트 유전층(122)을 둘러싸는 스페이서를 형성하는 단계를 더 포함할 수 있다. 게이트 구조(104)가 형성된 후, 단계(S16)가 수행되어 게이트 구조(104)의 일 측면에서 반도체 기판(102)의 활성 영역(AA)에 적어도 하나의 제1 드리프트 영역(110)을 형성한다. 일부 실시 예들에서, 제1 드리프트 영역(110)을 형성하는 단계는, 제1 드리프트 영역(110)에 대향하는 게이트 구조(104)의 다른 측면에서 반도체 기판(102)의 활성 영역(AA)에 적어도 하나의 제2 드리프트 영역(126)을 형성하는 단계를 더 포함할 수 있다. 따라서, 채널 영역(124)은 제1 드리프트 영역(110)과 제2 드리프트 영역(126) 사이에 형성될 수 있다. 예를 들어, 제1 드리프트 영역(110) 및 제2 드리프트 영역(126)은, 게이트 구조(104) 및 상기 분리 구조를 마스크로 이용하는 자가 정렬 공정(self-aligning process)에 의해 형성될 수 있다. 이러한 상황에서, 채널 영역(124)의 채널 길이(CL)는 게이트 구조(104)에 의해 정의될 수 있다. 일부 실시 예들에서, 제1 드리프트 영역(110) 및 제2 드리프트 영역(126)을 형성하는 단계는 별도의 포토 마스크를 이용하여 수행될 수 있으며, 이러한 상황에서, 채널 영역(124)의 채널 길이(CL)는 제1 드리프트 영역(110) 및 제2 드리프트 영역(126)에 의해 정의된다. 일부 실시 예들에서, 제1 드리프트 영역(110) 및 제2 드리프트 영역(126)을 형성하는 단계는 분리 구조를 형성하기 전에 수행될 수 있다. 일부 실시 예들에서, 제1 드리프트 영역(110) 및 제2 드리프트 영역(126)을 형성하는 단계는 게이트 구조(104)를 형성하기 전에 수행될 수 있다. 제1 드리프트 영역(110)의 깊이(DP1)는 제1 분리 구조(106)의 깊이(DP2) 및 제2 분리 구조(108)의 깊이(DP3)보다 작기 때문에, 제1 드리프트 영역(110)의 어닐링 시간(annealing time)은 너무 길지 않아도 된다. 따라서, 동작 전압이 약 40 V 인 HV 반도체 장치(100)의 경우, 채널 길이(CL)는 쉽게 제어될 수 있으며 약 1 μm가 되도록 감소될 수 있고; 동작 전압이 약 10 개 이상인 HV 반도체 장치(100)의 경우, 채널 길이(CL)는 1 μm 이하로 감소될 수 있다.
도 4, 도 1a 및 도 1b에 도시된 바와 같이, 단계(S18)가 수행되어, 다른 포토 마스크를 이용하여 제1 드리프트 영역(110)에 제1 도핑 영역(112)을 형성하고 제2 드리프트 영역(126)에 제2 도핑 영역(114)을 형성한다. 이에 따라, 본 실시 예의 HV 반도체 장치(100)가 형성될 수 있다. 제1 도핑 영역(112) 및 제2 도핑 영역(114)은 위의 분리 구조를 마스크로 사용함으로써 형성되지 않기 때문에, 형성된 제1 도핑 영역(112)은 제1 분리 구조(106)로부터 이격될 수 있고, 형성된 제2 도핑 영역(114)은 제3 분리 구조(136)로부터 이격될 수 있다. 일부 실시 예들에서, 게이트 구조(104)는 게이트-라스트 공정(gate-last process)에 의해 형성될 수 있어서, 게이트 구조(104)는 제1 도핑 영역(112) 및 제2 도핑 영역(114)이 형성된 후에 형성될 수 있다.
HV 반도체 장치 및 그 제조 방법은 전술한 실시 예에 한정되지 않고 다른 여러가지 바람직한 실시 예들을 가질 수 있다. 설명을 단순화하기 위해, 이하의 각 실시 예에서 동일한 구성 요소는 동일한 심볼로 표시된다. 실시 예들 간의 차이점을 쉽게 비교할 수 있도록 하기 위해, 이하 설명에서는 다른 실시 예들 간의 차이점을 자세히 설명하고, 동일한 특징은 중복 설명하지 않도록 한다.
도 7은 본 발명의 제2 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다. 본 실시 예에서 제공되는 HV 반도체 장치(200)는, HV 반도체 장치(200)가 하나의 단자(드레인 또는 소스)에서 높은 항복 전압을 가질 수 있다는 점에서 제1 실시 예와 다르다. 구체적으로, HV 반도체 장치(200)는, 제1 실시 예에서 제2 드리프트 영역, 제4 분리 구조 및 제5 분리 구조를 포함하지 않는다. 본 실시 예에서, HV 반도체 장치(200)는 반도체 기판(102) 내에 그리고 제2 도핑 영역(114) 옆에 컨택 도핑 영역(contact doped region)(232)을 더 포함할 수 있다. 컨택 도핑 영역(232)은 제2 도핑 영역(114)을 형성한 후 형성될 수 있으며, 제2 도전형을 가진다. 일부 실시 예들에서, HV 반도체 장치(200)는 웰 영역을 포함하지 않을 수 있다.
도 8은 본 발명의 제3 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다. 본 실시 예에서 제공되는 HV 반도체 장치(300)는, 제1 분리 구조(306)가 제3 분리 구조(118)로부터 분리되어 있다는 점에서 제1 실시 예와 다르다. 따라서, 제1 도핑 영역(112)과 채널 영역 사이에는 복수의 전류 경로(CP)가 존재할 수 있다. 일부 실시 예들에서, 제2 분리 구조(308)는 제3 분리 구조(118)로부터 분리되어 있을 수 있다. 일부 실시 예들에서, 제4 분리 구조(3281) 및/또는 제5 분리 구조(3282)는 또한 제3 분리 구조(118)로부터 분리되어 있을 수 있다. 일부 실시 예들에서, 제4 분리 구조(3281) 및 제5 분리 구조(3282)의 레이아웃은, 게이트 구조(104)에 대한 제1 분리 구조(306) 및 제2 분리 구조(308)의 레이아웃에 대칭적일 수 있다.
도 9는 본 발명의 제4 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다. 본 실시 예에서 제공되는 HV 반도체 장치(400)는, HV 반도체 장치(400)가 복수의 제1 분리 구조(406) 및 복수의 제2 분리 구조(408)를 포함하고, 각각의 제2 분리 구조(408) 및 각각의 제1 분리 구조(406)가 제2 방향(D2)을 따라 교대로 배열된다는 점에서 제1 실시 예와 다르다. 일부 실시 예들에서, 각각의 제1 분리 구조(406) 및 각각의 제2 분리 구조(408)는, 각각 본 발명의 실시 예들 중 어느 하나의 제1 분리 구조 및 제2 분리 구조와 유사하거나 동일할 수 있으며, 이에 대해서는 상세하게 설명하지 않을 것이다. 일부 실시 예들에서, 제1 분리 구조(406)의 개수와 제2 분리 구조(408)의 개수는 동일하거나 상이할 수 있다. 일부 실시 예들에서, HV 반도체 장치(400)는 선택적으로, 복수의 제4 분리 구조(4281) 및 복수의 제5 분리 구조(4282)를 포함할 수 있으며, 여기서 각각의 제5 분리 구조(4282) 및 각각의 제4 분리 구조(4281)는 제2 방향(D2)을 따라 교대로 배열된다. 각각의 제4 분리 구조(4281) 및 각각의 제5 분리 구조(4282)는 각각 본 발명의 실시 예들 중 어느 하나의 제4 분리 구조 및 제5 분리 구조와 유사하거나 동일할 수 있으며, 이에 대해서는 상세하게 설명하지 않을 것이다. 일부 실시 예들에서, 제4 분리 구조(4281)의 개수와 제5 분리 구조(4282)의 개수는 동일하거나 상이할 수 있다. 일부 실시 예들에서, 제4 분리 구조(4281) 및 제5 분리 구조(4282)의 레이아웃은, 게이트 구조(104)에 대한 제1 분리 구조(406) 및 제2 분리 구조(408)의 레이아웃에 대칭적일 수 있다.
도 10은 본 발명의 제5 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다. 본 실시 예에서 제공되는 HV 반도체 장치(500)는, 적어도 하나의 제1 분리 구조(506)가 제1 드리프트 영역(110)을 수직으로 관통하는 2 개의 제1 분리 구조(5061, 5062)를 포함하고, 제1 분리 구조(5061, 5062)는 제1 방향(D1)을 따라 정렬되고, 제1 분리 구조(5061, 5062)는 공간(S2)에 의해 서로 이격되고, 공간(S2)은 제2 분리 구조(508)와 제1 도핑 영역(112) 사이에 배치된다는 점에서 제1 실시 예와 다르다. 일부 실시 예들에서, 제2 분리 구조(508)는 제1 도핑 영역(112)과 공간(S2) 사이에 배치될 수 있다.
일부 실시 예들에서, 적어도 하나의 부가 분리 구조(528)는 선택적으로, 제2 드리프트 영역(126)을 통해 수직으로 관통하는 다른 제5 분리 구조(5283)를 더 포함할 수 있으며, 여기서 제5 분리 구조(5282, 5283)는 제1 방향(D1)을 따라 정렬되고, 제5 분리 구조(5282, 5283)는 공간에 의해 서로 이격되고, 공간(S3)은 제4 분리 구조(5281)와 제2 도핑 영역(114) 사이에 배치된다. 일부 실시 예들에서, 제4 분리 구조(5281) 및 제5 분리 구조(5282, 5283)의 레이아웃은, 제1 분리 구조(5061, 5062) 및 제2 분리 구조(508)의 레이아웃과 동일할 수 있다.
도 11은 본 발명의 제6 실시 예에 따른 예시적인 HV 반도체 장치의 상면을 나타낸 개략도이다. 도 11에 도시된 바와 같이, 본 실시 예의 HV 반도체 장치(600)는, 제1 분리 구조(606)의 개수가 복수일 수 있고 제2 분리 구조(608)의 개수가 복수일 수 있다는 점에서 제1 실시 예와 다르다. 일부 실시 예들에서, 제1 분리 구조(606)는 제1 방향(D1)을 따라 정렬될 수 있고, 제2 분리 구조(608)는 제1 방향(D1)을 따라 정렬될 수 있으며, 제1 분리 구조(606)는 제2 방향(D2)으로 제2 분리 구조(608)와 오정렬될(misaligned) 수 있다. 일부 실시 예들에서, 제1 분리 구조(606) 중 적어도 2 개는 제1 방향(D1)을 따라 정렬되지 않을 수 있다. 대안적으로, 제2 분리 구조(608) 중 적어도 2 개는 제1 방향(D1)을 따라 정렬되지 않을 수 있다. 제4 분리 구조(6281) 및 제5 분리 구조(6282)의 개수는 복수일 수 있으며, 제4 분리 구조(6281) 및 제5 분리 구조(6282)의 배치는 제1 분리 구조(606) 및 제2 분리 구조(6062)과 동일하거나 상이할 수 있으며, 반복적으로 상세하게 설명하지 않을 것이다. 일부 실시 예들에서, 제1 도핑 영역(112)과 게이트 구조(104) 사이의 분리 구조는 2 개의 열로 배열되는 것으로 제한되지 않고 3 개 이상의 열로 배열될 수 있다. 제2 도핑 영역(114)과 게이트 구조(104) 사이의 분리 구조는 3 개 이상의 열로 배열될 수 있다.
개시된 HV 반도체 장치 및 그 제조 방법을 사용함으로써, 도핑 영역과 게이트 구조 사이의 분리 구조의 깊이는 드리프트 영역의 깊이보다 더 클 수 있으며, 서로 이격된 분리 구조들의 조합의 길이는 제1 도핑 영역의 길이보다 크거나 같으므로, 채널 영역의 채널 길이를 증가시키지 않고 드레인/소스에서의 항복 전압을 현저하게 증가시킬 수 있거나 채널 영역의 채널 길이를 줄일 수 있다.
특정 실시 예들에 대한 전술한 설명은 다른 사람들이 본 발명의 일반적인 개념을 벗어나지 않고 과도한 실험없이, 구체적인 실시 예들과 같은 다양한 응용에 대해, 해당 기술 내에서의 지식을 적용하여 쉽게 수정 및/또는 변형할 수 있도록 본 발명의 일반적인 특성을 완전히 드러낼 것이다. 따라서, 이러한 변형 및 수정은 본 명세서에 제시되는 본 발명 및 지침에 기초하여, 개시된 실시 예들의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 본 발명 및 지침에 비추어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 해석되어야 함을 이해해야 한다.
본 발명의 실시 예들은 지정된 기능 및 그 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의된 것이다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체적인 경계를 정의할 수 있다.
과제 의 해결 수단 및 요약 섹션은 본 발명자(들)에 의해 고려된 바와 같이 본 발명의 모든 예시적인 실시 예가 아닌 하나 이상을 제시할 수 있으며, 따라서 본 발명 및 첨부된 청구 범위를 어떤 식으로든 제한하려는 의도는 아니다.

Claims (23)

  1. 고전압 반도체 장치로서,
    활성 영역을 갖는 반도체 기판 - 상기 반도체 기판은 제1 도전형을 가짐 -;
    상기 반도체 기판의 상기 활성 영역 상에 배치된 게이트 구조 - 상기 게이트 구조는 제1 방향을 따라 연장됨 -;
    상기 게이트 구조의 일 측면에서 상기 반도체 기판의 상기 활성 영역에 배치된 적어도 하나의 제1 분리 구조(isolation structure) 및 적어도 하나의 제2 분리 구조 - 상기 적어도 하나의 제2 분리 구조의 단부는, 상기 제1 방향에 수직인 제2 방향에서 상기 적어도 하나의 제1 분리 구조와 상기 게이트 구조 사이에 배치됨 -;
    상기 게이트 구조의 상기 측면에서 상기 반도체 기판의 상기 활성 영역에 배치된 적어도 하나의 제1 드리프트 영역 - 상기 적어도 하나의 제1 드리프트 영역은 상기 제1 도전형에 상보적인(complementary) 제2 도전형을 가지고, 상기 적어도 하나의 제1 분리 구조의 바닥면 및 상기 적어도 하나의 제2 분리 구조의 바닥면은 상기 적어도 하나의 제1 드리프트 영역의 바닥면보다 깊음 -; 및
    상기 반도체 기판에 배치된 제3 분리 구조 - 상기 제3 분리 구조는 상기 활성 영역을 정의하기 위한 개구를 가짐 -
    를 포함하고,
    상기 적어도 하나의 제1 분리 구조 또는 상기 적어도 하나의 제2 분리 구조 중 적어도 하나는 상기 제3 분리 구조에 연결되는, 고전압 반도체 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1 드리프트 영역에 배치된 적어도 하나의 제1 도핑 영역을 더 포함하고, 상기 적어도 하나의 제1 분리 구조 및 상기 적어도 하나의 제2 분리 구조는 상기 적어도 하나의 제1 도핑 영역과 상기 게이트 구조 사이에 배치되고, 상기 적어도 하나의 제1 도핑 영역은 상기 제2 도전형을 가지는, 고전압 반도체 장치.
  3. 제2항에 있어서,
    상기 적어도 하나의 제1 드리프트 영역의 도핑 농도는 상기 적어도 하나의 제1 도핑 영역의 도핑 농도보다 낮고, 상기 적어도 하나의 제1 분리 구조의 단부는, 상기 제2 방향에서 상기 적어도 하나의 제1 도핑 영역과 상기 적어도 하나의 제2 분리 구조 사이에 배치되는, 고전압 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 방향에서 상기 적어도 하나의 제1 분리 구조와 상기 적어도 하나의 제2 분리 구조의 조합(combination)의 길이는, 상기 제1 방향에서 상기 적어도 하나의 제1 도핑 영역의 길이보다 크거나 같은, 고전압 반도체 장치.
  5. 제2항에 있어서,
    상기 적어도 하나의 제1 도핑 영역의 단부를 통과하고 상기 제2 방향과 평행한 일 연장선은 상기 적어도 하나의 제1 분리 구조를 가로지르고, 상기 적어도 하나의 제1 도핑 영역의 상기 단부에 대향하는 상기 적어도 하나의 제1 도핑 영역의 다른 단부를 통과하고 상기 제2 방향과 평행한 다른 연장선은 상기 적어도 하나의 제2 분리 구조를 가로지르는, 고전압 반도체 장치.
  6. 제1항에 있어서,
    상기 적어도 하나의 제1 드리프트 영역은, 상면에서 상기 적어도 하나의 제1 분리 구조 또는 상기 적어도 하나의 제2 분리 구조 중 적어도 하나를 둘러싸는, 고전압 반도체 장치.
  7. 제2항에 있어서,
    상기 게이트 구조의 다른 측면에서 상기 반도체 기판의 상기 활성 영역에 배치된 적어도 하나의 제2 도핑 영역을 더 포함하고, 상기 적어도 하나의 제2 도핑 영역은 상기 제2 도전형을 가지는, 고전압 반도체 장치.
  8. 제7항에 있어서,
    상기 게이트 구조의 상기 다른 측면에서 상기 반도체 기판의 상기 활성 영역에 배치된 적어도 하나의 제2 드리프트 영역을 더 포함하고, 상기 적어도 하나의 제2 도핑 영역은 상기 적어도 하나의 제2 드리프트 영역에 배치되고, 상기 제2 드리프트 영역은 상기 제2 도전형을 가지고, 상기 적어도 하나의 제2 드리프트 영역의 도핑 농도는 상기 적어도 하나의 제2 도핑 영역의 도핑 농도보다 낮은, 고전압 반도체 장치.
  9. 제8항에 있어서,
    상기 적어도 하나의 제2 도핑 영역과 상기 게이트 구조 사이의 상기 반도체 기판의 상기 활성 영역에 배치된 적어도 하나의 부가 분리 구조(appending isolation structure)를 더 포함하는 고전압 반도체 장치.
  10. 제9항에 있어서,
    상기 부가 분리 구조는, 적어도 하나의 제4 분리 구조 및 적어도 하나의 제5 분리 구조를 포함하고, 상기 적어도 하나의 제4 분리 구조 및 상기 적어도 하나의 제5 분리 구조의 레이아웃은, 상기 적어도 하나의 제1 분리 구조 및 상기 적어도 하나의 제2 분리 구조의 레이아웃과 동일하거나, 상기 적어도 하나의 제1 분리 구조 및 상기 적어도 하나의 제2 분리 구조의 상기 레이아웃과 상기 게이트 구조에 대해 대칭적인(symmetrical), 고전압 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 방향에서 상기 적어도 하나의 제4 분리 구조 및 상기 적어도 하나의 제5 분리 구조의 조합의 길이는, 상기 제1 방향에서 상기 제2 도핑 영역의 길이보다 크거나 같은, 고전압 반도체 장치.
  12. 고전압 반도체 장치의 제조 방법으로서,
    제1 도전형을 갖는 반도체 기판을 제공하는 단계 - 상기 반도체 기판은 활성 영역을 가짐 -;
    상기 반도체 기판의 상기 활성 영역에 적어도 하나의 제1 분리 구조 및 적어도 하나의 제2 분리 구조를 형성하는 단계;
    상기 반도체 기판의 상기 활성 영역 상에서 상기 적어도 하나의 제1 분리 구조의 일 측면에 게이트 구조를 형성하는 단계 - 상기 게이트 구조는 제1 방향을 따라 연장되고, 상기 적어도 하나의 제2 분리 구조의 단부는, 상기 제1 방향에 수직인 제2 방향에서 상기 적어도 하나의 제1 분리 구조와 상기 게이트 구조 사이에 배치됨 -; 및
    상기 게이트 구조의 일 측면에서 상기 반도체 기판의 상기 활성 영역에 적어도 하나의 제1 드리프트 영역을 형성하는 단계 - 상기 적어도 하나의 제1 드리프트 영역은 상기 제1 도전형에 상보적인 제2 도전형을 가지고, 상기 적어도 하나의 제1 분리 구조의 바닥면 및 상기 적어도 하나의 제2 분리 구조의 바닥면은 상기 제1 드리프트 영역의 바닥면보다 깊음 -;
    를 포함하고,
    상기 적어도 하나의 제1 분리 구조 및 상기 적어도 하나의 제2 분리 구조를 형성하는 단계는, 상기 반도체 기판에 제3 분리 구조를 형성하는 단계를 포함하고,
    상기 제3 분리 구조는 상기 활성 영역을 정의하는 개구를 가지고,
    상기 적어도 하나의 제1 분리 구조 또는 상기 적어도 하나의 제2 분리 구조 중 적어도 하나는 상기 제3 분리 구조에 연결되는,
    고전압 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 적어도 하나의 제1 드리프트 영역에 적어도 하나의 제1 도핑 영역을 형성하는 단계를 더 포함하고, 상기 적어도 하나의 제1 도핑 영역은 상기 제2 도전형을 가지는, 고전압 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 적어도 하나의 제1 드리프트 영역의 도핑 농도는 상기 적어도 하나의 제1 도핑 영역의 도핑 농도보다 낮고, 상기 적어도 하나의 제1 분리 구조의 단부는, 상기 제2 방향에서 상기 적어도 하나의 제1 도핑 영역과 상기 적어도 하나의 제2 분리 구조 사이에 배치되는, 고전압 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 방향에서 상기 적어도 하나의 제1 분리 구조와 상기 적어도 하나의 제2 분리 구조의 조합의 길이는, 상기 제1 방향에서 상기 적어도 하나의 제1 도핑 영역의 길이보다 크거나 같은, 고전압 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 적어도 하나의 제1 도핑 영역을 형성하는 단계는, 상기 게이트 구조의 다른 측면에서 상기 반도체 기판의 상기 활성 영역에 적어도 하나의 제2 도핑 영역을 형성하는 단계를 포함하고, 상기 적어도 하나의 제2 도핑 영역은 상기 제2 도전형을 가지는, 고전압 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 드리프트 영역을 형성하는 단계는, 상기 게이트 구조의 다른 측면에서 상기 반도체 기판의 상기 활성 영역에 적어도 하나의 제2 드리프트 영역을 형성하는 단계를 더 포함하고, 상기 적어도 하나의 제2 도핑 영역은 상기 적어도 하나의 제2 드리프트 영역에 배치되고, 상기 적어도 하나의 제2 드리프트 영역은 상기 제2 도전형을 가지고, 상기 적어도 하나의 제2 드리프트 영역의 도핑 농도는 상기 적어도 하나의 제2 도핑 영역의 도핑 농도보다 낮은, 고전압 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 적어도 하나의 제1 분리 구조 및 상기 적어도 하나의 제2 분리 구조를 형성하는 단계는, 상기 적어도 하나의 제2 도핑 영역과 상기 게이트 구조 사이의 상기 반도체 기판의 상기 활성 영역에 적어도 하나의 부가 분리 구조를 형성하는 단계를 더 포함하는, 고전압 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 적어도 하나의 부가 분리 구조는, 적어도 하나의 제4 분리 구조 및 적어도 하나의 제5 분리 구조를 포함하고, 상기 적어도 하나의 제4 분리 구조 및 상기 적어도 하나의 제5 분리 구조의 레이아웃은, 상기 적어도 하나의 제1 분리 구조 및 상기 적어도 하나의 제2 분리 구조의 레이아웃과 동일하거나, 상기 적어도 하나의 제1 분리 구조 및 상기 적어도 하나의 제2 분리 구조의 상기 레이아웃과 상기 게이트 구조에 대해 대칭적인, 고전압 반도체 장치의 제조 방법.
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