JP4862965B1 - 半導体ウェハ、半導体バー、半導体ウェハの製造方法、半導体バーの製造方法、半導体素子の製造方法 - Google Patents

Abstract

【課題】スクライブにより良好なクラックを形成することができる半導体ウェハ、半導体バー、半導体ウェハの製造方法、半導体バーの製造方法、および半導体素子の製造方法を提供する。
【解決手段】 半導体ウェハのエピタキシャル成長層を用いて、光半導体素子（具体的には、半導体レーザ）が、複数個、当該半導体ウェハの面方向に並べて形成されている。ＩｎＧａＡｓエピタキシャル層は、複数の光半導体素子の間に連続的に設けられ、当該ＩｎＧａＡｓエピタキシャル層の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分（具体的に言えば、開口部、或いは、溝）を備えている。この部分に沿ってスクライビングを行うことで、垂直進展したクラックを形成することができる。
【選択図】図１

Description

この発明は、半導体ウェハ、半導体バー、半導体ウェハの製造方法、半導体バーの製造方法および半導体素子の製造方法に関する。

従来、例えば下記の各特許文献に記載されているように、種々の目的から半導体ウェハ上に溝や特定の構造を設ける半導体ウェハの製造技術が知られている。例えば、特許文献１に記載されているように、半導体基板上のヘテロエピタキシャル層に、チップの周囲を囲む溝を設ける技術が知られている。この溝によって、半導体装置の製造過程における各種加工時に応力が発生した場合でも、エピタキシャル層内の結晶欠陥が伝播してチップ内部へと到達することを防ぐことができる。また、例えば、特許文献２に記載されているように、半導体チップの境界領域に、所定のパターンの分離用半導体層を形成する技術が知られている。この分離用半導体層を用いて、半導体ウェハを分割し、半導体チップを作製することができる。また、例えば、特許文献３に記載されているように、高い精度で半導体ウェハの分割を行うために、半導体基板上に溝を設ける構造も知られている。

特開平３−１６１１９号公報 特開２００２−２９９７６１号公報 特開２００９−１１７４９４号公報

半導体ウェハは、所望の電気的、又は光学的特性を得るためにＩｎＰ基板全体にＩｎＰやＩｎＧａＡｓＰやＩｎＧａＡｓ等をエピタキシャル成長させたうえで、最小単位であるチップ単位でパターン化されたエッチングや転写や成膜（電気的絶縁膜、電極膜等の形成）を繰返すことによって製作されている。

半導体ウェハは、最終的には、製品の最小単位であるチップに分離される。また、そのような分離を行わない状態で、半導体素子が多数形成された半導体ウェハを売買するという取引も行われうる。また、最小単位であるチップへの分離の前段階で、複数の半導体素子が設けられた半導体バーを製造し、この半導体バーの単位での取引も行われうる。これらの種々の場面におけるチップ分離技術としては、ウェハをスクライブすることによってウェハ内部にクラックを形成させ、その後、外部から力を加えることによって、クラックを起点にウェハを劈開により分離するという技術が知られている。

スクライブにより形成されるクラックが良好に形成されないと（具体的には、クラックが基板に対して直線的かつ垂直に進展しないと）、このクラックを起点としたチップ分離工程において良好な断面（具体的には、狙い通りの位置における垂直断面）を得ることができない。良好な断面が得られないと、チップの外形がいびつなものとなり不良品と認定されたり、或いはその後の工程で取り扱いが困難となったりする。特に、その断面が光半導体素子の共振器面としての劈開面である場合には、その劈開面の品質が光半導体素子の品質を決める大きな要素である。そこで、このような事情に鑑み本願発明者は鋭意研究を行ったところ、従来知られていない、スクライブ時のクラック形状を決める支配的な要因を見出すに至った。

この発明は、スクライブにより良好なクラックを形成することができる半導体ウェハ、半導体バー、半導体ウェハの製造方法、半導体バーの製造方法、および半導体素子の製造方法を提供することを目的とする。

なお、本願発明者が見出した当該支配的要因は、上記の特許文献１乃至３にも記載されておらず、従来知られていない新規な技術的事項である。スクライブによるクラックの形状を良好にする観点、具体的には、クラックが基板に対して直線的かつ垂直に進展させる観点から、スクライブ位置においてどのような膜構造が好適であるかという点について、上記特許文献１乃至３には記載されていない。

第１の発明は、上記の目的を達成するため、半導体ウェハであって、
半導体ウェハの基板材料からなる基板層と、
前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた１つ以上の層を含む半導体層と、
前記半導体ウェハの平面方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、
を備え、
前記半導体層は、エピタキシャル成長させられたＩｎＧａＡｓエピタキシャル層を含み、
前記ＩｎＧａＡｓエピタキシャル層は、前記複数の半導体素子を分割すべきラインに沿って設けられ、当該ＩｎＧａＡｓエピタキシャル層の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする。

第２の発明は、上記の目的を達成するため、半導体ウェハであって、
半導体ウェハの基板材料からなる基板層と、
前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた１つ以上の層を含む半導体層と、
前記基板層上に設けられ、ＳｉＯ_２絶縁膜若しくはＳｉＮ絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜と、
前記半導体ウェハの平面方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、
を備え、
前記ＳｉＯ_２絶縁膜若しくは前記ＳｉＮ絶縁膜又は前記特定絶縁膜は、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該ＳｉＯ_２絶縁膜若しくは当該ＳｉＮ絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする。

第３の発明は、上記の目的を達成するため、半導体バーであって、
半導体バーの基板材料からなる基板層と、
前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた１つ以上の層を含む半導体層と、
前記半導体バーの長さ方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、
を備え、
前記半導体層は、エピタキシャル成長させられたＩｎＧａＡｓエピタキシャル層を含み、
前記ＩｎＧａＡｓエピタキシャル層は、前記複数の半導体素子を分割すべきラインに沿って設けられ、当該ＩｎＧａＡｓエピタキシャル層の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする。

第４の発明は、上記の目的を達成するため、半導体バーであって、
半導体バーの基板材料からなる基板層と、
前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた１つ以上の層を含む半導体層と、
前記基板層上に設けられ、ＳｉＯ_２絶縁膜若しくはＳｉＮ絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜と、
前記半導体バーの長さ方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、
を備え、
前記ＳｉＯ_２絶縁膜若しくは前記ＳｉＮ絶縁膜又は前記特定絶縁膜は、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該ＳｉＯ_２絶縁膜若しくは当該ＳｉＮ絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分である非形成部分を備えることを特徴とする。

第５の発明は、上記の目的を達成するため、半導体ウェハの製造方法であって、
１つ以上のエピタキシャル層が形成され、当該エピタキシャル層を用いて複数の半導体素子が形成され、前記エピタキシャル層がＩｎＧａＡｓエピタキシャル層を含む半導体ウェハを製造する製造方法であって、
前記ＩｎＧａＡｓエピタキシャル層に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに、当該ＩｎＧａＡｓエピタキシャル層の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする。

第６の発明は、上記の目的を達成するため、半導体ウェハの製造方法であって、
複数の半導体素子が形成され、ＳｉＯ_２絶縁膜若しくはＳｉＮ絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜を含む半導体ウェハを製造する製造方法であって、
前記ＳｉＯ_２絶縁膜若しくは前記ＳｉＮ絶縁膜又は前記特定絶縁膜に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該ＳｉＯ_２絶縁膜若しくは当該ＳｉＮ絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする。

第７の発明は、上記の目的を達成するため、半導体バーの製造方法であって、
１つ以上のエピタキシャル層が形成され、当該エピタキシャル層を用いて複数の半導体素子が形成され、前記エピタキシャル層がＩｎＧａＡｓエピタキシャル層を含む半導体バーを製造する製造方法であって、
前記ＩｎＧａＡｓエピタキシャル層に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに、当該ＩｎＧａＡｓエピタキシャル層の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする。

第８の発明は、上記の目的を達成するため、半導体バーの製造方法であって、
複数の半導体素子が形成され、ＳｉＯ_２絶縁膜若しくはＳｉＮ絶縁膜、又は、これらと同等の条件でスクライブをしたときに前記基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜である特定絶縁膜を含む半導体バーを製造する製造方法であって、
前記ＳｉＯ_２絶縁膜若しくは前記ＳｉＮ絶縁膜又は前記特定絶縁膜に対して、前記複数の半導体素子の間に連続的に又は所定間隔おきに設けられ、当該ＳｉＯ_２絶縁膜若しくは当該ＳｉＮ絶縁膜又は当該特定絶縁膜の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分である非形成部分を形成する工程を含むことを特徴とする。

第９の発明は、上記の目的を達成するため、半導体素子の製造方法であって、
上記の第５若しくは第６の発明にかかる半導体ウェハの製造方法により製造された半導体ウェハ、又は、第７若しくは第８の発明にかかる半導体バーの製造方法により製造された半導体バーを準備する工程と、
前記半導体ウェハ又は前記半導体バーに対して、前記半導体ウェハの製造方法において設けられた前記非形成部分又は前記半導体バーの製造方法において設けられた前記非形成部分に、スクライブを行う工程と、
前記スクライブを行った後、当該スクライブにより形成したクラックを用いて前記半導体ウェハ又は前記半導体バーを分割することにより、前記半導体ウェハ又は前記半導体バーを半導体素子が形成されたチップ単位に分離する工程と、
を備えることを特徴とする。

第１乃至第４の発明によれば、スクライブにより良好なクラックを形成することができる半導体ウェハや半導体バーが提供される。

第５乃至第８の発明によれば、スクライブにより良好なクラックを形成することができる半導体ウェハや半導体バーを製造することができる製造方法が提供される。

第９の発明によれば、高いチップ外形精度を確保することのできる半導体素子の製造方法が提供される。

本発明の実施の形態１にかかる基本技術を説明するための図であり、半導体ウェハや半導体バーにおけるスクライブされる部位の模式的な拡大断面図を示す図である。 図１に示す構成に対してスクライブを行った様子を示す模式的な拡大断面図である。 スクライブ荷重とクラック形状の傾向を説明するための図である。 図３における紙面左側の「分離不可」の段階および「良好」の段階に属するクラック状態を示す図と、図３における紙面右側の「やや良好」の段階および「ずれ不良」の段階に属するクラック状態を示す図である。 本願発明者が行った実験の結果をまとめた表を示す図である。 本発明の実施の形態１にかかる半導体ウェハ、半導体バー、および半導体素子の製造方法を説明するための図である。 本発明の実施の形態１にかかる半導体ウェハ、半導体バー、および半導体素子の製造方法を説明するための図である。 本発明の実施の形態１にかかる半導体ウェハ、半導体バー、および半導体素子の製造方法を説明するための図である。 本発明の実施の形態１にかかる半導体ウェハ、半導体バー、および半導体素子の製造方法を説明するための図である。 本発明の実施の形態１にかかる半導体ウェハ、半導体バー、および半導体素子の製造方法を説明するための図である。 本発明の実施の形態１にかかる半導体ウェハ、半導体バー、および半導体素子の製造方法を説明するための図である。 本発明の実施の形態に対する比較例として示す、ＩｎＧａＡｓエピタキシャル層をスクライブ位置に有する構成について説明するための図である。 本発明の実施の形態に対する比較例として示す、ＩｎＧａＡｓエピタキシャル層をスクライブ位置に有する構成について説明するための図である。 本発明の実施の形態に対する比較例として示す、ＩｎＧａＡｓエピタキシャル層をスクライブ位置に有する構成について説明するための図である。 本発明の実施の形態に対する比較例として示す、ＩｎＧａＡｓエピタキシャル層をスクライブ位置に有する構成について説明するための図である。 本発明の実施の形態に対する比較例として示す、ＩｎＧａＡｓエピタキシャル層をスクライブ位置に有する構成について説明するための図である。 本発明の実施の形態に対する比較例として示す、ＩｎＧａＡｓエピタキシャル層をスクライブ位置に有する構成について説明するための図である。

実施の形態１．
［実施の形態１にかかる基本技術の説明］
本発明の実施の形態１にかかる半導体ウェハおよびその製造方法の具体的説明に先立って、実施の形態１にかかる基本技術の説明を行う。本願発明者は、鋭意研究を行ったところ、ＩｎＰを基板材料とする半導体ウェハに対してスクライブを行うにあたり、ＩｎＧａＡｓエピタキシャル層がある場合と無い場合とで、クラックの形成具合が大きく異なることを見出した。以下、この点についての説明を行う。

以下の説明では、図１乃至６を用いて、先ず、ＩｎＧａＡｓエピタキシャル層が無い場合にはスクライブにより良好なクラックが得られることを説明する。また、その一方で、図１２乃至１５を用いて、比較対象として、ＩｎＧａＡｓエピタキシャル層がある場合には良好なクラック形成が阻害されることを説明する。

図１は、本発明の実施の形態１にかかる基本技術を説明するための図であり、半導体ウェハや半導体バーにおけるスクライブされる部位の模式的な拡大断面図を示す図である。図１における各符号が指し示す構成は、下記のとおりである。１は、スクライブ面であり、４は、ＩｎＰ基板であり、５はエピタキシャル層である。実施の形態１では、エピタキシャル層５は、ＩｎＧａＡｓＰエピタキシャル層であるものとする。図２は、図１に示す構成に対してスクライブを行った様子を示す模式的な拡大断面図である。図２において、２は、スクライブ位置を指し示す点であり、３は、クラックである。スクライブ位置とは、具体的には、スクライブツールが半導体ウェハ表面と接する位置である。

図３は、スクライブ荷重とクラック形状の傾向を説明するための図である。図４は、本願発明者が行った実験結果として得られたクラック形状を、写真に基づいて詳細に図示した図である。図４（ａ）は、図３における紙面左側の「分離不可」の段階および「良好」の段階に属するクラック状態（クラック１０）を示している。図４（ｂ）は、図３における紙面右側の「やや良好」の段階および「ずれ不良」の段階に属するクラック状態（クラック１２）を示している。

図５は、本願発明者が行った実験の結果をまとめた表を示す図である。図５において、スクライブ荷重・速度については、「荷重」は「スクライバをウェハに押付ける強さ」を意味し、「速度」は「その強さでスクライバを平行移動させる速度」を意味している。ただし、例えば荷重が軽く速度が速いとツールが跳ねて浮き出す傾向があるので、線形な変化を示しているわけではない。また、スクライブする位置に機械的な力を付与することを前提とするものである。なお、図５において、「垂直進展後、斜め」とは、図３の右側２つの段階に属するクラック状態を指している。

図１２乃至１５は、本発明の実施の形態に対する比較例として示す、ＩｎＧａＡｓエピタキシャル層をスクライブ位置に有する構成について説明するための図である。図１２の積層構造は、ＩｎＧａＡｓエピタキシャル層１５をエピタキシャル層として含んでいる。その他については、図１で説明したものと同じ構成が示されている。図１３は、スクライブ荷重とクラック形状の傾向を説明するための図である。図１４は、図１２の比較例の構成を対象に本願発明者が行った実験結果として得られたクラック形状を、写真に基づいて詳細に図示した図である。図１４（ａ）は、図１３における紙面左側の「分離不可」の段階および「良好」の段階に属するクラック状態を示しており、クラックが認められない状態を例として示している。一方、図１４（ｂ）は、図１３における紙面右側の「ややずれ」の段階および「ずれ不良」の段階に属するクラック状態（クラック３０）を示している。

図１５は、本願発明者が行った実験の結果をまとめた表を示す図である。図５に示したものと同様のスクライブ荷重および速度のそれぞれにおいて、形成されたクラックの進展方向（いわば、クラックの態様、モード）の違いに応じて、「クラックが垂直進展した場合」、「クラックが斜めに入った後、垂直進展した場合」、「クラックが斜めのみに入った場合」、「クラックの発生なしの場合」というそれぞれの結果の数を表としてまとめている。

図５においては、６ｇｆ、５０ｕｍ／ｓにおける「垂直進展」のＮ数が４であり、８ｇｆ、５０ｕｍ／ｓにおける「垂直進展後、斜め」のＮ数が４であり、１０ｇｆ、５０ｕｍ／ｓにおける「垂直進展後、斜め」のＮ数が５である。これに対し、図１５においては、６ｇｆ、８ｇｆ、１０ｇｆのいずれにおいても「垂直進展」のＮ数は０であり、また「垂直進展後、斜め」というクラック進展方向が認められない。図５と図１５とを比較すれば、先ず、図５にまとめられた結果のほうが、垂直進展するクラックが形成されている頻度が高いことがわかる。
また、「垂直進展」、「垂直進展後、斜め」のいずれも、「クラックがその発生起点から先ず垂直に進展する」というクラック進展方向を表している。これに対し、図１５にまとめられた結果は、「斜め後、垂直進展」などの、「クラックがその発生起点から先ず斜めに進展する」というクラック進展方向で占められている。この点を比較すると、図５に示す実験データを行った条件（つまり、図１に示す構成）のほうが、半導体基板に対して垂直なクラックを形成させやすいことがわかる。
なお、図５のなかの表では、６ｇｆかつ５０ｕｍのときに垂直進展が４つ見られており、最も良い結果が得られている。一方、８ｇｆや１０ｇｆでは、垂直進展のＮ数が少ない。このことから、６ｇｆと８ｇｆの間に境界的な条件があると考えられる。また、その境界的な条件よりも荷重が小さい（６ｇｆ側）ほど、垂直進展になりやすいと考えられる。

本願発明者の考察によれば、ＩｎＧａＡｓの結晶構造に起因してクラックが斜めに入ることから、図５と図１５のそれぞれに示す結果の差が現れていると考えられる。そこで、図５の結果をもたらした構成、つまり図１に示したようなＩｎＧａＡｓ層を設けない構成を、スクライブ位置（具体的には、スクライブツールが接する位置）に配置するようにすれば、垂直進展の発生頻度を高めるとともに、少なくとも「発生起点から先ず垂直に進展するクラック」の発生頻度を高めることができる。

これにより得られる技術的効果として、下記の種々の効果がある。
一つ目の効果として、このようにＩｎＧａＡｓ層を設けない部分をスクライブすると、スクライブ荷重を増加させていくにつれて、クラックが極小で分離不可の状態から、徐々に直下方向に真っ直ぐなクラックが長く伸びていくため、狙いとしてスクライブした位置からずれることを避けることができる。その結果、分離位置精度を向上させることができる。

二つ目の効果として、例えば向かい合う２面の劈開面とその劈開面間距離を共振器長として必要とするレーザダイオード（半導体レーザ）においては、狙いとしてスクライブした位置から劈開面の位置がずれないため、所望の劈開面間距離で分離され所望の光学的特性が得られる。劈開などによる分離位置精度の影響についてさらに詳しく述べれば、向かい合う２面の劈開面とその劈開面間距離を共振器長とするレーザダイオード（半導体レーザ）においては、狙いのスクライブ位置から劈開面の位置がずれると、所望の劈開面間距離がずれるため、所望の光学的特性が得られなくなる。スクライブを経て最終的に形成される劈開面の位置精度は、光半導体素子における「共振器長」の精度を左右するものである。共振器長の精度は、光半導体素子の特性にとって、要求精度を逸脱した素子は即不良品と判定されるほどに重要なものである。また、例えば光半導体素子において、レーザ出射光部分は、部分的に見ても、窓構造等により特性を調整している重要な部分でもある。この観点からも、狙いどおりの位置で劈開をすることのできる高い精度が求められる。この点、実施の形態１にかかる基本技術を採用すれば、高い精度でもって、狙い通りの位置において劈開をすることができる。

三つ目の効果として、分離位置精度ばらつき分の領域確保が不要になり、ウェハあたりの設定可能なチップ数を減らす必要がなくなる。分離位置精度ばらつき分の領域確保が必要になることから、ウェハあたりの設定可能なチップ数を減らさなければならなくなる場合がしばしばある。チップの生産性を向上させる有力な手段のひとつとして、ウェハあたりのチップ数を増やすという方針がある。例えば余分な箇所を排除して、１ウェハあたりのチップ数が２倍になればチップ単価はほぼ５０％減になると考えても過言ではない。（「収率」とも称される。）チップを使用する製品自体についても、小型化、高密度実装化が常に叫ばれている。この点についても、ばらつき分で領域確保していた分を減らしてその分だけチップ自体を小さくすることにより、小型化等に貢献できる。この点、実施の形態１にかかる基本技術を採用すれば、良好なクラック形成（垂直進展するクラックの形成）を確保することができる用になるので、チップ分離精度を向上させることができ、ばらつき分として確保していた領域を減らすことができる。

四つ目の効果として、チップ外形精度、歩留まりについて次のような効果がある。実施の形態１にかかる基本技術を採用すれば狙い通りの位置で垂直なクラック形成を行うことができるので、チップ分離後に、良好な精度のチップ外形を得ることができる。これにより、チップを実装する際に、発光部又は受光部の位置に対してチップ外形精度が良くなるため、自動チップ実装装置の使用時に、チップ外形認識と発光部又は受光部の位置認識という２つの認識のうち、発光部又は受光部の位置認識を省略することが可能となる。その結果、それらの２つの認識を必要とする場合と比べて、実装装置を安価にできる。
劈開などによる分離位置精度が悪いと、チップを実装する際に、発光部又は受光部の位置に対してチップ外形精度が悪くなる。このため、自動チップ実装装置を使用する際にはチップ外形認識と発光部又は受光部の位置認識の両方が必要となる。これら両方の位置認識が必要であると、高価な実装装置が必要になる。
さらに詳しく述べれば、チップの外形がいびつであるほど、実装時のピックアップ（ピンセットや装置のコレット）でチップを把持する際、把持力による微小クラック形成やチッピング屑の発生を考慮した、高度な制御機能・調整が必要になる。把持力による微小クラックの形成は、チップの信頼性に影響する可能性がある。また、チッピング屑の発生は、屑噛み込みによるチップのダイボンディング不具合、ワイヤボンド不着不具合などを発生させる要因となり得るとともに、光半導体素子の場合は光路に付着すると光が遮断され不具合を生じる原因になり得る。
この点、実施の形態１にかかる基本技術を採用すれば、狙い通りの位置で垂直なクラック形成を行うことができるので、チップ外形精度を良好に確保したり、チップ分離後の後工程での種々の不具合の発生を抑制したりすることができる。

五つ目の効果として、スクライブ荷重を最小限に抑えることが可能となり、スクライブツール費用を少なく、またスクライブツール交換作業費用も少なくすることができる。つまり、ウェハをスクライブすることによるウェハ内部のクラック形成が、容易になるという効果がある。ダイヤモンドツール等の機械的な力を付与するスクライブツールを用いたスクライブにおいて、ウェハ内部にクラックを形成させるためには、ダイヤモンドツールに荷重をかける必要がある。このツールにかける荷重（以降「スクライブ荷重」とする）に対するクラック形成がし難いほど、ツールの消耗が激しくなりツール費用が多く発生する。また、ツール交換作業費用も多く発生する。この点、実施の形態１にかかる基本技術を採用すれば、ＩｎＧａＡｓ層を取り除かない場合と比べて、必要なスクライブ荷重を低減させることができ、ツールの消耗抑制等の効果を得ることができる。

［実施の形態１の構成］
上述した実施の形態１にかかる基本技術、より具体的に言えば「スクライブによるクラック形成位置にはＩｎＧａＡｓ層を設けない構成」は、下記のように各種具体的構成に適用することができる。
（i） 適用対象としては、半導体ウェハや半導体バーといったスクライブが予定される種々の構成に対して適用することができる。最小単位である半導体チップに分離される前段階の構成であれば、スクライブによるチップ分離を行うことがあるからである。
（ii） その場合、「スクライブする位置の直下、劈開する位置の直下、又はチップとして分離する位置の直下」の各位置を対象に、当該構成を適用することができる。
（iii） 適用の際には、スクライブする位置の直下、劈開する位置の直下、又はチップとして分離する位置の直下の一部のみに設けても良いし、或いはそれらの位置の全部（全域）に対して設けても良い。つまり、複数の半導体素子が並べられた半導体ウェハや半導体バーにおいて、（ii）で列挙した位置の全てに対して「スクライブによるクラック形成位置にはＩｎＧａＡｓ層を設けない構成」を配置しても良いし、或いは、垂直なクラック形成やスクライブ荷重を小さくしたいなどの必要性がある位置のみに対して「スクライブによるクラック形成位置にはＩｎＧａＡｓ層を設けない構成」を配置しても良い。この「ＩｎＧａＡｓ層を設けない構成」は、当該ＩｎＧａＡｓエピタキシャル層の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分（具体的に言えば、開口部、或いは、溝）として提供されればよい。以下、この「ＩｎＧａＡｓエピタキシャル層の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分」を、「非形成部分」とも称す。
（iv） 非形成部分は、ＩｎＧａＡｓ層を設けない領域を連続的に延びるように設けてもよいし、ＩｎＧａＡｓ層を設けない領域が所定の距離を置きつつ並べられても良い。また、非形成部分は、複数の半導体素子を分割すべきラインに沿って、そのラインの一部（例えば、ラインの一方の端や、両端部にのみ）設けられてもよいし、そのラインの全部に設けられても良い。

以下、「実施の形態１にかかる基本技術」を適用した実施例として、半導体ウェハと半導体バーについて説明する。

（実施例１）
半導体ウェハは、所望の電気的特性や光学的特性を有する半導体素子を得るために、ＩｎＰ基板全体にＩｎＰやＩｎＧａＡｓＰやＩｎＧａＡｓ等をエピタキシャル成長させたうえで、最小単位であるチップ単位でパターン化されたエッチングや転写や成膜（電気的絶縁膜、電極膜等の形成）を繰返すことによって製作されている。このように製作された半導体ウェハは、最終的には、製品の最小単位であるチップに分離される。

近年では、そのようなチップ分離を行わない状態で、半導体素子が多数形成された半導体ウェハを売買するという取引が行われうる（「ウェハ売り」とも称される）。そこで、このような半導体素子が多数形成された半導体ウェハに対して、上記の「実施の形態１にかかる基本技術」を適用することができる。

実施例１にかかる半導体ウェハは、基板材料であるＩｎＰ層上に、ＩｎＰ層、ＩｎＧａＡｓＰ層およびＩｎＧａＡｓ層がエピタキシャル成長させられた構成を有している。このエピタキシャル成長層を用いて、光半導体素子（具体的には、半導体レーザ）が、複数個、当該半導体ウェハの面方向に並べて形成されている。ＩｎＧａＡｓエピタキシャル層は、上述した非形成部分を備えている。この非形成部分が、「スクライブによるクラック形成位置にはＩｎＧａＡｓ層を設けない構成」として機能することができる。この非形成部分に沿ってスクライビングを行うことで、垂直進展したクラックを形成することができる。

（実施例２）
最小単位であるチップへの分離の前段階で、複数の半導体素子が設けられた半導体バーを製造し、この半導体バーの単位での取引も行われうる。半導体ウェハに限らず、半導体バーの段階でこれが商品として売買され、購買者側でスクライブ、劈開、チップ分離を行う、という実施形態が考えられる。ここでいう「半導体バー」とは、半導体素子（たとえば、光半導体素子であり、特に、半導体レーザなど共振器面を必要とする光半導体素子）が、一列または複数列に並べて形成された棒状（長方形状の）の構成をいう。半導体ウェハを分割する途中の段階で、このような半導体バーがいわば中間生成物として製造される。そこで、このような半導体バーに対して、上記の「実施の形態１にかかる基本技術」を適用することができる。

実施例２にかかる半導体バーも、実施例１で述べた半導体ウェハと同様に、ＩｎＧａＡｓエピタキシャル層が、複数の光半導体素子の間に連続的に設けられ、当該ＩｎＧａＡｓエピタキシャル層の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分（非形成部分）を備えている。この非形成部分が、「スクライブによるクラック形成位置にはＩｎＧａＡｓ層を設けない構成」として機能することができる。この非形成部分にスクライビングを行うことで、垂直進展したクラックを形成することができる。

なお、納入先の要求仕様によっては、半導体ウェハを複数に分断した状態であって、最終的なチップ化の前の段階であり、かつ半導体バーのように棒状ではないもの（いわば、「半導体ウェハ片」）が、商品として売買されることも考えられる。例えば、ウェハ売りの中で多品種混載ウェハを製造し、納入先の仕様毎にウェハを複数に分断して売るといった取引形態である。このような取引対象物（半導体ウェハ片）も、複数の半導体素子が形成された半導体ウェハをチップ分離前の段階で取引する点では上記実施例１で述べた半導体ウェハと同じ性質を有する。このため、「半導体ウェハ片」も含めて「半導体ウェハ」と総称するものとする。

［実施の形態１の製造方法］
以下、本発明の実施の形態１にかかる半導体素子の製造方法について説明する。図６乃至１１は、本発明の実施の形態１にかかる半導体ウェハ、半導体バー、および半導体素子の製造方法を説明するための図である。

先ず、ＩｎＰ基板準備工程、エピタキシャル成長工程、ウェハプロセスにより、図６に示す半導体ウェハ１００が準備される。図６は、半導体レーザ素子が複数形成された半導体ウェハ１００の平面図である。素子が未形成のＩｎＰ基板全体にＩｎＰやＩｎＧａＡｓＰやＩｎＧａＡｓ等をエピタキシャル成長させたうえで、最小単位であるチップ単位でパターン化されたエッチングや転写や成膜（電気的絶縁膜、電極膜等の形成）を繰返すことによって半導体レーザ素子形成領域１０１を形成し、半導体ウェハ１００を製作する。

このとき、半導体レーザ素子形成領域１０１の各々の間に、実施の形態１の基本技術にかかる構成を適用する。その場合には、工程数を抑制する観点から、ＩｎＧａＡｓエピタキシャル層のみを除去することが好ましい。全部のエピタキシャル層を除去すると確実に工程が増えるが、ＩｎＧａＡｓエピタキシャル層のみであれば、半導体素子の特性上のＩｎＧａＡｓ除去（ウェハプロセスにおける半導体素子作製のためのＩｎＧａＡｓ除去プロセス）と同時に（一括して、共通化して）行えばよいからである。

この段階において、実施の形態１にかかる半導体ウェハ（半導体ウェハ１００）の製造を完了することができる。

次に、半導体ウェハ１００を半導体ウェハ片１０２に分離し、さらに図７のように半導体ウェハ片１０２を劈開して、複数のバー１０４に分割する。図８は、本発明の実施の形態１にかかる製造方法における劈開工程の様子を説明するための模式図である。図８の一点鎖線は、複数の半導体レーザ素子１２０の並ぶ方向に沿って、半導体ウェハ片１０２を分割する位置を示すラインである。本実施形態では、図８に示すように、半導体ウェハ片１０２を対象にして、符号１３０が指し示す部位に、複数の半導体レーザ素子１２０が並ぶ方向に沿って、ダイヤモンドツール１３２でスクライブを行う。

なお、本実施形態では、劈開不要部である符号１３０で示した部分のみに、劈開の起点となるクラックを入れるためのスクライブを行っている。よって、この符号１３０で示す位置のみに、ＩｎＧａＡｓエピタキシャル層の非形成部分を設けても良い。これは、非形成部分は、複数の半導体素子を分割すべきライン（図中の一点鎖線）の一部（ラインの一方の端）にのみ、非形成部分を設けている実施形態に相当している。

続いて、図９に示すように、スクライブ傷１３４（スクライブで形成されたクラック）を設けた面の反対側から、半導体ウェハ片１０２に対してブレード１４０およびスリット（受け刃）１４２を用いて力を加える。これにより、スクライブ傷１３４を起点として、所望位置（図８の一点鎖線）において、半導体ウェハ片１０２を劈開により割ることができる。この工程を、ブレーク工程とも称す。なお、劈開とは、結晶に力を加えたときに結合の弱い結晶面に沿って割れる現象をいう。劈開は、レーザを発振させるための共振器端面を形成する目的や、共振器長を精度良く制御する目的で用いられる。

次いで、図１０に示すように、劈開した半導体バー１０４の端面１０６ａ、１０６ｂを、保護膜でコーティングする。なお、図１０に示す半導体バー１０４のうち、符号Ｓ_１は劈開が必要な面（つまり、共振器面）、符号Ｓ_２は劈開が不要な面をそれぞれ指し示している。本実施形態では、上記の符号１３０で示したように、Ｓ_２の位置についてのみスクライブを行う。Ｓ_２にのみスクライブを行うことで、半導体ウェハ片１０２上における複数の半導体レーザ素子を分割するライン（図８の一点鎖線）のうち、劈開が不要な領域である半導体ウェハ片１０２の端部のみに対してスクライブを行うことができる。

この段階で（或いは、コーティングの前段階で）、実施の形態１にかかる半導体バー（半導体バー１０４）の製造を完了することができる。

更に、半導体バー１０４をさらに分割して、複数の半導体レーザチップにする。図１１は、本発明の実施の形態１における半導体レーザチップの分離工程を説明するための図である。本実施形態では、ダイヤモンドツール１３２を用いて、図１１におけるそれぞれのライン１４４に沿って、スクライブを行う。半導体バー１０４におけるライン１４４（スクライブライン）の位置は共振器端面ではなく劈開が不要であるため、スクライブを行ってクラックを設けるものとする。その後、図９を用いて説明したのと同様に、ブレードおよびスリットを用いてブレーク工程を行う。

その後、半導体レーザチップの実装を行う。このとき、自動チップ実装装置を使用しても良く、その場合には、チップを実装する際に、半導体レーザチップ外形精度が良くなるため、自動チップ実装装置の使用時に、チップ外形認識と発光部の位置認識という２つの認識のうち、発光部の位置認識を省略してもよくなる。その結果、それらの２つの認識を必要とする場合と比べて、実装装置を安価なものにできる。
以上により、実施の形態１にかかる半導体素子の製造を完了することができる。

［実施の形態１の変形例］
実施の形態１では、一旦ＩｎＧａＡｓエピタキシャル層を作成し、その後、所定の一部又は全部についてこのＩｎＧａＡｓエピタキシャル層を取り除くことにより、非形成部分つまり「ＩｎＧａＡｓエピタキシャル層が設けられていない部分」を形成した。しかしながら、本発明はこれに限られるものではない。
当初からＩｎＧａＡｓエピタキシャル層を所定の一部又は全部に作らないように製造を行う方法を採用しても良い。具体的には、エピタキシャル層を成長させる際にマスキングすることにより非形成部分の位置にＩｎＧａＡｓエピタキシャル層をエピタキシャル成長させないという工程を採用しうるならば、その工程を採用して、実施の形態１にかかる半導体ウェハとおなじ構造の半導体ウェハを作成すればよい。
このような場合でも、ＩｎＧａＡｓエピタキシャル層を有さないことにより、同様な効果を得ることができる。なお、具体的な製造方法は、デバイスの構造によって様々となるが、要は最終ウェハ構造で実施の形態１の非形成部分の位置にＩｎＧａＡｓエピタキシャル層が設けられていなければ良い。

なお、上述したとおり、非形成部分は、ＩｎＧａＡｓエピタキシャル層の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分として提供されれば良い。つまり、ＩｎＧａＡｓエピタキシャル層の非形成部分（溝や開口部）の上に、他の層が存在して、この非形成部分を覆っていても良い。
また、非形成部分におけるＩｎＧａＡｓエピタキシャル層の下の層については、必ずしも除去されていなくともよく、残されていてもよい。非形成部分に残存する「ＩｎＧａＡｓ以外のエピタキシャル層」のバリエーションとしては、例えば、ＩｎＰ、ＩｎＧａＡｓＰ、またはＦｅＩｎＰのエピタキシャル層を挙げることができる。なお、絶縁膜はエピタキシャル層ではない。
あるいは、ＩｎＧａＡｓエピタキシャル層の非形成部分の位置について積層膜をすべて除去して、半導体ウェハの下地基板の層（実施の形態１ではＩｎＰ層）を外部に露出させるようにしても良い。

尚、実施の形態１では、半導体素子として、光半導体素子（具体的には半導体レーザ素子１２０）を半導体ウェハ上に形成する実施形態を説明した。しかしながら、本発明はこれに限られるものではない。半導体レーザのみならず、各種の半導体発光デバイス、半導体受光デバイス、光変調器その他の各種の光デバイスに対して必要に応じて本発明を適用することができる。また、半導体素子として、上記の実施の形態１における光半導体素子の代わりに、例えば、トランジスタ（ＦＥＴ、バイポーラその他種類を問わない）やダイオードを多数形成した半導体ウェハであっても良い。半導体ウェハや半導体バーを精度良く分割して高品質な断面を得ることのできる利点や、スクライブツールへの負担が減ることなどの各種効果は、光半導体素子に限らず全ての半導体素子（あるいは、半導体チップ化される全ての半導体デバイス）についての製造場面で得られる効果だからである。

なお、上述した実施の形態１では、ＩｎＰ基板４を半導体ウェハの基板材料とする場合について説明したが、本発明はこれに限られるものではない。ＩｎＰを基板材料とする半導体ウェハの代わりに、ＧａＡｓを基板材料とする半導体ウェハを用いても良い。

なお、半導体素子が形成された半導体ウェハや半導体バーを取引するに際しては、それらの搬出、搬入の際に半導体ウェハや半導体バーに対して不可避的に荷重が加わる。そのため、半導体ウェハや半導体バーに多数の溝（凹部）を形成することは、それらの強度を低下させるため、避けることが好ましい。特に、半導体ウェハの下地基板としての半導体層まで深く至るような溝や凹部が形成されていることは、それだけ半導体ウェハの強度を低下させるので、ウェハ売りを行うにあたっての半導体ウェハの取り扱いの利便性を考えた場合には好ましくない。半導体バーの取引についても、同様である。
この点、実施の形態１によれば、スクライブ時のクラック形成についての支配的な要因がＩｎＧａＡｓエピタキシャル層の有無であることから、スクライブ時のクラックを垂直進展させるという効果をえる観点からは、ＩｎＧａＡｓエピタキシャル層を優先的に取り除く（或いは作製しない）という措置で足りる。そこで、半導体ウェハや半導体バーの下地基板には溝を設けずに、ＩｎＧａＡｓエピタキシャル層を取り除くのみの構成としても良く、さらには、半導体素子の構造上特に取り除く必要がない場合にはＩｎＧａＡｓエピタキシャル層以外のエピタキシャル層をあえて残すようにしてもよい。この場合には、前述した実施の形態１にかかる製造方法で述べたように、工程数の増加を抑制するという効果も得られる。
このような構成、製造方法は、本願発明者が鋭意研究により明らかにした「ＩｎＧａＡｓエピタキシャル層の有無がクラック品質についての支配的な要因である」という技術的知見のもとで始めて見出すことの出来るものである。

なお、上述したようにＩｎＧａＡｓエピタキシャル層のみを設けない構成（つまりスクライブ位置のＩｎＧａＡｓエピタキシャル層を選択的に排除してＩｎＧａＡｓ以外のエピタキシャル層のみをあえて残した半導体ウェハ等）を作製するアイディアに到達することは、当業者にとって容易ではない。
すなわち、ＩｎＧａＡｓエピタキシャル層が相当に薄い（例えば、わずか１μｍ程度）のに対して、ウェハ厚は通常１００μｍ程度であり且つウェハ厚の殆どはＩｎＰ基板であり、ＩｎＰ基板単体では６ｇｆでも十分に品質の良い劈開ができる。このような状況下では、ＩｎＰ基板上のＩｎＧａＡｓエピタキシャル層の有無がクラックの品質にこれほど大きく利いているという事実を見出すことは、容易ではない。さらに、生産性向上の観点から設計レベルでの工数削減が取りざされている中で、わざわざそのような薄い（１μｍ程度の）エピタキシャル層を除去する工程を入れようとすることは当業者が通常考えるような事項ではなく、むしろ工程数増加という点が阻害要因として働くため当業者の動機付けを妨げるものである。本願発明者は、そのような状況下において更なる鋭意研究を進めた結果として、前述した実施の形態１にかかる基本技術を見出したものである。

実施の形態２．
実施の形態１では、本願発明者が見出した、ＩｎＧａＡｓエピタキシャル層の有無がスクライブによるクラック形成に与える影響について説明をした。一方、本願発明者は、ＳｉＯ_２又はＳｉＮといった電気的絶縁膜も、実施の形態１と同様に、スクライブによるクラック形成に大きな影響を与えていることも見出している。

図１６および１７は、比較例として示す、電気的絶縁膜がある構成について説明するための図である。図１６の積層構造は、電気的絶縁膜２５をエピタキシャル層として含んでいる。電気的絶縁膜２５は、ＳｉＯ_２絶縁膜又はＳｉＮ絶縁膜である。１は、スクライブ面であり、４は、ＩｎＰ基板であり、５はエピタキシャル層である。図１７は、スクライブ荷重とクラック形状の傾向を説明するための図である。
ＳｉＯ_２又はＳｉＮといった材料でなる電気的絶縁膜があると、「ＳｉＯ_２又はＳｉＮ」が硬いため、その下の半導体にクラックを入れるためには一定荷重以上のスクライブ荷重が必要となる。例えば、ＳｉＯ_２又はＳｉＮの弾性域においては、ＳｉＯ_２又はＳｉＮ上をスクライブしても、ＳｉＯ_２又はＳｉＮの下の半導体層にクラックが入り難い。そして、ＳｉＯ_２又はＳｉＮが割れるほどの大きな荷重になると、ダイレクトに半導体に高荷重が掛かることにより、ＳｉＯ_２又はＳｉＮがないときに高荷重で半導体をスクライブしたときと同じ現象が発生する。つまり、「ＳｉＯ_２又はＳｉＮ」が硬いため、下の半導体層に集中応力を伝え難く、「ＳｉＯ_２又はＳｉＮ」が割れる程度のスクライブ荷重がダイレクトに半導体に伝わると、ＩｎＰの場合、クラックの先端に斜め成分が発生してしまう。その結果、図１７のように、一定のスクライブ荷重を超えた段階で一気にクラックが進展する結果が得られている。

そこで、実施の形態２では、実施の形態１において述べた基本技術と同様に、ＳｉＯ_２絶縁膜又はＳｉＮ絶縁膜を有さない構成をスクライブ位置（具体的には、スクライブツールが接する位置）に配置することにした。
具体的には、上述した「実施の形態１にかかる基本技術」、「実施の形態１にかかる構成」、「実施の形態１にかかる製造方法」においてＩｎＧａＡｓエピタキシャル層に対して非形成部分を設けた技術を、「ＩｎＧａＡｓエピタキシャル層」を「ＳｉＯ_２絶縁膜又はＳｉＮ絶縁膜」に読み替えたうえで、ＳｉＯ_２絶縁膜又はＳｉＮ絶縁膜を有する半導体ウェハ、半導体バー、半導体ウェハの製造方法、半導体バーの製造方法、および半導体素子の製造方法に対してそれぞれ用いることができる。なお、ＳｉＯ_２絶縁膜又はＳｉＮ絶縁膜が、半導体ウェハや半導体バーにおける各種の膜（半導体層、半導体エピタキシャル層、他の絶縁膜その他の下地基板上に積層される膜）の積層構造のいずれの層に位置するかは、半導体素子の具体的構造に応じて様々である。しかしながら、いずれの場合であっても、スクライブによりクラックを形成すべき位置において、実施の形態１で述べたのと同様に、ＳｉＯ_２絶縁膜又はＳｉＮ絶縁膜の非形成部分を設ければよい。
これにより、実施の形態２においても、実施の形態１と同様に、スクライブによる良好なクラックの形成、半導体ウェハや半導体バーの高品質な分割、高品質な劈開面の形成、および各種の生産性向上効果を得ることができる。
なお、必要に応じて、実施の形態１の変形例の欄で述べた各種変形例の内容を、実施の形態２にかかる半導体ウェハ、半導体バー、半導体ウェハの製造方法、半導体バーの製造方法、および半導体素子の製造方法に対してそれぞれ適用しても良い。

なお、上述した実施の形態２では、ＳｉＯ_２絶縁膜若しくはＳｉＮ絶縁膜について説明したが、本発明はこれに限られるものではない。これらと同等の条件でスクライブをしたときに基板層への垂直なクラックの形成を阻害する程度の硬さを有する絶縁膜に対しても、同様に、本発明を適用することができる。例えば、ＳｉＯ_２絶縁膜若しくはＳｉＮ絶縁膜と同等の高度を有する絶縁膜（絶縁材料）や、ＳｉＯ_２絶縁膜若しくはＳｉＮ絶縁膜と同等の弾性域を有する絶縁膜や、ＳｉＯ_２絶縁膜若しくはＳｉＮ絶縁膜と同程度に下の半導体層への集中応力を伝え難くする性質を持つ絶縁膜についても、同様の事情が発生する。なお、弾性域とは、より詳しく述べれば、スクライブ荷重が与えられたときに弾性を示すことのできる、絶縁膜に対するスクライブ荷重の大きさの範囲である。これらの絶縁膜についても、本発明を適用することができる。

１ スクライブ面
２ スクライブ位置
３ クラック
４ ＩｎＰ基板
５ エピタキシャル層
１０ クラック
１２ クラック
１５ エピタキシャル層
２５ 電気的絶縁膜
３０ クラック
１００ 半導体ウェハ
１０１ 半導体レーザ素子形成領域
１０２ 半導体ウェハ片
１０４ 半導体バー
１０６ａ、１０６ｂ 端面
１２０ 半導体レーザ素子
１３２ ダイヤモンドツール
１３４ スクライブ傷
１４４ スクライブライン
１４０ ブレード
１４２ スリット（受け刃）

Claims (2)

1. 半導体ウェハの基板材料からなる基板層と、
   前記基板層上に設けられ、前記基板層上にエピタキシャル成長させられた１つ以上の層を含む半導体層と、
   前記半導体ウェハの平面方向に並ぶように前記半導体層を用いて形成された複数の半導体素子と、
   を備え、
   前記半導体層は、エピタキシャル成長させられたＩｎＧａＡｓエピタキシャル層を含み、
   前記ＩｎＧａＡｓエピタキシャル層は、当該ＩｎＧａＡｓエピタキシャル層の下の層を少なくとも当該ＩｎＧａＡｓエピタキシャル層より上の層に対して露出させる部分である非形成部分を備え、前記非形成部分は前記複数の半導体素子を分割すべきラインに沿って設けられ、
   前記半導体層は、前記ＩｎＧａＡｓエピタキシャル層以外の１つ以上のエピタキシャル成長させられた他のエピタキシャル半導体層を含み、
   前記半導体層のうち、前記ＩｎＧａＡｓエピタキシャル層のみが前記非形成部分を備え、
   前記ＩｎＧａＡｓエピタキシャル層以外の前記他のエピタキシャル半導体層は、前記非形成部分の位置に、当該他のエピタキシャル半導体層の一部又は全部を残しており、
   前記半導体素子は、劈開面を共振器面として用いる光半導体素子であり、
   前記非形成部分は、複数の前記光半導体素子の前記共振器面を劈開により形成すべきラインに沿って、かつ、前記半導体ウェハの端部において前記共振器面の位置よりも手前の位置で終端するように設けられており、
   前記非形成部分はスクライビングが行われる位置であることを特徴とする半導体ウェハ。
2. 前記基板層がＩｎＰまたはＧａＡｓであることを特徴とする請求項１または２に記載の半導体ウェハ。

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