JP4847677B2 - 化合物半導体装置の製造方法 - Google Patents

化合物半導体装置の製造方法 Download PDF

Info

Publication number
JP4847677B2
JP4847677B2 JP2003367932A JP2003367932A JP4847677B2 JP 4847677 B2 JP4847677 B2 JP 4847677B2 JP 2003367932 A JP2003367932 A JP 2003367932A JP 2003367932 A JP2003367932 A JP 2003367932A JP 4847677 B2 JP4847677 B2 JP 4847677B2
Authority
JP
Japan
Prior art keywords
layer
nitride semiconductor
semiconductor layer
semiconductor device
compound semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003367932A
Other languages
English (en)
Other versions
JP2005136001A (ja
Inventor
俊英 吉川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2003367932A priority Critical patent/JP4847677B2/ja
Priority to US10/813,085 priority patent/US7224004B2/en
Publication of JP2005136001A publication Critical patent/JP2005136001A/ja
Priority to US11/785,469 priority patent/US7560323B2/en
Application granted granted Critical
Publication of JP4847677B2 publication Critical patent/JP4847677B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、化合物半導体装置の製造方法に関する。
近時では、サファイア、ＳｉＣ、ＧａＮ又はＳｉ等を基板に使用し、当該基板上にＧａＮ層及びＡｌＧａＮ層を順次結晶成長して、ＧａＮ層を電子走行層とする電子デバイスの開発が活発である。ＧａＮ層はそのバンドギャップが３．４ｅＶとＧａＡｓの１．４ｅＶに比べて大きく、高耐圧での動作が期待されている。
現在、携帯電話の基地局用アンプとしては高電圧動作が要求されており、高耐圧が必須となっている。現状では、電流オフ時の耐圧として２００Ｖを越える値が報告されている。
また、いわゆる電流コラプスと呼ばれる動作中におけるオン抵抗の変動を抑制することが要求されており、このためには、更にＧａＮ層をＡｌＧａＮ層上に配置し、且つＳｉＮの保護膜を形成することを要する。
更には、ＳｉＮ保護膜上にゲート電極をオーバーハング形状に形成することにより、耐圧を向上させることも可能となる。
従来、ＨＥＭＴ構造の化合物半導体装置の具体例としては、図１２に示すようなものがある（特許文献１参照）。
この化合物半導体装置は、基板１０１上にノンドープのＧａＮ層（ｉ−ＧａＮ層）１０２、ＡｌＧａＮ層１０３、及びｎ型不純物がドープされたＧａＮ層（ｎ−ＧａＮ層）１０４がエピタキシャル成長により順次積層形成されており、ｎ−ＧａＮ層１０４上に形成されたＳｉＮ膜１０５を貫通してＧａＮ層１０４とショットキー接合されてなるゲート電極１０６と、同様にｎ−ＧａＮ層１０４とオーミック接合されてなるソース電極１０７及びドレイン電極１０８とを含み構成されている。
ここで、ＡｌＧａＮ層１０３は、膜厚が３ｎｍ程度であり、Ａｌ組成が２５％程度とされたｉ−ＡｌＧａＮ層１１１と、膜厚が２２ｎｍ程度であり、Ａｌ組成が２５％程度とされたｎ型のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）１１２とが積層され構成されている。
特開２００２−３５９２５６号公報
しかしながら、図１２の化合物半導体装置では、ゲート電極のリーク電流量がデバイスに要求される規格値よりも大きいという問題があることが判った。破壊耐圧やゲート耐圧という規格では１００Ｖ以上であってもリーク電流の絶対値としては大きいことが判明してきた。これは、ゲート電極直下のラフネスが大きいと部分的に電界集中を起こし、リーク原因となるためである。
本発明は、上記の課題に鑑みてなされたものであり、電流コラプスを低減させてＲＦ特性を改善し、携帯電話基地局用アンプに必要とされる耐圧を得ることを可能とする化合物半導体装置及びその製造方法を提供することを目的とする。
本発明の化合物半導体装置の製造方法は、基板上に、電子走行層となる第１の窒化物半導体層を形成する工程と、前記第１の窒化物半導体層上に、電子供給層となり、Ａｌを含有する第２の窒化物半導体層を形成する工程と、前記第２の窒化物半導体層上に、Ａｌの含有量が０又は前記第２の窒化物半導体層よりも少ない第３の窒化物半導体層を、成長温度を１１００℃以下とし、キャリアガスをＨ2として、前記Ｈ2とＮＨ3を供給して形成する工程と、前記第３の窒化物半導体層を形成した後、前記Ｈ2と前記ＮＨ3を供給しながら第１の温度である１０００℃以下まで降温する工程と、前記第１の温度まで降温した後、前記キャリアガスをＮ2に切り替えて、前記Ｎ2と前記ＮＨ3を供給しながら降温する工程とを含む。
本発明によれば、電流コラプスを低減させてＲＦ特性を改善し、携帯電話基地局用アンプに必要とされる耐圧を得ることを可能とし、例えば５０Ｖ動作も可能となり、化合物半導体の市場開拓に寄与することになる。
−本発明の基本骨子−
［１］．ＧａＮ層の表面ラフネスの改善
本発明者は、ＨＥＭＴ構造の化合物半導体装置において、ゲート電極直下のラフネスは物理的なもののみならず、結晶欠陥的なラフネスも重要であることに着目した。これは、第３の窒化物半導体層、ここではＧａＮ層の表層において窒素が抜けてしまうことに起因する現象である。窒素が抜けた部分では、図１に示すように伝導帯から約０．４ｅＶの位置にトラップが形成される。このトラップが電流コラプスの主原因となり、トラップが多過ぎるとリークパスも生じる虞がある。この窒素抜けをエピタキシャル成長の段階においてプロセスに耐える程度の強度で得る手法は未だ明らかではない。
窒素抜けの現象自体は、非特許文献１で報告されており、ここではＳｉＮにより窒素空孔が防止できる旨が記載されている。しかしながら、化合物半導体装置としてはそれだけでは不充分であり、非特許文献１には、ＡｌＧａＮの記載は勿論のこと、ＡｌＧａＮが下側に存在する場合のＧａＮの窒素抜けや、ＡｌＧａＮの歪、表面の窒素抜け及び表面ラフネスの３者の相関について全く記載・示唆はない。
本発明は、この表面ラフネスと窒素空孔との相関に着目してなされたものである。
本発明者は、結晶欠陥の改善に最も寄与する部位は、図２に示すように、例えば図１２におけるＧａＮ層１０４の表面から２ｎｍ程度の領域であると考え、ＸＰＳを用いて調べたところ、ＧａＮ層の表面から２ｎｍ程度の領域で窒素空孔率が２０％以下であれば、窒素の空孔に起因するラフネスを低減できることが判った。なお、分析手段としては、ＸＰＳの替わりにオージェ分析、ＳＩＭＳ分析、顕微ラマン分析、顕微ＰＬ分析等を用いてもよい。そしてこの場合、２次元電子ガスの濃度が１×１０13／ｃｍ2以上（Ａｌ組成率が２５％など）であると、２次元電子ガスが多すぎて本質的にゲートリークを防止することが困難となる。他方、２次元電子ガスの濃度が１×１０13／ｃｍ2以下（Ａｌ組成率が１５％など）であると、電流コラプスが大きく良好なＲＦ特性が得られない。本発明では、１×１０13／ｃｍ2以下の２次元電子ガス濃度で電流コラプス（ＧａＮ層の表面ラフネスに起因する）を発生させず所望の高出力特性を得ることができる。
［２］．［１］を踏まえた第２の窒化物半導体層のＡｌ組成率及び膜厚の厳密な規定
先ず初めに、Ａｌ組成率及び膜厚の規定に関する理論的背景について説明する。
（１）Ａｌ組成率ｘ及び膜厚ｄの上限の規定：表面ラフネス
第２の窒化物半導体層（ここではＡｌＧａＮ層）の膜厚が薄い場合には、表面ラフネスは小さくなり、厚い場合には表面ラフネスは大きくなる。この理由は以下の通りである。
ＡｌＧａＮとＧａＮとでは格子不整合の状態となり、格子不整合による歪みにより上記ラフネスが生じる。歪みが大きくなりすぎると格子緩和が発生し、一気に転位が大量発生する。格子緩和寸前でも表面ラフネスが大きい場合、ゲート直下でチャネルとゲート電極との距離がばらつくことになり、その結果、電界集中のばらつきが大きくなるため、部分的に電界集中が大きくなって逆方向ゲートリークが大きくなる。
この格子不整合度は、
δａ＝(格子定数(ＡｌＧａＮ)−格子定数(ＧａＮ))／格子定数(ＧａＮ)∝ｘ
総歪み量∝δａ×ｄ
ここで、総歪み量δａと表面エンタルピー（Ｈ）とは指数関数的関係にあり、また表面エンタルピーと表面ラフネスとも比例関係にある。表面エンタルピーにより表面形状は決まるからである。よって、
逆方向ゲートリーク∝１０^(表面ラフネス)∝表面エンタルピー∝総歪み量
∝ｘ×ｄ
従って、逆方向ゲートリークを防ぐには、総歪み量の制御すなわちＡｌＧａＮ層のＡｌ組成率ｘ及び膜厚ｄの規定が重要である。
格子不整合度は具体的には、
ＡｌＮの格子定数＝３．１１２Å
ＧａＮの格子定数＝３．１８９Å
δａ＝０．０７７／３．１８９×ｘ
＝０．０２４×ｘ(ｘにより線形に格子定数は変化する。ベガード則採用)
総歪み量∝０．０２４×ｘ×ｄ
例：ｘ＝１５％、ｄ＝２０ｎｍ: 総歪み量∝０．７２×１０-8ｃｍ
ｘ＝２５％、ｄ＝２０ｎｍ: 総歪み量∝１．２×１０-8ｃｍ
表面エンタルピー∝総歪み量の相関係数は基礎実験と分子軌道計算によらなければならないが、逆方向ゲートリークと表面ラフネスについては実験データが存在するため、相関係数を計算することが可能となる。
表面ラフネス（ｎｍ）＝２．１５×ｘ×ｄ
逆方向ゲートリーク（μＡ／ｍｍ）（Ｖｇ＝−５Ｖ）
＝１．８×１０-6×１０^（２．１５×ｘ×ｄ）
表面ラフネスについてｘ×ｄと最大段差との関係を図３に、ｘ×ｄと逆方向ゲートリーク電流との関係を図４にそれぞれ示す。上記の関係よりｘ及びｄの上限が規定される。特に、逆方向ゲートリーク電流量（Ｖｇ＝−５Ｖ）は１００（μＡ／ｍｍ）が上限となる。
（２）Ａｌ組成率ｘの下限の規定：順方向ゲートリーク
順方向ゲートリークはショットキーバリア高さで規定される。
パワーデバイスにおいては、最大出力近辺での順方向ゲートリークが重要な問題となる。最大出力近辺では逆方向でなく順方向にゲートリークが流れる。これはゲート電極の電位が順方向にバイアスされており、ゲート電極に電子が流れ込む現象が起こるためである。この流れ込みを抑えるためには、ゲート電極と半導体との間のショットキーバリア高さを高くする必要がある。
ショットキーバリア高さφＢは、
φＢ＝Ｗｆ−Ｅｆ（Ｅｆ：半導体の電子親和力、Ｗｆ：ゲートメタルの仕事関数）
ＧａＮ系の場合、界面のピニング現象の効果が小さいため、Ｅｆ−ＷｆでφＢが規定される。
また、ＥｆはＡｌＧａＮ層のＡｌ組成率ｘによる。よって、
Ｅｆ∝ｘ
となる。
Ｅｆ（ＡｌＮ）＝０．６，Ｅｆ（ＧａＮ）＝４．１であることから、
Ｅｆ＝４．１−３．５ｘ
となる。
例えば、ゲートメタルをＮｉとした場合、ＮｉのＷｆは４．５程度であり、
φＢ（Ｎｉ）＝０．４＋３．５ｘ（例：ｘ＝０．１５の場合、φＢ＝０．９３ｅＶ）
パワーデバイスとして使用する場合、φＢとしては０．８ｅＶ以上が必須である。これは、＋０．８Ｖ程度までは順方向にゲート電極をバイアスするためである。従ってＮｉの場合、ｘとしては０．１１５以上が必須となる。
Ｎｉ以外のメタルの場合でも実用的には（メタルの密着性込み）、Ｗｆが４．５を大きく上回ることはないため、上記順方向ゲートリークで下限が規定される。
（３）膜厚の下限の規定：電流コラプス
電流コラプスは、２次元電子ガス量、ゲート電極からチャネルまでのトータルのドーピング量、及び表面トラップ量との相関で決まる。実験的には以下の相関がある。
電流コラプス量の定義δＩｍａｘ
＝((ＤＣ測定でのＩｍａｘ)−(パルスＩ−ＶでのＩｍａｘ))／(ＤＣ測定でのImax)
２次元電子ガス量＝ピエゾ効果＋自然分極+ドーピングによる電子
コラプス量＝ドーピングによる電子−表面トラップ量
であり、これが負になると電流コラプスが発生する。
ピエゾ効果＋自然分極（ｃｍ2）＝３×１０13×ｌｏｇ（１２ｘ）
ドーピングによる電子（ｃｍ2）＝１×１０-6×Ｎｄ×ｄ（ｎｍ）
（Ｎｄ：ドーピング量（ｃｍ3））
表面トラップ量（ｃｍ2）＝２．７×１０12×（０．０５×ｘ×ｄ）
表面トラップの効果∝表面欠陥∝表面ラフネス∝総歪み量
但し、表面ラフネスが全てトラップとなるわけではないため、その依存性は弱い。よって、
電流コラプス量＝１×１０-6×（０．０５×ｘ×ｄ）
ピエゾ効果＋自然分極についてｘと２次元電子ガス濃度との関係を図５に、ｘ×ｄと表面トラップ量との関係を図６に、ｘ×ｄと電流コラプス量との関係を図７にそれぞれ示す。
これらの関係により、ｄの下限が規定される。２次元電子ガス量の大小によりその効果の大きさは異なるが、上記のコラプス量が負になるとデバイス特性は劣化する。
以下、これらの理論的背景に基づき、ｘ及びｄの具体的な数値規定を示す。
図８は、第２の窒化物半導体層（ここではＡｌＧａＮ層）のＡｌ組成率ｘと膜厚ｄとの関係をシミュレーションにより算出した結果を示す特性図である。
ここで、直線ａが、
ｄ＝−８０ｘ＋２９
であり、直線ｂが、
ｄ＝−１８０ｘ＋５２
である。
窒素空孔は、ＡｌＧａＮ層のＡｌ組成率ｘが大きいと歪の効果により発生しやすい。ＡｌとＧａとではＧａが選択的に抜けやすい問題もある。ＡｌＧａＮ層上にＧａＮを積層した場合でもＡｌＧａＮ層による歪が大きいと窒素が抜けやすくなる。従って、ＧａＮ層の表面構造においては、Ａｌ組成率ｘを１７％未満にして歪を現象させると窒素抜けを防ぐ作用があることを見出した。１７％以上ではＧａＮ層の表面ラフネスを低減できず、２ｎｍ以上の段差が表面に形成され電界の部分的集中を招く。従って、ｘは１７％（好ましくは１６％）より小さいことを要する。また、ＧａＮ層の表面構造においては、Ａｌ組成率ｘを１２．５％以上（好ましくは１４ｎｍ以上）でなければ２次元電子ガスの濃度が低くなり過ぎ、且つゲート順方向耐圧（Ｖｆ）も低くなり過ぎる作用も見出した。このように、２次元電子ガスの量が低く過ぎず、歪を減らすことで窒素抜けを防ぐ作用を見出した。
また、膜厚ｄも２９．５ｎｍ以上に厚いと歪が大き過ぎる。従って、２９．５ｎｍよりも薄い（好ましくは２４ｎｍ以下）ことが作用上必要であると見出した。一方、膜厚ｄが１５．４ｎｍより薄いと２次元電子ガスの濃度が低く過ぎてプロセスダメージを受けやすくなり、逆に窒素が抜ける虞がある。従って１５．４ｎｍ（好ましくは１７ｎｍ）以上であることが作用上必要であると見出した。
以上から、図８の領域Ｒ内にあれば良いことが判る。即ち、Ａｌ組成率ｘと膜厚ｄとの定量的関係としては、
−８０ｘ＋２９＜ｄ＜−１８０ｘ＋５２
且つ、
０．１２５≦ｘ＜０．１７（０．１８）
且つ、
１５．４≦ｄ＜２９．５
である。更に好ましくは、ｘ，ｄの各許容範囲は、
０．１４≦ｘ≦０．１６
１７≦ｄ≦２４
である。
［３］．他の具体的条件
以下、上述した窒素抜けを確実に防止するための他の諸条件を示す。
積層体（第１〜第３の窒化物半導体層：ここでは、ｉ−ＧａＮ層，ＡｌＧａＮ層，ｎ−ＧａＮ層）のシート抵抗を、５００Ω／ｓｑ〜７００Ω／ｓｑ、好ましくは５５０Ω／ｓｑ〜８５０Ω／ｓｑとする。
また、ＡｌＧａＮ層に対するｎ型不純物のドーピング濃度Ｎｄ（／ｃｍ3）は、Ａｌ組成率ｘとの関係で、
１×１０14≦Ｎｄ≦−２×１０19ｘ＋５×１０18
とし、且つ２×１０18（／ｃｍ3）程度を上限にする。これにより、ゲートリークを増やさず２次元電子ガスを保つことができる。
また、ゲート電極の閾値電圧を−２．５Ｖ以上−１．５Ｖ以下、例えば−２Ｖ程度とし、ゲート電極の電圧Ｖｇ＝０における電流値を１５０ｍＡ／ｍｍ以上３００ｍＡ／ｍｍ以下、例えば２００ｍＡ／ｍｍ程度とする。これにより、ゲートリークを増やさず、窒素抜けを起こさない歪量に抑えることができる。
また、ｎ−ＧａＮ層の膜厚を１０ｎｍ以下とし、（０００４）回折のＸ線（Ｋα線）により測定したＡｌＧａＮのピークとＧａＮのピークとの差分値（ａｒｃｓｅｃ）を、３００以上４００以下とすることが好適である。
また、上記の積層体を成長形成するに際して、ＭＯＣＶＤ法を用い、ＡｌＧａＮ層及びｎ−ＧａＮ層を１０００℃以上の温度条件により成長形成するとともに、ｎ−ＧａＮ層の成長後、ＮＨ3の流量をｎ−ＧａＮ層の成長時よりも増加させることや、ｎ−ＧａＮ層の成長時のキャリアガスをＨ2とし、成長後のキャリアガスをＮ2とすることにより、ｎ−ＧａＮ層の表面から深さ２ｎｍ以内における窒素空孔率を２０％以下として、窒素抜けを防止することが可能となる。
また、ＡｌＧａＮ層をその内部において、前記組成率ｘよりも組成率ｘが大きく且つ当該組成率ｘが０．３以下である少なくとも１つの部分が存在するように形成しても良い。
−変形例−
以上、第２の窒化物半導体層としてＡｌＧａＮ層を例示したが、ＡｌＧａＮ層の替わりにＡｌＧａＩｎＮ層を用いても良い（これに伴い、第１及び第３の窒化物半導体層も替える場合がある。）。
ＡｌＧａＩｎＮ層を用いる場合、例えばＩｎＮ組成率を５％とすると、
表面ラフネス（ｎｍ）＝１１×ｘ×ｄ
逆方向ゲートリーク（μＡ／ｍｍ）（Ｖｇ＝−５Ｖ）
＝１．８×１０-6×１０^（１１×ｘ×ｄ）
となる。Ａｌ組成率を同一とすると、ＡｌＧａＩｎＮはＡｌＧａＮに比べて約５倍の表面ラフネスがあり、その結果として逆方向ゲートリークも増加する。但し、Ａｌ組成率ｘと膜厚ｄとの関係は、上述のＡｌＧａＮ層の場合と略同様である。
また、ＡｌＧａＩｎＮ層を用いる場合、Ａｌ組成率ｘと膜厚ｄ（ｎｍ）との関係は、Ｉｎ組成率をｙとして、
０＜ｙ≦０．０５
且つ、
ｘ≦０．１０
且つ、
１０≦ｄ≦１５
とするのが好ましい。
ここで、Ｉｎ組成率を５％より大とすると、成長温度を７００℃程度まで下げることを要し、現実的に成長させることが困難となる。Ａｌ組成率ｘは表面ラフネスとの関係から、０．１０より大きくすることはできない。また、膜厚ｄも同様の理由により１５ｎｍより大きくすることは困難である。
−本発明の具体的な実施形態−
以下、本実施形態によるＨＥＭＴ構造の化合物半導体装置の構成をその製造方法と共に説明する。
図９は、本実施形態によるＨＥＭＴ構造の化合物半導体装置を示す概略断面図である。
先ず、ＳｉＣ基板１上に電子走行層となるノンドープのＧａＮ層（ｉ−ＧａＮ層）２を膜厚１μｍ程度に成長形成する。続いて、ＡｌＧａＮ層３を成長形成する。具体的には、ｉ−ＧａＮ層２上にノンドープでＡｌ組成率が１５％程度のＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）１１を膜厚３ｎｍ程度に成長し、更にＳｉを濃度２×１０18／ｃｍ3程度にドープしたＡｌ組成率が１５％程度のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）１２を膜厚１７ｎｍ程度に成長し、これら２層構造からなるＡｌＧａＮ層３を形成する。続いて、ｎ−ＡｌＧａＮ層１１上にｎ型不純物がドープされたＧａＮ層（ｎ−ＧａＮ層）４を膜厚５ｎｍ程度に成長する。
これら２，３，４からなる積層体のシート抵抗値は７２０Ω／ｓｑ程度である。また、積層体の成長形成にはＭＯＣＶＤ法を用い、成長圧力を１００Ｔｏｒｒ程度とする。ｎ−ＧａＮ層４の成長時には成長温度を１１００℃以下とし、キャリアガスをＨ2としてＮＨ3の流量を１．２Ｌ／ｍｉｎ程度とする。ここで、このＮＨ3量はＧａ原料の１０万倍以上である。そして、ｎ−ＧａＮ層４の成長後、ＮＨ3量を同様に保ちながら３０秒間以内に温度を１０００℃以下に低下させ、その後、キャリアガスをＮ2ベースとしＮＨ3の流量を４．５Ｌ／ｍｉｎ程度として降温する。
続いて、ｎ−ＧａＮ層４とオーミック接合するソース電極及びドレイン電極７，８をＴｉ／Ａｌを材料としてパターン形成し、イオン注入により素子分離した後、Ｎを５０％程度含有するＳｉＮ膜５をプラズマＣＶＤ法により堆積形成する。そして、ファインゲート用のレジスト塗布とマスク露光、現像を行い、ゲート部分のＳｉＮ膜５のみをドライエッチングする。その後、オーバーゲート用のレジスト塗布とマスク露光、現像を行い、ゲートメタルであるＮｉ／Ａｕを蒸着し、リフトオフしてゲート電極６をパターン形成する。
この化合物半導体装置において、前記積層体を形成した状態でＸＰＳにより窒素抜けの状況を調べたところ、図１０（処理温度をＴｇとする）に示すように、ｎ−ＧａＮ層４の表面から深さ２ｎｍ以内の領域においては、成長温度ではなく降温の条件が重要であることが見出された。
また、この化合物半導体装置について、図１２に示した従来の化合物半導体装置との比較に基づきデバイス特性（ゲート−ドレイン間電圧とゲート−ドレイン間電流との関係）を調べた。測定結果を図１１に示す。ここで、従来の化合物半導体装置では、ｉ−ＡｌＧａＮ層１１１を膜厚が３ｎｍ程度であり、Ａｌ組成が２５％程度、ｎ−ＡｌＧａＮ層１１２を膜厚が２２ｎｍ程度であり、Ａｌ組成が２５％程度とすること以外は、本実施形態と同様とする。図１１に示すように、本実施形態では従来例に比べてゲートリーク電流を二桁近く低減されていることが判る。
本発明の諸態様を付記としてまとめて記載する。
（付記１）電子走行層となる第１の窒化物半導体層と、
電子供給層となり、Ａｌを含有する第２の窒化物半導体層と、
Ａｌの含有量が０又は前記第２の窒化物半導体層よりも少ない第３の窒化物半導体層と
が基板上に順次成長してなる積層体を含み、
前記第３の窒化物半導体層は、その表面から深さ２ｎｍ以内における窒素空孔率が２０％以下とされてなることを特徴とする化合物半導体装置。
（付記２）前記第２の窒化物半導体層は、そのＡｌの組成率をｘ、膜厚をｄ（ｎｍ）として、
０．１４≦ｘ≦０．１６
及び、
１７≦ｄ≦２４
を満たし、且つ、
前記積層体のシート抵抗が５５０Ω／ｓｑ〜８５０Ω／ｓｑであることを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記第２の窒化物半導体層内において、前記組成率ｘよりも組成率ｘが大きく且つ当該組成率ｘが０．３以下である少なくとも１つの部分が存在することを特徴とする付記２に記載の化合物半導体装置。
（付記４）電子走行層となる第１の窒化物半導体層と、
電子供給層となり、Ａｌを含有する第２の窒化物半導体層と、
Ａｌの含有量が０又は前記第２の窒化物半導体層よりも少ない第３の窒化物半導体層と
が基板上に順次成長してなる積層体を含み、
前記第２の窒化物半導体層は、そのＡｌの組成率をｘ、膜厚をｄ（ｎｍ）として、
−８０ｘ＋２９＜ｄ＜−１８０ｘ＋５２
を満たす膜厚に形成されてなることを特徴とする化合物半導体装置。
（付記５）前記第３の窒化物半導体層の膜厚が１０ｎｍ以下であることを特徴とする付記４に記載の化合物半導体装置。
（付記６）前記第２の窒化物半導体層は、そのＡｌの組成率ｘが、
０．１２５≦ｘ＜０．１８
であることを特徴とする付記４又は５に記載の化合物半導体装置。
（付記７）前記第２の窒化物半導体層は、そのＡｌの組成率をｘ、膜厚をｄ（ｎｍ）として、
０．１４≦ｘ≦０．１６
及び、
１７≦ｄ≦２４
を満たし、且つ、
前記積層体のシート抵抗が５５０Ω／ｓｑ〜８５０Ω／ｓｑであることを特徴とする付記４又は５に記載の化合物半導体装置。
（付記８）前記第２の窒化物半導体層内において、前記組成率ｘよりも組成率ｘが大きく且つ当該組成率ｘが０．３以下である少なくとも１つの部分が存在することを特徴とする付記１〜７のいずれか１項に記載の化合物半導体装置。
（付記９）前記積層体の上部にゲート及びソース／ドレインを備えており、
前記ゲートの閾値電圧が−２．５Ｖ以上−１．５Ｖ以下であることを特徴とする付記１〜８のいずれか１項に記載の化合物半導体装置。
（付記１０）前記ゲートの電圧Ｖｇ＝０における電流値が１５０ｍＡ／ｍｍ以上３００ｍＡ／ｍｍ以下であることを特徴とする付記９に記載の化合物半導体装置。
（付記１１）前記第２の窒化物半導体層にｎ型不純物が導入されており、その不純物濃度Ｎｄ（／ｃｍ3）が、
１×１０14≦Ｎｄ≦−２×１０19ｘ＋５×１０18
を満たす値であることを特徴とする付記１〜１０のいずれか１項に記載の化合物半導体装置。
（付記１２）前記第１及び第３の窒化物半導体層がＧａＮを、前記第２の窒化物半導体層がＡｌＧａＮをそれぞれ含有しており、
（０００４）回折のＸ線（Ｋα線）により測定したＡｌＧａＮのピークとＧａＮのピークとの差分値（ａｒｃｓｅｃ）が、３００以上４００以下であることを特徴とする付記１〜１１のいずれか１項に記載の化合物半導体装置。
（付記１３）基板上に、電子走行層となる第１の窒化物半導体層を形成する工程と、
前記第１の窒化物半導体層上に、電子供給層となり、Ａｌを含有する第２の窒化物半導体層を形成する工程と、
前記第２の窒化物半導体層上に、Ａｌの含有量が０又は前記第２の窒化物半導体層よりも少なく、その表面から深さ２ｎｍ以内における窒素空孔率が２０％以下となるように制御してなる第３の窒化物半導体層を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
（付記１４）前記積層体をＭＯＣＶＤ法により成長形成し、
前記第２及び第３の窒化物半導体層を１０００℃以上の温度条件により成長形成するとともに、前記第３の窒化物半導体層の成長後、ＮＨ3の流量を前記第３の窒化物半導体層の成長時よりも増加させることを特徴とする付記１３に記載の化合物半導体装置の製造方法。
（付記１５）前記第３の窒化物半導体層の成長時のキャリアガスをＨ2とし、成長後のキャリアガスをＮ2とすることを特徴とする付記１３又は１４に記載の化合物半導体装置の製造方法。
従来のＨＥＭＴ構造の化合物半導体装置において、窒素空孔が生ずる様子を示すバンドギャップ図である。 窒素空孔が発生する様子を示す概略断面図である。 表面ラフネスについてｘ×ｄと最大段差との関係を示す特性図である。 ｘ×ｄと逆方向ゲートリーク電流との関係を示す特性図である。 ピエゾ効果＋自然分極についてｘと２次元電子ガス濃度との関係を示す特性図である。 ｘ×ｄと表面トラップ量との関係を示す特性図である。 ｘ×ｄと電流コラプス量との関係を示す特性図である。 ＡｌＧａＮ層のＡｌ組成率ｘと膜厚ｄとの関係をシミュレーションにより算出した結果を示す特性図である。 本実施形態によるＨＥＭＴ構造の化合物半導体装置を示す概略断面図である。 ＸＰＳによりＧａＮ層の窒素抜けの状況を調べた測定結果を示す特性図である。 従来の化合物半導体装置との比較に基づきデバイス特性を調べた測定結果を示す特性図である。 従来のＨＥＭＴ構造の化合物半導体装置を示す概略断面図である。
符号の説明
１ ＳｉＣ基板
２ ｉ−ＧａＮ層
３ ＡｌＧａＮ層
４ ｎ−ＧａＮ層
５ ＳｉＮ膜
６ ゲート電極
７ ソース電極
８ ドレイン電極
１１ ｉ−ＡｌＧａＮ層
１２ ｎ−ＡｌＧａＮ層

Claims (3)

  1. 基板上に、電子走行層となる第１の窒化物半導体層を形成する工程と、
    前記第１の窒化物半導体層上に、電子供給層となり、Ａｌを含有する第２の窒化物半導体層を形成する工程と、
    前記第２の窒化物半導体層上に、Ａｌの含有量が０又は前記第２の窒化物半導体層よりも少ない第３の窒化物半導体層を、成長温度を１１００℃以下とし、キャリアガスをＨ2として、前記Ｈ2とＮＨ3を供給して形成する工程と、
    前記第３の窒化物半導体層を形成した後、前記Ｈ2と前記ＮＨ3を供給しながら第１の温度である１０００℃以下まで降温する工程と、
    前記第１の温度まで降温した後、前記キャリアガスをＮ2に切り替えて、前記Ｎ2と前記ＮＨ3を供給しながら降温する工程と
    を含むことを特徴とする化合物半導体装置の製造方法。
  2. 前記第３の窒化物半導体層は、その表面から深さ２ｎｍ以内における窒素空孔率が２０％以下とされていることを特徴とする請求項１に記載の化合物半導体装置の製造方法。
  3. 前記第１の温度まで降温した後に降温する工程における前記ＮＨ3の量は、前記第３の窒化物半導体層を形成する工程における前記ＮＨ3の量、及び、前記第１の温度まで降温する工程における前記ＮＨ3の量よりも大きいことを特徴とする請求項１又は２に記載の化合物半導体装置の製造方法。
JP2003367932A 2003-10-28 2003-10-28 化合物半導体装置の製造方法 Expired - Lifetime JP4847677B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003367932A JP4847677B2 (ja) 2003-10-28 2003-10-28 化合物半導体装置の製造方法
US10/813,085 US7224004B2 (en) 2003-10-28 2004-03-31 Compound semiconductor device and method of fabricating the same
US11/785,469 US7560323B2 (en) 2003-10-28 2007-04-18 Compound semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003367932A JP4847677B2 (ja) 2003-10-28 2003-10-28 化合物半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011018478A Division JP2011097102A (ja) 2011-01-31 2011-01-31 化合物半導体装置

Publications (2)

Publication Number Publication Date
JP2005136001A JP2005136001A (ja) 2005-05-26
JP4847677B2 true JP4847677B2 (ja) 2011-12-28

Family

ID=34510321

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003367932A Expired - Lifetime JP4847677B2 (ja) 2003-10-28 2003-10-28 化合物半導体装置の製造方法

Country Status (2)

Country Link
US (2) US7224004B2 (ja)
JP (1) JP4847677B2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060226442A1 (en) * 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same
JP2007088426A (ja) * 2005-08-25 2007-04-05 Furukawa Electric Co Ltd:The 半導体電子デバイス
KR101207701B1 (ko) * 2006-03-10 2012-12-03 재단법인서울대학교산학협력재단 질화물계 반도체 소자 및 그 제조방법
JP5287240B2 (ja) 2006-03-29 2013-09-11 富士通株式会社 多結晶ＳｉＣ基板を有する化合物半導体ウエハの製造方法
WO2008035403A1 (en) * 2006-09-20 2008-03-27 Fujitsu Limited Field-effect transistor
JP5520432B2 (ja) 2006-10-03 2014-06-11 古河電気工業株式会社 半導体トランジスタの製造方法
US8203255B2 (en) * 2006-12-07 2012-06-19 Albert-Ludwigs-Universitat Freiburg Piezoelectric sensor arrangement comprising a thin layer shear wave resonator based on epitactically grown piezoelectric layers
JP5114947B2 (ja) * 2006-12-28 2013-01-09 富士通株式会社 窒化物半導体装置とその製造方法
JP5358893B2 (ja) * 2007-04-03 2013-12-04 三菱電機株式会社 トランジスタ
EP2660239B1 (en) * 2008-07-25 2016-11-23 VIIV Healthcare Company Chemical compounds as synthetic intermediates
DE102009028918B4 (de) 2009-08-26 2014-11-06 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterbauelement, Verfahren zur Bestimmung der Struktur eines Transistors und Basisstation für ein Mobilfunknetzwerk
KR20120124101A (ko) * 2011-05-03 2012-11-13 삼성전자주식회사 고효율 질화계 이종접합 전계효과 트랜지스터
JP5765171B2 (ja) * 2011-09-29 2015-08-19 富士通株式会社 化合物半導体装置の製造方法
JP6052420B2 (ja) * 2013-08-27 2016-12-27 富士電機株式会社 半導体装置の製造方法
JP6578842B2 (ja) * 2015-09-17 2019-09-25 サンケン電気株式会社 カスコードノーマリオフ回路
US10912474B2 (en) 2016-03-10 2021-02-09 Epitronic Holdings Pte Ltd. Microelectronic sensor for use in hypersensitive microphones
EP3426156A1 (en) * 2016-03-10 2019-01-16 Epitronic Holdings Pte. Ltd. Microelectronic sensor for use in hypersensitive microphones
JP6659488B2 (ja) * 2016-07-22 2020-03-04 株式会社東芝 半導体装置、電源回路、コンピュータ、及び半導体装置の製造方法
JP7031282B2 (ja) * 2017-12-20 2022-03-08 富士通株式会社 半導体装置及びその製造方法、高周波増幅器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201745A (ja) * 1993-12-28 1995-08-04 Hitachi Cable Ltd 半導体ウェハ及びその製造方法
JP2002134416A (ja) * 2000-10-19 2002-05-10 Ricoh Co Ltd ｐ型３族窒化物の結晶成長方法および製造方法、並びに半導体素子
US6548333B2 (en) * 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
JP4663156B2 (ja) * 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP2003059835A (ja) * 2001-08-13 2003-02-28 Sony Corp 窒化物半導体の成長方法
KR100450740B1 (ko) * 2001-10-26 2004-10-01 학교법인 포항공과대학교 헤테로접합형 전계효과 트랜지스터 소자의 제조방법
US6897495B2 (en) * 2001-10-31 2005-05-24 The Furukawa Electric Co., Ltd Field effect transistor and manufacturing method therefor
WO2003050849A2 (en) * 2001-12-06 2003-06-19 Hrl Laboratories, Llc High power-low noise microwave gan heterojunction field effet transistor
US7179731B2 (en) * 2002-01-22 2007-02-20 Eric Harmon Hypercontacting

Also Published As

Publication number Publication date
US7224004B2 (en) 2007-05-29
US20070194347A1 (en) 2007-08-23
JP2005136001A (ja) 2005-05-26
US20050087766A1 (en) 2005-04-28
US7560323B2 (en) 2009-07-14

Similar Documents

Publication Publication Date Title
JP4847677B2 (ja) 化合物半導体装置の製造方法
JP5813279B2 (ja) 窒化物ベースのトランジスタのための窒化アルミニウムを含むキャップ層およびその作製方法
US8907349B2 (en) Semiconductor device and method of manufacturing the same
US9412858B2 (en) Group III nitride semiconductor device which can be used as a power transistor
US9166033B2 (en) Methods of passivating surfaces of wide bandgap semiconductor devices
US9190506B2 (en) Field-effect transistor
EP3311414B1 (en) Doped barrier layers in epitaxial group iii nitrides
JP2014179546A (ja) 半導体装置
US20070158692A1 (en) Semiconductor device
US20160035719A1 (en) Semiconductor device and method of manufacturing the same
JP2005317843A (ja) ＧａＮ系半導体装置
JP2015026629A (ja) 窒化物半導体装置の構造及び製造方法
US9793363B1 (en) GaN semiconductor device comprising carbon and iron
JP2009032713A (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
JP5546104B2 (ja) ＧａＮ系電界効果トランジスタ
KR20190112526A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
JP2010206125A (ja) 窒化ガリウム系高電子移動度トランジスタ
JP2015070151A (ja) 半導体装置とその製造方法
JP2007103778A (ja) 電界効果型トランジスタ
JP2006190988A (ja) 半導体装置
KR20190112523A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
JP5418482B2 (ja) 化合物半導体積層構造
JP2011108712A (ja) 窒化物半導体装置
JP5169515B2 (ja) 化合物半導体装置
JP2015126034A (ja) 電界効果型半導体素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061004

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111004

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111014

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141021

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4847677

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

EXPY Cancellation because of completion of term