JP5358893B2 - トランジスタ - Google Patents

トランジスタ Download PDF

Info

Publication number
JP5358893B2
JP5358893B2 JP2007097441A JP2007097441A JP5358893B2 JP 5358893 B2 JP5358893 B2 JP 5358893B2 JP 2007097441 A JP2007097441 A JP 2007097441A JP 2007097441 A JP2007097441 A JP 2007097441A JP 5358893 B2 JP5358893 B2 JP 5358893B2
Authority
JP
Japan
Prior art keywords
layer
gate electrode
electrode layer
tan
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007097441A
Other languages
English (en)
Other versions
JP2008258315A (ja
Inventor
英寿 小山
宣卓 加茂
俊彦 志賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2007097441A priority Critical patent/JP5358893B2/ja
Priority to TW096134462A priority patent/TWI353027B/zh
Priority to US11/859,846 priority patent/US7851831B2/en
Priority to CN2007101933006A priority patent/CN101281931B/zh
Publication of JP2008258315A publication Critical patent/JP2008258315A/ja
Application granted granted Critical
Publication of JP5358893B2 publication Critical patent/JP5358893B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47Schottky barrier electrodes
    • H01L29/475Schottky barrier electrodes on AIII-BV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、トランジスタに関し、特に、半導体層とショットキー接合を形成する電極を備えるトランジスタに関する。
従来、例えば、下記の特許文献に開示されているように、半導体基板とショットキー接合するゲート電極を備えるトランジスタが知られている。
特開昭62−130567号公報 特開昭61−203672号公報 特開昭61−183961号公報 特開平05−211175号公報
ゲート電極の材料として、窒化タンタル(TaN)を用いる場合がある。TaNを用いた場合、ショットキー障壁高さΦ値や理想係数値(n値)を良好な値とすることができ、耐湿性にも優れた特性を有するゲート電極を得ることができる。
しかしながら、TaNを用いた場合に、特に高温保存時などの高温環境下において、ゲート電極が外部に暴露されると、ゲート電極直下の半導体基板からの窒素抜けや、酸化が発生する。このような窒素抜けや酸化が、高温環境下における信頼性の低下を招くおそれある。
この発明は、上記のような課題を解決するためになされたもので、ショットキー障壁高さや理想係数値といった特性を良好な値に保ちつつ、耐熱性に優れた電極を備えるトランジスタを提供することを目的とする。
発明は、上記の目的を達成するため、トランジスタであって、
窒化物半導体層と、
前記窒化物半導体層に窒化タンタルが積層されてなり、該窒化物半導体層とショットキー接合を形成するゲート電極層と、
前記窒化物半導体層に前記ゲート電極層を囲うように設けられる絶縁膜と、を備え、
前記ゲート電極層は、前記窒化物半導体層と接触する部位に比して該窒化物半導体層と接触しない部位の窒化率が低くされてなり、
前記ゲート電極層は、第1、2ゲート電極層が積層されてなり、
前記第1ゲート電極層は、前記窒化物半導体層に積層されて該窒化物半導体層とショットキー接合を形成する層であり、
前記第2ゲート電極層は、前記第1ゲート電極層よりも低窒化率の窒化タンタルが該第1電極層に積層されてなる層であり、
前記絶縁膜が、前記第2ゲート電極層に接して設けられて該第2ゲート電極層とともに該第1ゲート電極層を覆うことを特徴とする
第1の発明によれば、窒化物半導体層に接触する部位を高窒化率の窒化タンタルで形成することで、良好なショットキー接合特性を得ることができる。そして、窒化物半導体層に接触しない部位を、低窒化率の窒化タンタルで形成することで、高窒化率の部位が露出するのを防ぐことができる。高温時の劣化は、外部に曝されている部位から進み、かつ、劣化部位の窒化率が高いほど進行し易い。このため、ゲート電極層の低窒化率の部位によって、高窒化率の部位が外部に曝されて劣化するのを防止することができる。その結果、ショットキー障壁高さや理想係数値を良好な値に保ちつつ、耐熱性に優れたゲート電極を備えるトランジスタを得ることができる。
実施の形態1.
[実施の形態1の構成]
図1は、本発明の実施の形態1にかかるトランジスタ10の構造を説明するための図である。具体的には、図1は、窒化ガリウム(GaN)系トランジスタにおいて、ゲート電極に窒化タンタル(以下、TaNとも呼称する)を用いたショットキー接合ゲート電極を備えるトランジスタ(以下、ショットキーゲート型トランジスタとも呼称する)を示す図である。本実施形態では、トランジスタ10を、GaN系の高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)とする。
図1には、本実施形態のトランジスタ10のゲート電極20近傍の構造が拡大して示されている。本実施形態では、GaN層12、AlGaN層14の化合物半導体層に、TaN層22を積層している。TaN層22は、AlGaN層14とショットキー接合を形成する。TaN層22の周囲には、SiNからなる絶縁膜16が設けられている。
TaN層22には、更に、TaN層24が積層される。TaN層24は、絶縁膜16と接するように形成される。これにより、TaN層22は、周囲の絶縁膜16と上層のTaN層24とによって被覆される。そして、TaN層22とTaN層24とにより、ゲート電極20が構成される。
TaN層24は、下層のTaN層22よりも、窒化率が低くされている。本実施形態では、TaN層22におけるTaとNの比率は、N/Ta=1.3〜1.7の範囲内とする。また、TaN層24については、TaとNの比率がN/Ta=0.9〜1.3の範囲内にあるようにする。具体的には、本実施形態では、TaN層22はN/Ta=1.5とし、TaN層22はN/Ta=1.1とする。
なお、図示しないが、ソース電極およびドレイン電極は、AlGaN層14の他の位置に設けられている。このように、本実施形態は、2つのTaN層22、24からなるゲート電極20を備え、半導体層と直接接する下層のTaN層の窒化率が高くされ、上層のTaN層の窒化率が低くされたトランジスタである。
図2は、本実施形態のトランジスタ10の製造方法の一例を示す工程図である。本実施形態の製造方法では、まず、図2(a)に示すように、GaN層12、AlGaN層14の化合物半導体層上にSiNを堆積し、絶縁膜16を形成する。続いて、ウェットエッチングにより、図2(b)に示すように、ゲート電極位置について絶縁膜16を部分的に除去する。その後、図2(c)に示すように、TaN層22、24をスパッタにより順次積層する。
このとき、TaN層22のスパッタの際のNガス圧を相対的に高く、TaN層24のスパッタの際のNガス圧を相対的に低くすることで、窒化率の異なるTaN層22、24の積層構造を形成することができる。次に、ゲート電極20に相当する部位にレジスト膜30を塗布し、ゲート電極20以外の部位をイオントリミングにより除去する(図2(d))。その後、レジスト膜30を除去して、図2(e)に示すようにゲート電極20を得る。
[実施の形態1の作用、効果]
TaN層をゲート電極に用いた場合、ショットキー障壁高さΦ値や、理想係数n値が、良好な値となる。TaとNの比率(以下、単に「窒化率」とも呼称する)がある程度高くされている場合、例えば、N/Ta=1.3〜1.7程度(以下、この範囲を「高窒化率」とも呼称する)とされた場合に、それらの特性を良好な値とすることができる。
一方、TaNが高温にされた場合、TaN層中およびゲート電極直下の半導体層中から、窒素抜けや酸化が起こる。窒素抜けや酸化といったゲート電極の劣化は、高温時に大気中にさらされている部分から起こる。
図8は、本実施形態の比較例としての、TaN層をゲート電極として用いたトランジスタを示す図である。図8のトランジスタ510は、GaN層512、AlGaN層514、絶縁膜516を備え、ゲート電極520が特定の窒化率の一層のTaN層で形成されている。図8の比較例の構造では、TaN層が露出している。
上述したTaN層の劣化は、N/Ta比率が大きくなるほど、進行し易くなる傾向にある。図3は、TaN層をゲート電極とした場合における、TaとNとの比率と、ゲート電極の耐熱性との関係について、本願発明者が行った実験結果を示す図である。具体的には、図3は、TaとNの比率を変化させたときの高温保存試験(380℃で96時間保存)後の、シート抵抗変化率を示す図である。N/Ta比率の変化に応じて、シート抵抗変化率が変化している。
図3において、シート抵抗の変化率が大きいほど、耐熱性が低い。このため、図3の結果から、ゲート電極の耐熱性は、窒化率が小さくなるにつれて向上することがわかる。特に、図3に示すように、TaとNの比率がN/Ta=1.3を境に、高窒化率側のシート抵抗変化率の増加割合が大きくなっている。つまり、TaN層の窒化率がN/Ta=1.3を超えると高温保存環境下における耐熱性の低下が顕著になるので、良好な耐熱性を確保する観点からは、窒化率をN/Ta=0.9〜1.3程度の範囲(以下、この窒化率の範囲を「低窒化率」とも呼称する)とすることが好ましいと考えられる。
上述したように、ゲート電極の特性を良好にする観点からは、ゲート電極として用いるTaN層の窒化率をN/Ta=1.3〜1.7程度とすることが好ましい。しかしながら、図8の比較例のようにゲート電極520が露出している構造では、ゲート電極520の窒化率を高くすると、それに付随してゲート電極520の耐熱性も低下してしまう。また、図3で述べたように、ゲート電極を低窒化率のTaN層とすることで耐熱性を向上させることができるものの、この場合には、Φ値やn値といった特性も低下してしまう。このように、図8の比較例の構造では、良好な特性を得るために窒化率を高めると、それに相反して、耐熱性の低下を招くこととなる。
そこで、本実施形態では、図1に示すように、半導体層と接する部分に高窒化率のTaN層22を形成し、その上に低窒化率のTaN層24を積層した2層構造のTaNゲート電極構造を用いることとする。TaN層22の膜厚は、両側の絶縁膜16より薄くする。
このような構成によれば、TaN層22の上部を、低窒化率のTaN層24によって被覆し、TaN層22の側面部を、絶縁膜16によって被覆することができる。そして、ショットキー接合を形成するTaN層22が、高窒化率(N/Ta=1.3〜1.7)の層とされることで、良好なΦ値、n値を得ることができる。また、TaN層22を保護するTaN層24は低窒化率(N/Ta=0.9〜1.3)の層とされているので、耐熱性が高く、高温環境下で大気に暴露されてもその劣化が抑えられる。これにより、高窒化率のTaN層22が大気に暴露されるのを防ぐことができ、耐熱性に優れたゲート電極を得ることができる。
また、本実施形態では、窒化率の異なる二つのTaN層を積層した2層構造ゲート電極構造を用いている。このような手法によれば、2つの層の間に剥離が生ずるおそれを小さくし、高窒化率のTaN層22を確実に保護することができる。また、本実施形態のゲート電極20は、窒化率を異ならしめつつTaN層を積層することで製造可能であるため、製造上の利点もある。
[実施の形態1の変形例]
(第1変形例)
実施の形態1では、TaN層24によってTaN層22の上面を、絶縁膜16によってTaN層22の側面を、それぞれ被覆した。しかしながら、本発明はこれに限られるものではない。高窒化率に形成されるTaN層22をTaN層24と絶縁膜16によって被覆するという観点からは、例えば、TaN層22が絶縁膜16よりも厚く形成されている場合には、TaN層24によってTaN層22の上面と側面の両方を被服することとしてもよい。
なお、実施の形態1の構成によれば、絶縁膜16で、TaN層22の側面部を被覆することができる。従って、ゲート電極20全体で見た場合の外部露出面積が少なくなる。また、実施の形態1では、絶縁膜16をSiNで形成したが、本発明はこれに限られない。例えば、SiOなど、適宜、好適な絶縁膜材料を選択し、半導体層上に形成すればよい。
(第2変形例)
実施の形態1では、TaN層22をN/Ta=1.5の層とし、TaN層24はN/Ta=1.1の層とした。しかしながら、本発明はこれに限られるものではない。TaN層22の窒化率を相対的に高く、TaN層24の窒化率を相対的に低くするとこととすればよく、それぞれの層の窒化率の値を適宜変更してもよい。
従って、良好なショットキー接合特性を得る観点、および、良好な耐熱性を得る観点から、TaN層22、24の窒化率を必要に応じて適切な値に定めることができる。なお、上述したように、特に、TaN層22を高窒化率(N/Ta=1.3〜1.7)の層とすることで、良好なΦ値、n値を得ることができ、また、TaN層24を低窒化率(N/Ta=0.9〜1.3)の層とすることで(但し、「TaN層22の窒化率>TaN層24の窒化率」とする)、良好な耐熱性を得ることが可能となる。
(第3変形例)
図4は、実施の形態1の第3変形例の構造を示す図である。図4のトランジスタ10は、ゲート電極20のTaN層24に、比抵抗の低い金属材料からなる低抵抗層40を備えている。本変形例では、低抵抗層40を、金(Au)を用いて形成する。これにより、ゲート電極を低抵抗とすることができる。なお、Au(比抵抗:2.1μΩ・cm)に代えて、Cu(比抵抗:1.9μΩ・cm)などの低比抵抗材料を用いても良い。
(第4変形例)
図5は、実施の形態1の第4変形例の構造を示す図である。図5のトランジスタ50では、ゲート電極を構成するTaN層22、24のうち、上層のTaN層24を、Ta層64(つまり、窒化率が零のTaN層)としている。上述したように、窒化率が低いほどTaN層の耐熱性は高まる。このため、第4変形例のように、ゲート電極60をTaN層22とTa層64から形成することで、高耐熱性のゲート電極を得ることができる。なお、第4変形例は、図2で述べた工程におけるTaN層24の形成工程を、Ta層のみを積層する工程に代えることで実現できる。
なお、本実施形態では、高電子移動度トランジスタであるトランジスタ10に対して、本発明の思想にかかるゲート電極構造を適用した。しかしながら、本発明はこれに限られるものではない。ショットキー接合ゲート電極を備えるトランジスタについて、適宜、本発明を用いることができる。
実施の形態2.
図6は、本発明の実施の形態2にかかるトランジスタの構成を示す図である。図6のトランジスタ110は、ゲート電極20に代えてゲート電極120を用いている点を除き、実施の形態1の図1のトランジスタ10と同様の構造を有している。以下の説明では、本実施形態の特徴点であるゲート電極120についてのみ説明する。
実施の形態2では、TaN層122を実施の形態1のTaN層22と同様に高窒化率の層(N/Ta=1.5)とする。そして、TaN層124はTaN層122よりも低窒化率(N/Ta=1.3)とし、TaN層126はTaN層124よりも低窒化率とする(N/Ta=1.1)。このように、実施形態2では、ゲート電極を三層のTaN層で構成し、その窒化率を、下層から上層へ向かって(TaN層122、124、126の順に)段階的に低くしていく構造とする。
図1のようにゲート電極を2層構造とする場合に、窒素比率の大きく異なるTaN層を積層すると、界面に生ずる応力によりメタル剥がれが生じる可能性がある。そこで、図6のようにTaN層の窒化率を下層から上層に向けて段階的に低くしていくことで、界面応力を緩和することができる。これにより、ゲート電極のメタル剥離を回避することが可能となる。
なお、本実施形態のトランジスタ110を製造する際には、図2で述べた工程のうち、図2(c)の工程の際に、窒化率をより細かく変化させながら複数のTaN層の積層を行うこととすればよい。
なお、実施の形態2では、ゲート電極120を、TaN層122、124、126の三層構造とした。しかしながら、本発明はこれに限られるものではない。窒化率の異なる四層、五層その他の複数層のTaN層を、上層に行くほど低窒化率となるように積層することができる。これにより、窒化率の段階的な変化がより滑らかなものとなり、界面応力の緩和を更に効果的に行うことができる。
実施の形態3.
図7は、本発明の実施の形態3にかかるトランジスタ210の構成を示す図である。トランジスタ210は、ゲート電極20に代えてゲート電極220を用いている点を除き、実施の形態1の図1のトランジスタ10と同様の構造を有している。
実施の形態3のトランジスタ210が備えるゲート電極220は、実施の形態1、2のゲート電極と同様に、TaNにより形成されている。実施の形態3では、AlGaN層14と接触する部位222の窒化率を実施の形態1のTaN層22と同様に高くする。そして、接触部位222から離れるに従って窒化率を段階的に低くし、大気暴露されうる最上部224については、実施の形態1のTaN層24と同様に窒化率を低くする。このような構成により、ショットキー接合特性と耐熱性とを良好にし、実施の形態2で述べた界面応力による剥がれのおそれを回避することができる。
トランジスタ210の製造を行う場合には、図2で述べた工程のうち、図2(c)の工程において、TaN層のスパッタリングを、Nガス圧を連続的に変化させつつ行うことで作製することができる。
なお、実施の形態1で述べた変形例の思想を、実施の形態2、3に対して適用することができる。例えば、比抵抗の低い金属からなる層を、適宜、ゲート電極120、220に積層することができる。また、ゲート電極120のTaN層126をTa層としてもよい。
本発明の実施の形態1のトランジスタの構成を示す図である。 実施の形態1にかかるトランジスタの製造方法を示す図である。 図3は、TaN層をゲート電極とした場合における、TaとNとの比率と、ゲート電極の耐熱性との関係についての実験結果を示す図である。 実施の形態1の変形例を示す図である。 実施の形態1の変形例を示す図である。 実施の形態2のトランジスタの構成を示す図である。 実施の形態3のトランジスタの構成を示す図である。 実施の形態1に対する比較例の構成を示す図である。
符号の説明
10、50、110、210 トランジスタ
12 GaN層
14 AlGaN層
2 TaN層(高窒化率)
4 TaN層(低窒化率)
16 絶縁膜
20、60 ゲート電極
30 レジスト膜
40 低抵抗層
64 Ta層
110 トランジスタ
120 ゲート電極
122 TaN層(高窒化率)
124 TaN層(中窒化率)
126 TaN層(低窒化率)
210 トランジスタ
220 ゲート電極
222 接触部位
224 最上部

Claims (6)

  1. 窒化物半導体層と、
    前記窒化物半導体層に窒化タンタルが積層されてなり、該窒化物半導体層とショットキー接合を形成するゲート電極層と、
    前記窒化物半導体層に前記ゲート電極層を囲うように設けられる絶縁膜と、を備え、
    前記ゲート電極層は、前記窒化物半導体層と接触する部位に比して該窒化物半導体層と接触しない部位の窒化率が低くされてなり、
    前記ゲート電極層は、第1、2ゲート電極層が積層されてなり、
    前記第1ゲート電極層は、前記窒化物半導体層に積層されて該窒化物半導体層とショットキー接合を形成する層であり、
    前記第2ゲート電極層は、前記第1ゲート電極層よりも低窒化率の窒化タンタルが該第1電極層に積層されてなる層であり、
    前記絶縁膜が、前記第2ゲート電極層に接して設けられて該第2ゲート電極層とともに該第1ゲート電極層を覆うことを特徴とするトランジスタ。
  2. 前記第2ゲート電極層は、窒化率が実質的に零とされたタンタルにより形成されてなる層であることを特徴とする請求項1に記載のトランジスタ。
  3. 前記第2ゲート電極層は、前記第1ゲート電極層から離れた位置にある層ほど窒化率が低くなるように、窒化率の異なる複数の窒化タンタル層が積層されてなることを特徴とする請求項1または2に記載のトランジスタ。
  4. 前記絶縁膜が前記第1ゲート電極層よりも厚く形成されることを特徴とする請求項1乃至3のいずれか1項に記載のトランジスタ。
  5. 前記第1ゲート電極層の窒化率は、N/Ta比率がN/Ta=1.3以上であり、前記第2ゲート電極層の窒化率は、N/Ta比率がN/Ta=1.3未満であることを特徴とする請求項1乃至4のいずれか1項に記載のトランジスタ。
  6. 前記ゲート電極層に、該ゲート電極層よりも比抵抗の低い層がさらに積層されることを特徴とする請求項1乃至5のいずれか1項に記載のトランジスタ。
JP2007097441A 2007-04-03 2007-04-03 トランジスタ Active JP5358893B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007097441A JP5358893B2 (ja) 2007-04-03 2007-04-03 トランジスタ
TW096134462A TWI353027B (en) 2007-04-03 2007-09-14 Transistor
US11/859,846 US7851831B2 (en) 2007-04-03 2007-09-24 Transistor
CN2007101933006A CN101281931B (zh) 2007-04-03 2007-12-03 晶体管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007097441A JP5358893B2 (ja) 2007-04-03 2007-04-03 トランジスタ

Publications (2)

Publication Number Publication Date
JP2008258315A JP2008258315A (ja) 2008-10-23
JP5358893B2 true JP5358893B2 (ja) 2013-12-04

Family

ID=39826185

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007097441A Active JP5358893B2 (ja) 2007-04-03 2007-04-03 トランジスタ

Country Status (4)

Country Link
US (1) US7851831B2 (ja)
JP (1) JP5358893B2 (ja)
CN (1) CN101281931B (ja)
TW (1) TWI353027B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101402096B1 (ko) * 2013-02-22 2014-06-02 서울대학교산학협력단 TaN 쇼트키 접촉을 포함하는 질화물계 반도체 소자 및 그 제조 방법
US9236441B2 (en) 2012-11-22 2016-01-12 Seoul National University R&Db Foundation Nitride-based semiconductor device and method for manufacturing the same
DE102014118874A1 (de) * 2014-12-17 2016-06-23 Infineon Technologies Austria Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US10014383B2 (en) * 2014-12-17 2018-07-03 Infineon Technologies Ag Method for manufacturing a semiconductor device comprising a metal nitride layer and semiconductor device
US10096550B2 (en) 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10224285B2 (en) 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
WO2018154754A1 (ja) * 2017-02-27 2018-08-30 三菱電機株式会社 半導体装置及びその製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4312112A (en) * 1978-10-23 1982-01-26 Eaton Corporation Method of making field-effect transistors with micron and submicron gate lengths
DE3581159D1 (de) * 1984-10-08 1991-02-07 Fujitsu Ltd Halbleiteranordnung mit integrierter schaltung.
JPS61183961A (ja) 1985-02-12 1986-08-16 Nec Corp 電極の製造方法
JPS61203672A (ja) 1985-03-07 1986-09-09 Nec Corp 電極の形成方法
JPS62130567A (ja) 1985-12-02 1987-06-12 Toshiba Corp シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法
JP2777153B2 (ja) * 1988-11-14 1998-07-16 株式会社東芝 半導体装置およびその製造方法
EP0531805A1 (en) 1991-09-10 1993-03-17 Motorola, Inc. Gate electrode fabrication method
JPH08298267A (ja) * 1995-04-26 1996-11-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6413858B1 (en) * 1999-08-27 2002-07-02 Micron Technology, Inc. Barrier and electroplating seed layer
JP2001267555A (ja) * 2000-03-22 2001-09-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6509282B1 (en) * 2001-11-26 2003-01-21 Advanced Micro Devices, Inc. Silicon-starved PECVD method for metal gate electrode dielectric spacer
US20030186087A1 (en) * 2002-03-26 2003-10-02 Fu-Tai Liou Gradient barrier layer for copper back-end-of-line technology
US6876082B2 (en) * 2002-08-08 2005-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Refractory metal nitride barrier layer with gradient nitrogen concentration
US7473640B2 (en) * 2003-01-15 2009-01-06 Sharp Laboratories Of America, Inc. Reactive gate electrode conductive barrier
JP4847677B2 (ja) * 2003-10-28 2011-12-28 富士通株式会社 化合物半導体装置の製造方法
JP2005158786A (ja) * 2003-11-20 2005-06-16 Seiko Epson Corp 半導体装置及びその製造方法
US20090029353A1 (en) * 2003-12-08 2009-01-29 Maki Wusi C Molecular detector
JP4759923B2 (ja) * 2004-03-11 2011-08-31 住友電気工業株式会社 半導体装置
US7033940B1 (en) * 2004-03-30 2006-04-25 Advanced Micro Devices, Inc. Method of forming composite barrier layers with controlled copper interface surface roughness
US20050277292A1 (en) * 2004-05-28 2005-12-15 Chao-Hsien Peng Method for fabricating low resistivity barrier for copper interconnect
US7211507B2 (en) * 2004-06-02 2007-05-01 International Business Machines Corporation PE-ALD of TaN diffusion barrier region on low-k materials
JP2006134935A (ja) * 2004-11-02 2006-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7161194B2 (en) * 2004-12-06 2007-01-09 Cree, Inc. High power density and/or linearity transistors
JP4841844B2 (ja) * 2005-01-05 2011-12-21 三菱電機株式会社 半導体素子
JP4925601B2 (ja) * 2005-04-18 2012-05-09 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
TW200841400A (en) 2008-10-16
TWI353027B (en) 2011-11-21
US20080246060A1 (en) 2008-10-09
CN101281931A (zh) 2008-10-08
US7851831B2 (en) 2010-12-14
JP2008258315A (ja) 2008-10-23
CN101281931B (zh) 2012-06-27

Similar Documents

Publication Publication Date Title
JP5358893B2 (ja) トランジスタ
JP5332113B2 (ja) 半導体装置及びその製造方法
US20160079066A1 (en) Semiconductor device and manufacturing method thereof
WO2011125928A1 (ja) 半導体装置およびその製造方法
US20150021671A1 (en) Field-effect transistor and method of manufacturing thereof
JP5468301B2 (ja) 窒化物半導体装置および窒化物半導体装置製造方法
JP2014045174A (ja) 窒化物半導体装置
US11348843B2 (en) Semiconductor device
WO2014003047A1 (ja) 窒化物半導体装置の電極構造およびその製造方法並びに窒化物半導体電界効果トランジスタ
US9917187B2 (en) Semiconductor device and manufacturing method
WO2014003058A1 (ja) 窒化物半導体装置の電極構造および窒化物半導体電界効果トランジスタ
JP2019087740A (ja) 半導体装置
TW201901958A (zh) 氮化鎵電晶體元件之結構及其製造方法
JP5220904B2 (ja) GaN系化合物半導体装置
JP6536318B2 (ja) 半導体装置及びその製造方法
WO2018123926A1 (ja) 薄膜デバイスおよび薄膜デバイスの製造方法
JP6635400B2 (ja) 半導体装置
JP7197053B2 (ja) 半導体装置および半導体装置の製造方法
US20240105826A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP5620347B2 (ja) 化合物半導体装置
JP2020120110A (ja) 半導体装置
JP2007214358A (ja) 半導体装置及びその製造方法
JP2020057642A (ja) 半導体装置、半導体製造方法
JP2007173374A (ja) 半導体装置の配線接続構造及びその形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100222

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130514

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130529

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130819

R150 Certificate of patent or registration of utility model

Ref document number: 5358893

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250