JP4846702B2

JP4846702B2 - 半導体記憶装置

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Publication number: JP4846702B2
Application number: JP2007318429A
Authority: JP
Inventors: 浩二新居
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-12-10
Filing date: 2007-12-10
Publication date: 2011-12-28
Anticipated expiration: 2022-03-19
Also published as: JP2008091946A

Description

本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）スタティックＲＡＭ（Random Access Memory）のソフトエラー耐性の向上を図ったものであり、特に致命傷となるマルチビットエラーの問題を回避可能な半導体記憶装置に関するものである。

図１４は、一般的なＳＲＡＭメモリセルの等価回路図であり、行方向に隣接した２ビットのメモリセルＭＣ０、ＭＣ１を示す図である。図１４を参照して、まず１ビットのメモリセルの回路としてメモリセルＭＣ０について説明する。メモリセルＭＣ０は、２つのドライバトランジスタＮ１Ａ、Ｎ２Ａと、２つのアクセストランジスタＮ３Ａ、Ｎ４Ａと、２つの負荷トランジスタＰ１Ａ、Ｐ２Ａとを有している。２つのドライバトランジスタＮ１Ａ、Ｎ２Ａと、２つのアクセストランジスタＮ３Ａ、Ｎ４ＡとはｎＭＯＳトランジスタで構成されており、２つの負荷トランジスタＰ１Ａ、Ｐ２ＡはｐＭＯＳトランジスタで構成されている。

ｎＭＯＳトランジスタＮ１ＡとｐＭＯＳトランジスタＰ１Ａとにより第１のインバータが構成され、ｎＭＯＳトランジスタＮ２ＡとｐＭＯＳトランジスタＰ２Ａとにより第２のインバータが構成されている。第１および第２のインバータの一方の出力端子は他方の入力端子に互いに接続されることにより記憶ノードｍａ、／ｍａが構成されている。

ｎＭＯＳトランジスタＮ３Ａのソース、ゲートおよびドレインの各々は、一方の記憶端子ｍａ、ワード線ＷＬおよび一方のビット線ＢＬＡの各々に接続されている。ｎＭＯＳトランジスタＮ４Ａのソース、ゲートおよびドレインの各々は、他方の記憶端子／ｍａ、ワード線ＷＬおよび他方のビット線／ＢＬＡの各々に接続されている。

以上のように接続することで、ＳＲＡＭメモリセル回路が構成されている。メモリセルＭＣ１についても、上記のメモリセルＭＣ０とほぼ同様の構成を有している。

そして同一行に並んだ複数のメモリセルＭＣ０、ＭＣ１の各アクセストランジスタＮ３Ａ、Ｎ４Ａ、Ｎ３Ｂ、Ｎ４Ｂの各ゲートは、共通ワード線ＷＬに接続されている。これにより、同一行に並んだメモリセルはワード線ＷＬが立上がると同時にアクセスされることになる。

このようなＳＲＡＭメモリセルの平面レイアウト構成はたとえば特開平９−２７０４６８号公報（特許文献１）に示されている。

図１５は、上記の公報に示された従来のＳＲＡＭメモリセルのレイアウト構成を、行方向に隣接した２ビットのメモリセルＭＣ０、ＭＣ１で示す概略平面図である。図１５を参照して、メモリセルＭＣ０、ＭＣ１の各々は、半導体基板の表面に形成されたｎ型ウェル１０２とｐ型ウェル１０３との表面に形成されている。メモリセルＭＣ０について説明すると、１対のドライバトランジスタとなる２つのｎＭＯＳトランジスタＮ１Ａ、Ｎ２Ａと１対のアクセストランジスタとなる２つのｎＭＯＳトランジスタＮ３Ａ、Ｎ４Ａとがｐ型ウェル１０３内に形成されている。１対の負荷トランジスタとなる２つのｐＭＯＳトランジスタＰ１Ａ、Ｐ２Ａがｎ型ウェル１０２内に形成されている。

ドライバトランジスタＮ１Ａ、Ｎ２Ａの各々は、ｎ型不純物領域１０５ａ₂よりなるドレインと、ｎ型不純物領域１０５ａ₃からなるソースと、そのドレインおよびソース間の領域上に延びるゲート１０７ｃまたは１０７ｂとを有している。アクセストランジスタＮ３Ａ、Ｎ４Ａの各々は、ｎ型不純物領域１０５ａ₁よりなるドレインと、ｎ型不純物領域１０５ａ₂よりなるソースと、そのソースおよびドレイン間の領域上に延びるゲート１０７ａとを有している。

アクセストランジスタＮ３Ａのソース１０５ａ₂とドライバトランジスタＮ１Ａのドレイン１０５ａ₂とは共通のｎ型不純物領域より構成されている。またアクセストランジスタＮ４Ａのソース１０５ａ₂とドライバトランジスタＮ２Ａのドレイン１０５ａ₂とは共通のｎ型不純物領域より構成されている。アクセストランジスタＮ３Ａ、Ｎ４Ａの各ゲート１０７ａは単一のワード線と一体化している。

負荷トランジスタＰ１Ａ、Ｐ２Ａの各々は、ｐ型不純物領域１０５ｂ₁よりなるドレインと、ｐ型不純物領域１０５ｂ₂よりなるソースと、そのドレインおよびソース間の領域上に延びるゲート１０７ｃまたは１０７ｂとから構成されている。負荷トランジスタＰ１Ａのゲート１０７ｃとドライバトランジスタＮ１Ａのゲート１０７ｃとは共通の導電層よりなっており、負荷トランジスタＰ２Ａのゲート１０７ｂとドライバトランジスタＮ２Ａのゲート１０７ｂとは共通の導電層よりなっている。

ドライバトランジスタＮ２Ａのドレイン１０５ａ₂と、負荷トランジスタＰ２Ａのドレイン１０５ｂ₁と、負荷トランジスタＰ１ＡおよびドライバトランジスタＮ１Ａの各ゲート１０７ｃとは、導電層１１２によって電気的に接続されている。ドライバトランジスタＮ１Ａのドレイン１０５ａ₂と負荷トランジスタＰ１Ａのドレイン１０５ｂ₁と、負荷トランジスタＰ２ＡおよびドライバトランジスタＮ２Ａの各ゲート１０７ｂとは、導電層１１２によって電気的に接続されている。

またドライバトランジスタＮ２Ａのソース１０５ａ₃に電気的に接続された導電層１１２とドライバトランジスタＮ１Ａのソース１０５ａ₃に電気的に接続された導電層１１２とは、ＧＮＤ電位となる導電層１１４により電気的に接続されている。また負荷トランジスタＰ１Ａのソース１０５ｂ₂と負荷トランジスタＰ２Ａのソース１０５ｂ₂との双方は、ＶＤＤ電位となる導電層１１４に電気的に接続されている。またアクセストランジスタＮ３Ａのドレイン１０５ａ₁はビット線ＢＬに電気的に接続されており、アクセストランジスタＮ４Ａのドレイン１０５ａ₁はビット線／ＢＬに電気的に接続されている。

メモリセルＭＣ１は、上述したメモリセルＭＣ０とほぼ同じ構成を有している。
このメモリセルＭＣ０のドライバトランジスタＮ１Ａ、Ｎ２ＡおよびアクセストランジスタＮ３ＡおよびＮ４Ａと、メモリセルＭＣ１のドライバトランジスタＮ１Ｂ、Ｎ２ＢおよびアクセストランジスタＮ３Ｂ、Ｎ４Ｂとは、共通のｐ型ウェル１０３内に形成されている。またメモリセルＭＣ０の負荷トランジスタＰ１Ａ、Ｐ２Ａの各ドレイン１０５ｂ₁および各ソース１０５ｂ₂と、メモリセルＭＣ１の負荷トランジスタＰ１Ｂ、Ｐ２Ｂの各ドレイン１０５ｂ₁および各ソース１０５ｂ₂とは、共通のｎ型ウェル１０２内に形成されている。
特開平９−２７０４６８号公報

メモリセルが微細化されるにつれ、パッケージから放出されるα線や宇宙からの中性子線により発生された電子に起因して記憶ノードで保持されているデータを反転させてしまうというソフトエラーの問題が顕在化してくる。特に電源電圧が低下するにつれて、その誤動作は顕著に現われてくる。

記憶ノードで保持されているデータを反転させる一原因は、α線や中性子線によってウェル内に発生した多数の電子・正孔対が記憶ノードを形成する不純物領域に収集され、その電位を変えてしまうためである。ｐ型ウェル内では発生した電子・正孔対のうち電子が同一のｐ型ウェル内のｎ型不純物領域に収集されることによって、そのｎ型不純物領域の電位を下げようとする。またｎ型ウェル内で発生した電子・正孔対のうち、正孔が同一のｎ型ウェル内のｐ型不純物領域に収集されることによって、そのｐ型不純物領域の電位を上げようとする。このｐ型不純物領域またはｎ型不純物領域が記憶ノードであれば、収集された電子・正孔による電位の変化が保持データを反転させてしまうという、いわゆるソフトエラーが起こる。

これまでに、上記ソフトエラーの問題を回避するために、記憶ノードに容量を付けて反転しにくいようにするなど、さまざまな工夫がなされてきた。しかしながら、微細化が進むにつれて、低電圧化が進み記憶ノードの容量はますます小さくなってきている。そのため、反転しない程度の容量を付けるには面積増大が避けられない状況になってきた。たとえば、０．１８μｍ世代のＳＲＡＭメモリセルの記憶ノードの容量は２ｆＦ程度であり、１個のα線が当たることによって記憶ノードに収集される電荷量は数ｆＣ程度もある。このため、電源電圧が１．８Ｖであった場合には１０ｆＦ相当の容量を生じさせるだけの電子・正孔対が生じる。このことより、容易に記憶ノードのデータが反転してしまうことがわかる。また、中性子が当たることによって生成される電子・正孔対はα線の１０倍以上もあるため、もはや中性子線に対しては多少の容量を付加しても効果がないといわれている。

以上のようにソフトエラーが問題となってきているが、一方ではソフトエラーが発生してもエラー訂正回路（ＥＣＣ回路）を付加することによりシステム全体への影響をなくすような工夫がなされている。通常は２ビットのエラー検出および１ビットのエラー訂正が可能な冗長コードを付加する場合が一般的である。それ以上のエラー訂正を行なおうとすると回路構成が非常に複雑化し、回路規模の増大が著しくなるため望まれていない。

この１ビットのエラー訂正可能なＥＣＣ回路を備えていれば、１ビットのソフトエラーが発生したとしても自動的に訂正されるためシステムへの影響はない。しかし、２ビット以上のエラーが発生してしまうと、２ビットエラーの発生が検出されてシステムリセットがかかってしまう。このように多ビットエラーが発生した場合、エラー訂正が困難であるためシステム的に致命的なエラーとなってしまうという問題があった。

図１５に示す従来のメモリセル構成では、ｎ型ウェル１０２およびｐ型ウェル１０３は、互いに隣接するメモリセル間で共有されている。微細化が進むにつれ、各ビット間の距離も近くなるため、α線や中性子線によってウェル内で発生した電子・正孔対は、隣接する複数のビットセルの不純物領域に収集され、同時にエラーを引き起こす確率が高くなってきている。とりわけ、電子は正孔に比べて移動度が高いため正孔よりも影響を及ぼしやすい。このようにして隣接する２ビットのデータがソフトエラーによって反転し、そのデータを同時にアクセスしたとすると、上記マルチビットエラーが発生し、システム的に致命的なエラーとなってしまうという問題があった。

それゆえ本発明の目的は、マルチビットエラーの発生を防止できる半導体記憶装置を提供することである。

本発明の半導体記憶装置は、行方向および列方向に配置された複数のメモリセルを含むメモリセルアレイを有する半導体記憶装置であって、複数の行の各々に配置され、その一方が活性化されたとき他方は非活性である第１および第２のワード線を有している。同一行に並んで配置された複数のメモリセルのうち互いに隣り合う第１および第２のメモリセルの各々は、第１および第２のアクセストランジスタと、第１および第２の負荷トランジスタと、第１および第２のドライバトランジスタとを有している。上記第１および第２のメモリセルの各々において、第１の負荷トランジスタのドレイン、第１のドライバトランジスタのドレインおよび第１のアクセストランジスタのソースが互いに電気的に接続されるとともに、第２の負荷トランジスタのドレイン、第２のドライバトランジスタのドレインおよび第２のアクセストランジスタのソースが互いに電気的に接続される。第１のメモリセルの第１および第２のアクセストランジスタの各ゲートは第１のワード線に電気的に接続されており、かつ第２のメモリセルの第１および第２のアクセストランジスタの各ゲートは第２のワード線に電気的に接続されている。第１のメモリセルの第１および第２のアクセストランジスタおよび第１および第２のドライバトランジスタと、第２のメモリセルの第１および第２のアクセストランジスタおよび第１および第２のドライバトランジスタとは、第１導電型の共通のウェル領域に形成されている。第１のメモリセルの第１および第２の負荷トランジスタは第２導電型の第１のウェル領域に形成されている。第２のメモリセルの第１および第２の負荷トランジスタは第２導電型の第２のウェル領域に形成されている。第１導電型の共通のウェル領域は、第２導電型の第１のウェル領域と第２導電型の第２のウェル領域の間に配置されている。

本発明の半導体記憶装置によれば、第１のメモリセルのアクセストランジスタと第２のメモリセルのアクセストランジスタとは異なるワード線に接続されているため、第１と第２のワード線を別アドレスに対応させることで同時に立上がらないようにすることができる。これにより、第１導電型領域を共有する２ビットの隣り合うメモリセルが同時にアクセスされることを防止できるため、マルチビットエラーの発生を低減することができる。

上記の半導体記憶装置において好ましくは、同一行に並んで配置された複数のメモリセルは、第１および第２のメモリセルと同一行に並んで配置され、かつ第１のメモリセルと互いに隣り合う第３のメモリセルを有している。第１および第３のメモリセルの各々は、第１および第２の負荷トランジスタを有している。第１のメモリセルの第１および第２の負荷トランジスタと第３のメモリセルの第１および第２の負荷トランジスタとは、同じ第２導電型領域内に形成されている。

このように隣り合う２ビットで第２導電型領域を共有することができる。
上記の半導体記憶装置において好ましくは、第３のメモリセルは、第１および第２のアクセストランジスタを有している。第１のメモリセルの第１のアクセストランジスタと第３のメモリセルの第１のアクセストランジスタとの各ゲートは共通の第１導電層から構成されており、第１のメモリセルの第２のアクセストランジスタと第３のメモリセルの第２のアクセストランジスタとの各ゲートは共通の第２導電層から構成されている。

各ワード線を共有することで面積増大をなくすることができ、より集積度の高いメモリセルを得ることができる。また、ワード線に接続するコンタクトの個数を減らすことができるため、コンタクトの接続不良などによる歩留り低下の起こる確率を低減することもできる。

上記の半導体記憶装置において好ましくは、第１および第２の導電層の各々は、不純物が導入された多結晶シリコンを有する。

このように不純物が導入された多結晶シリコンにより各ワード線を共有にすることができる。

上記の半導体記憶装置において好ましくは、第１のメモリセルの第１のアクセストランジスタと第２のメモリセルの第１のアクセストランジスタの各ドレインは共通の第１のビット線に電気的に接続されており、かつ第１のメモリセルの第２のアクセストランジスタと第２のメモリセルの第２のアクセストランジスタの各ドレインは共通の第２のビット線に電気的に接続されている。

これにより、互いに隣り合う２ビットでビット線を共有するため、ビット線数を減らすことができる。このため、ビット線間隔を広くとることができ、カップリング容量を減らすことができ、アクセスタイムの高速化および低消費電力化が図れるとともに歩留りを向上させることもできる。

上記の半導体記憶装置において好ましくは、半導体基板は、基板と、絶縁層と、半導体層とが順次積層された構成を有しており、その半導体層の主表面に第１導電型領域および第２導電型領域とが形成されている。

このようなＳＯＩ（Silicon On Insulator）基板にも本発明の構成を適用することができる。

以上説明したように本発明の半導体記憶装置によれば、第１のメモリセルのアクセストランジスタと第２のメモリセルのアクセストランジスタとは異なるワード線に接続されているため、第１と第２のワード線を別アドレスに対応させることで同時に立上がらないようにすることができる。これにより、第１導電型領域を共有する２ビットの隣り合うメモリセルが同時にアクセスされることを防止できるため、マルチビットエラーの発生を低減することができる。

上記の半導体記憶装置において好ましくはは、同一行に並んで配置された複数のメモリセルは、第１および第２のメモリセルと同一行に並んで配置され、かつ第１のメモリセルと互いに隣り合う第３のメモリセルを有している。第１および第３のメモリセルの各々は、第１および第２の負荷トランジスタを有している。第１のメモリセルの第１および第２の負荷トランジスタと第３のメモリセルの第１および第２の負荷トランジスタとは、同じ第２導電型領域内に形成されている。このように隣り合う２ビットで第２導電型領域を共有することができる。

上記の半導体記憶装置において好ましくは、第３のメモリセルは、第１および第２のアクセストランジスタを有している。第１のメモリセルの第１のアクセストランジスタと第３のメモリセルの第１のアクセストランジスタとの各ゲートは共通の第１導電層から構成されており、第１のメモリセルの第２のアクセストランジスタと第３のメモリセルの第２のアクセストランジスタとの各ゲートは共通の第２導電層から構成されている。各ワード線を共有することで面積増大をなくすることができ、より集積度の高いメモリセルを得ることができる。また、ワード線に接続するコンタクトの個数を減らすことができるため、コンタクトの接続不良などによる歩留り低下の起こる確率を低減することもできる。

上記の半導体記憶装置において好ましくは、第１および第２の導電層の各々は、不純物が導入された多結晶シリコンを有する。このように不純物が導入された多結晶シリコンにより各ワード線を共有にすることができる。

上記の半導体記憶装置において好ましくは、第１のメモリセルの第１のアクセストランジスタと第２のメモリセルの第１のアクセストランジスタの各ドレインは共通の第１のビット線に電気的に接続されており、かつ第１のメモリセルの第２のアクセストランジスタと第２のメモリセルの第２のアクセストランジスタの各ドレインは共通の第２のビット線に電気的に接続されている。これにより、互いに隣り合う２ビットでビット線を共有するため、ビット線数を減らすことができる。このため、ビット線間隔を広くとることができ、カップリング容量を減らすことができ、アクセスタイムの高速化および低消費電力化が図れるとともに歩留りを向上させることもできる。

上記の半導体記憶装置において好ましくは、半導体基板は、基板と、絶縁層と、半導体層とが順次積層された構成を有しており、その半導体層の主表面に第１導電型領域および第２導電型領域とが形成されている。このようなＳＯＩ基板にも本発明の構成を適用することができる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１におけるＳＲＡＭメモリセルにおいて行方向に隣接した２ビットのメモリセルの等価回路を示す図である。図１を参照して、本実施の形態においては、メモリセルＭＣ０とＭＣ１とが同時に選択されることがないように、メモリセルＭＣ０とＭＣ１とが異なるワード線ＷＬＡ、ＷＬＢに接続されている点において従来の等価回路（図１４）と異なる。つまり、本実施の形態では、メモリセルＭＣ０の各アクセストランジスタＮ３Ａ、Ｎ４Ａの各ゲートはワード線ＷＬＡに接続されており、メモリセルＭＣ１の各アクセストランジスタＮ３Ｂ、Ｎ４Ｂの各ゲートはワード線ＷＬＢに接続されている。

この第１のワード線ＷＬＡと第２のワード線ＷＬＢとは、別々のアドレス番地に対応している。このように隣接するメモリセルＭＣ０とＭＣ１とが別々のワード線ＷＬＡ、ＷＬＢに接続されているため、同一行で隣接する１対のメモリセルＭＣ０とＭＣ１とが同時にアクセスさせることはない。

なお、これ以外の等価回路の構成については図１４に示す等価回路の構成とほぼ同じであるため、同一に要素については同一の符号を付し、その説明を省略する。

図２は、本発明の実施の形態１におけるＳＲＡＭメモリセルにおいて行方向に隣接した２ビットのメモリセルのレイアウト構成を示す概略平面図である。また図３は図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。また図４および図５は、図２に示すレイアウト構成を積層方向に分割して示す概略平面図である。

図２〜図５を参照して、メモリセルＭＣ０、ＭＣ１の各々はｎ型ウェル２およびｐ型ウェル３内に形成されている。このｎ型ウェル２およびｐ型ウェル３は、フィールド酸化膜４によって電気的に分離された半導体基板１の表面に形成されている。

図４を参照して、メモリセルＭＣ０について説明すると、１対のドライバトランジスタとなる２つのｎＭＯＳトランジスタＮ１Ａ、Ｎ２Ａと、１対のアクセストランジスタとなる２つのｎＭＯＳトランジスタＮ３Ａ、Ｎ４Ａとがｐ型ウェル３内に形成されている。１対の負荷トランジスタとなる２つのｐＭＯＳトランジスタＰ１Ａ、Ｐ２Ａがｎ型ウェル２内に形成されている。

ドライバトランジスタＮ１Ａ、Ｎ２Ａの各々は、ｎ型不純物領域５ａ₂よりなるドレインと、ｎ型不純物領域５ａ₃からなるソースと、そのドレインおよびソース間の領域上にゲート酸化膜６（図３）を介して延びるゲート７ｂとを有している。アクセストランジスタＮ３Ａ、Ｎ４Ａの各々は、ｎ型不純物領域５ａ₁よりなるドレインと、ｎ型不純物領域５ａ₂よりなるソースと、そのソースおよびドレイン間の領域上にゲート酸化膜６（図３）を介して延びるゲート７ａとを有している。

アクセストランジスタＮ３Ａのソース５ａ₂とドライバトランジスタＮ１Ａのドレイン５ａ₂とは共通のｎ型不純物領域より構成されている。またアクセストランジスタＮ４Ａのソース５ａ₂とドライバトランジスタＮ２Ａのドレイン５ａ₂とは共通のｎ型不純物領域より構成されている。ドライバトランジスタＮ１Ａのソース５ａ₃とドライバトランジスタＮ２Ａのソース５ａ₃とは共通のｎ型不純物領域より構成されている。アクセストランジスタＮ３Ａ、Ｎ４Ａの各ゲート７ａは別個のドープト多結晶シリコン層（不純物が導入された多結晶シリコン層）より構成されている。

負荷トランジスタＰ１Ａ、Ｐ２Ａの各々は、ｐ型不純物領域５ｂ₁よりなるドレインと、ｐ型不純物領域５ｂ₂よりなるソースと、そのドレインおよびソース間の領域上にゲート酸化膜６（図３）を介して延びるゲート７ｂとから構成されている。

負荷トランジスタＰ１Ａのゲート７ｂとドライバトランジスタＮ１Ａのゲート７ｂとは共通のドープト多結晶シリコン層よりなっており、負荷トランジスタＰ２Ａのゲート７ｂとドライバトランジスタＮ２Ａのゲート７ｂとは共通のドープト多結晶シリコン層よりなっている。

アクセストランジスタＮ３Ａのソース５ａ₂と、ドライバトランジスタＮ１Ａのドレイン５ａ₂と、負荷トランジスタＰ１Ａのドレイン５ｂ₁と、負荷トランジスタＰ２ＡおよびドライバトランジスタＮ２Ａの各ゲート７ｂとの各々は、コンタクトホール１１ａを介して第１金属配線１２により電気的に接続されている。アクセストランジスタＮ４Ａのソース５ａ₂と、ドライバトランジスタＮ２Ａのドレイン５ａ₂と、負荷トランジスタＰ２Ａのドレイン５ｂ₁と、負荷トランジスタＰ１ＡおよびドライバトランジスタＮ１Ａの各ゲート７ｂとの各々は、コンタクトホール１１ａを介して第１金属配線１２により電気的に接続されている。

図４および図５を参照して、ドライバトランジスタＮ１Ａ、Ｎ２Ａの各ソース５ａ₃には、コンタクトホール１１ａを介して第１金属配線１２が電気的に接続され、その第１金属配線１２にはビアホール１３ａを介してＧＮＤ電位となる第２金属配線１４が電気的に接続されている。また負荷トランジスタＰ１Ａ、Ｐ２Ａの各ソース５ｂ₂には、コンタクトホール１１ａを介して第１金属配線１２が電気的に接続され、その第１金属配線１２にはビアホール１３ａを介してＶＤＤ電位となる第２金属配線１４が電気的に接続されている。

アクセストランジスタＮ３Ａのドレイン５ａ₁には、コンタクトホール１１ａを介して第１金属配線１２が電気的に接続され、その第１金属配線１２にはビアホール１３ａを介してビット線ＢＬＡとなる第２金属配線１４が電気的に接続されている。アクセストランジスタＮ４Ａのドレイン５ａ₁には、コンタクトホール１１ａを介して第１金属配線１２が電気的に接続され、その第１金属配線１２にはビアホール１３ａを介してビット線／ＢＬＡとなる第２金属配線１４が電気的に接続されている。

アクセストランジスタＮ３Ａ、Ｎ４Ａの各ゲート７ａには、コンタクトホール１１ａを介して別々の第１金属配線１２が電気的に接続され、その別々の第１金属配線１２の各々にはビアホール１３ａを介して共通の第２金属配線１４が電気的に接続されており、さらにその第２金属配線１４にはビアホール１５ａを介してワード線ＷＬＡとなる第３金属配線１６が電気的に接続されている。

メモリセルＭＣ１は、上述したメモリセルＭＣ０とほぼ同じ構成を有している。このメモリセルＭＣ１は、２つのメモリセルＭＣ０とＭＣ１との境界線上に位置する中心点Ｃ（図２）に対してメモリセルＭＣ０とほぼ点対称のレイアウトを有している。

メモリセルＭＣ０のアクセストランジスタＮ３Ａ、Ｎ３Ｂのゲート７ａと、メモリセルＭＣ１のアクセストランジスタＮ３Ａ、Ｎ３Ｂのゲート７ａとは、別々のワード線ＷＬＡ、ＷＬＢに電気的に接続されている。

行方向に隣接するメモリセルは、互いのウェル領域を共有するように形成されており、メモリセルＭＣ０とＭＣ１とではｐ型ウェル３が共有されている。また図２においては示していないが、メモリセルＭＣ０の左隣に隣接するメモリセルとメモリセルＭＣ０とはｎ型ウェル２を共有し、メモリセルＭＣ１の右隣に隣接するメモリセルとメモリセルＭＣ１とはｎ型ウェル２を共有している。

なお、ｎ型ウェル２およびｐ型ウェル３は、列方向に延びており、複数の列に渡って分布している。

本実施の形態では、従来のレイアウト構成と同じようにｎ型ウェル２およびｐ型ウェル３が各々隣接するメモリセル間で共有されている。微細化が進むにつれ、各ビット間の距離が近くなるため、α線や中性子線によってウェル内で発生した電子・正孔対は、隣接する複数のビットセルの不純物領域に収集され、同時にエラーを引き起こす確率が高くなる。とりわけ、電子は正孔に比べて移動度が高いため正孔よりも影響を及ぼしやすい。

本実施の形態では、メモリセルＭＣ０とＭＣ１との各記憶ノードを形成するｎ型不純物領域は同一のｐ型ウェル３内に形成され、近接配置されている。しかし、各々のメモリセルＭＣ０、ＭＣ１の各ワード線を別個にすることで、メモリセルＭＣ０とＭＣ１とが同時にアクセスさせることはなくなる。このようにして、マルチビットエラーが発生しシステム的に致命的なエラーとなってしまうという問題を避けることができる。

（実施の形態２）
図６は、本発明の実施の形態２におけるＳＲＡＭメモリセルにおいて行方向に隣接した２ビットのメモリセルの等価回路を示す図である。図６を参照して、本実施の形態の等価回路の構成は、図１に示す実施の形態１の構成と比較して、隣接するメモリセルＭＣ０およびＭＣ１のビット線対ＢＬ、／ＢＬが共通に接続された点において異なっている。

なお、これ以外の等価回路の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。

本実施の形態においては、ワード線ＷＬＡとＷＬＢとが同時にアクセスされることはないため、行方向に隣接するメモリセル間でビット線が共通に接続されていても何ら問題のないことがわかる。つまり、ワード線ＷＬＡが選択されて立上がっている場合は、メモリセルＭＣ０の内部記憶ノードｍａ、／ｍａの各々がビット線対ＢＬ、／ＢＬの各々に接続され、データの読出や書込が行なわれる。一方、ワード線ＷＬＢが選択されて立上がっている場合には、メモリセルＭＣ１の内部記憶ノードｍｂ、／ｍｂの各々がビット線対ＢＬ、／ＢＬの各々に接続され、データの読出や書込が行なわれる。

図７は、本発明の実施の形態２におけるＳＲＡＭメモリセルにおいて行方向に隣接した２ビットのメモリセルのレイアウト構成を示す概略平面図である。また図８は図７のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。また図９および図１０は、図７に示すレイアウト構成を積層方向に分割して示す概略平面図である。

図７〜図１０を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、各アクセストランジスタのゲート７ａの形状と、各アクセストランジスタのドレイン５ａ₁に接続される第１金属配線１２の形状とにおいて主に異なる。

各アクセストランジスタのゲート７ａは、ｐ型ウェル３内からｎ型ウェル２内に延びている。これにより、図１１に示すようにｎ型ウェル２を挟んで隣接するメモリセル（たとえばＭＣ１およびＭＣ２）においてアクセストランジスタのゲート７ａを単一のドープト多結晶シリコン層により形成することが可能となる。このため、ｎ型ウェル２を挟んで互いに隣接するメモリセルＭＣ１、ＭＣ２の４つのアクセストランジスタの各ゲートを、単一のワード線よりなる第３金属配線１６に電気的に接続することができる。

またｐ型ウェル３を挟んで隣接するメモリセルＭＣ０、ＭＣ１のアクセストランジスタＮ３Ａ、Ｎ３Ｂの各ドレイン５ａ₁が第１金属配線１２により電気的に接続されている。またｐ型ウェル３を挟んで隣接するメモリセルＭＣ０、ＭＣ１のアクセストランジスタＮ４Ａ、Ｎ４Ｂの各ドレイン５ａ₁も第１金属配線１２により電気的に接続されている。これにより、行方向に隣接するメモリセルＭＣ０およびＭＣ１のビット線対ＢＬ、／ＢＬを共通にすることができる。

また行方向に隣接するメモリセルＭＣ０およびＭＣ１の各ドライバトランジスタの各ソース５ａ₃を、単一の第２金属配線１４（ＧＮＤ）に電気的に接続することもできる。

なおこれ以外の構成については、上述した実施の形態１のレイアウト構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。

以上のようにレイアウトを構成することによって、実施の形態１ではワード線を分けるために１ビット当りのメモリセルの横幅を広げる必要があったが、本レイアウト構成ではワード線を分ける必要がないため実施の形態１よりもレイアウトサイズを小さくすることができ、レイアウト面積を縮小することが可能となる。

また、ｎ型ウェル２をまたいで隣接するメモリセルのビット線を共有にすることにより、ビット線の配線本数を減らすことができる。これにより、配線間隔を広げることができるためカップリング容量を低減でき、高速化、低消費電力化が図れる。また、配線間隔が広くなることで異物などによる不良の起こる確率を小さくすることができるため、歩留り向上にもつながるという利点がある。同じく、アクセストランジスタのゲートとワード線とを接続するコンタクトの個数が実施の形態１に比べて少なくてすむため、コンタクトの接続不良などに起因する不良の確率を低減でき、歩留り向上が期待できる。

また、実施の形態１と同様に各々のメモリセルＭＣ０、ＭＣ１のワード線を別個にすることで、ｐ型ウェル３をまたいで隣接するメモリセルが同時にアクセスさせることはなくなるため、マルチビットエラーが発生しシステム的に致命的なエラーとなってしまうという問題を避けることができる。

なお、図３および図８に示す構成では、たとえばシリコンよりなる半導体基板１を用いた場合について説明したが、半導体基板１は、図１２および図１３に示すように基板２１上に、絶縁層２２と半導体層２３とが積層されたＳＯＩ基板であっても良い。この場合、シリコンよりなる半導体層２３にｎ型ウェル２およびｐ型ウェル３が形成される。

また、ＳＲＡＭのメモリセルを構成する６つのトランジスタとしてＭＯＳトランジスタを用いた場合について説明したが、ＭＩＳ（Metal Insulator Semiconductor）が用いられてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１におけるＳＲＡＭメモリセルにおいて行方向に隣接した２ビットのメモリセルの等価回路を示す図である。本発明の実施の形態１におけるＳＲＡＭメモリセルにおいて行方向に隣接した２ビットのメモリセルのレイアウト構成を示す概略平面図である。図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。図２のレイアウトを積層方向に分けた下層側レイアウトを示す概略平面図である。図２のレイアウトを積層方向に分けた上層側レイアウトを示す概略平面図である。本発明の実施の形態２におけるＳＲＡＭメモリセルにおいて行方向に隣接した２ビットのメモリセルの等価回路を示す図である。本発明の実施の形態２におけるＳＲＡＭメモリセルにおいて行方向に隣接した２ビットのメモリセルのレイアウト構成を示す概略平面図である。図７のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。図７のレイアウトを積層方向に分けた下層側レイアウトを示す概略平面図である。図７のレイアウトを積層方向に分けた上層側レイアウトを示す概略平面図である。本発明の実施の形態２におけるＳＲＡＭのメモリセルの行方向に隣接した４ビットのメモリセルのレイアウト構成を示す概略平面図である。本発明の実施の形態１におけるＳＲＡＭメモリセルの構成において基板にＳＯＩ基板を用いた構成を示す概略断面図である。本発明の実施の形態２におけるＳＲＡＭメモリセルの構成において基板にＳＯＩ基板を用いた構成を示す概略断面図である。従来のＳＲＡＭメモリセルにおいて行方向に隣接した２ビットのメモリセルの等価回路を示す図である。従来のＳＲＡＭメモリセルの平面レイアウト構成を示す概略平面図である。

符号の説明

１半導体基板、２ｎ型ウェル、３ｐ型ウェル、４フィールド酸化膜、５ａ₁，５ａ₂，５ａ₃ ｎ型不純物領域、５ｂ₁，５ｂ₂ ｐ型不純物領域、６ゲート酸化膜、７ａ，７ｂゲート、１１，１３，１５層間絶縁層、１１ａコンタクトホール、１３ａ，１５ａビアホール、１２第１金属配線、１４第２金属配線、１６第３金属配線、２１基板、２２絶縁層、２３半導体層。

Claims

行方向および列方向に配置された複数のメモリセルを含むメモリセルアレイを有する半導体記憶装置であって、
複数の行の各々に配置され、その一方が活性化されたとき他方は非活性である第１および第２のワード線を有し、
同一行に並んで配置された複数の前記メモリセルのうち互いに隣り合う第１および第２のメモリセルの各々は、第１および第２のアクセストランジスタと、第１および第２の負荷トランジスタと、第１および第２のドライバトランジスタとを有し、
前記第１および第２のメモリセルの各々において、前記第１の負荷トランジスタのドレイン、前記第１のドライバトランジスタのドレインおよび前記第１のアクセストランジスタのソースが互いに電気的に接続されるとともに、前記第２の負荷トランジスタのドレイン、前記第２のドライバトランジスタのドレインおよび前記第２のアクセストランジスタのソースが互いに電気的に接続され、
前記第１のメモリセルの前記第１および第２のアクセストランジスタの各ゲートは前記第１のワード線に電気的に接続されており、かつ前記第２のメモリセルの前記第１および第２のアクセストランジスタの各ゲートは前記第２のワード線に電気的に接続され、
前記第１のメモリセルの前記第１および第２のアクセストランジスタおよび前記第１および第２のドライバトランジスタと、前記第２のメモリセルの前記第１および第２のアクセストランジスタおよび前記第１および第２のドライバトランジスタとは、第１導電型の共通のウェル領域に形成され、
前記第１のメモリセルの前記第１および第２の負荷トランジスタは第２導電型の第１のウェル領域に形成され、
前記第２のメモリセルの前記第１および第２の負荷トランジスタは第２導電型の第２のウェル領域に形成されており、
前記第１導電型の共通のウェル領域は、前記第２導電型の第１のウェル領域と前記第２導電型の第２のウェル領域の間に配置される半導体記憶装置。