JP4906238B2 - 半導体装置 - Google Patents

Description

本発明は、高ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電放電）耐量およびＥＭＣ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）を含む高ノイズ耐量を具えたトランジスタを有する半導体装置に関する。

従来より、高ＥＳＤ耐量およびＥＭＣ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）を含む高ノイズ耐量が要求される自動車電装器および各種産業機器、モータコントロール、ＯＡ（オフィスオートメーション）機器、モバイル（携帯）機器または家庭電化機器等において、複数のパワー半導体素子（スイッチ素子）と駆動制御回路等とを同一チップ上に集積した統合型のインテリジェントスイッチデバイスが用いられている。
統合型インテリジェントスイッチデバイスは、サージ電圧やノイズからデバイス内の各素子を保護するため同一半導体基板上にサージ吸収素子が形成されている(例えば、特許文献１参照)。
図３は、横型のＭＯＳＦＥＴとサージ吸収素子としての縦型のダイオードを同一半導体基板上に形成した構成を示す断面図である。図３に示すように、横型パワーＭＯＳＦＥＴ２０とサージ吸収素子としての縦型ダイオード３０とが半導体基板１０上に形成されている。

半導体基板１０は高濃度のｎ層１１上の低濃度ｎ層１２からなり、低濃度ｎ層１２の表面領域にｐウエル２１，３１が形成され、ｐウエル２１内に横型のＭＯＳＦＥＴ２０が形成され、ｐウエル３１内に縦型のダイオード３０が形成されている。
ｐウエル３１の表面は高濃度ｐ層３２を介してアノード電極３３が接続され、アノード電極３３はｐウエル２１の表面の高濃度ｎ層２２を介して接続される横型ＭＯＳＦＥＴ２０のソース電極２７と配線３５によって接続されている。２５，２６はそれぞれ横型ＭＯＳＦＥＴ２０のドレイン電極，ゲート電極である。
半導体基板１０の裏面に形成された電極１３は、ダイオード３０のカソード電極となり、ｐウエル２１の表面の高濃度ｎ層２４を介して接続される横型ＭＯＳＦＥＴ２０のドレイン電極２５に配線３６によって接続される。

図３の構成において、横型ＭＯＳＦＥＴ２０のドレイン電極にＥＳＤやサージが印加されると、このＥＳＤやサージのエネルギーを縦型ダイオード３０が吸収して、横型ＭＯＳＦＥＴ２０を保護する。
特開平３−４９２５７号公報（第３図など）

しかしながら、上述したデバイスを、ＥＳＤ耐量、サージ・ノイズ耐量の要求が厳しい自動車用途に用いる場合には、１０ｋｖ〜１５ｋｖ（試験条件150ｐＦ，150Ω）の非常に高いＥＳＤ耐量が要求され、特にパワー半導体素子においては実力耐量２５ｋｖ以上の高いＥＳＤ耐量が要求される。
ＭＯＳＦＥＴ等を備えたパワーＩＣでは上記の要求が満たせない場合には、コンデンサ、ダイオード、抵抗等の素子をディスクリート部品の外付け対応する必要があり、部品点数の増加、組立等の作業工数の増加、コストの増加等の課題がある。
これに対して図３に示す構成を採用することにより、外付け部品の削減を図ることができる。

しかしながら、上記の要求を満たすサージ吸収素子は、所望のサージ吸収能力を満たすためにその能力に余裕を持たせて形成されるため、チップ面積が大きくなる。
複数の素子を１チップに集積し、高耐圧化、微細化を図ってチップ面積を縮小しようとする中でサージ吸収素子の面積が増大するのは、チップ面積を縮小してコストを圧縮するうえでの大きな問題である。
本発明は、上記問題点に鑑みてなされたものであって、過剰なサージ吸収能力を必要とせず、より小さいチップ面積で必要な高ＥＳＤ耐量および高サージ耐量を備えた横型ＭＯＳＦＥＴを有する半導体装置を提供することを目的とする。

上記目的を達成するため、本発明者らは鋭意研究をおこなった。その内容について説明する。本発明者らは、６０Ｖ定格の横型ＭＯＳＦＥＴ２０、縦型ＭＯＳＦＥＴ２０’および縦型ツェナーダイオード３０の素子領域面積に対するＥＳＤ耐量を求める実験をおこなった。その結果を図４に示す。なお、基板、プロセス条件および素子の降伏電圧は同一である。また、ＥＳＤ耐量の測定条件として、主に日本国内における自動車用途で用いられる１５０ｐＦ−１５０Ωの条件を用いて実施した。この自動車用途で要求されるＥＳＤ耐量は１０ｋＶ〜１５ｋＶ以上であり、特に前記ＭＯＳＦＥＴ２０，２０’に要求される実力耐量は２５ｋＶ以上である。
従来、上述した要求を満たせない場合には、外付けディスクリート部品として保護コンデンサ、ダイオードおよび抵抗等を追加することによって、前記ＭＯＳＦＥＴ２０，２０’等を備えたパワーＩＣ等が実用化されている。その代わり、コストが増大するという不利益がある。図４からわかるように、ＭＯＳＦＥＴ２０，２０’を用いて上述したＥＳＤ耐量要求を満たすためには、素子面積が十分大きい必要がある。特に、横型ＭＯＳＦＥＴ２０では、１０ｋＶのＥＳＤ耐量を達成するためには、１０ｍｍ²を超える大きな面積が必要である。それに対して、縦型ツェナーダイオード３０では、パッド電極レベルの０．２ｍｍ²の小さな素子面積で３０ｋＶのＥＳＤ耐量を達成することができる。

横型ＭＯＳＦＥＴ２０においては、微細化が進み、それによって単位面積あたりのオン抵抗が下がり、６０Ｖ定格では１ｍΩｃｍ²まで発展してきている。現在、自動車用途でもっとも多い数百ｍΩのオン抵抗領域では、横型ＭＯＳＦＥＴ２０の素子面積は数ｍｍ²程度で十分である。今後、ますますパワーＩＣに搭載される素子面積が小さくなるため、ＥＳＤ耐量は下がる傾向にある。今回、本発明者らは、横型ＭＯＳＦＥＴ２０、縦型ＭＯＳＦＥＴ２０’および縦型ツェナーダイオード３０の素子面積に対するＥＳＤ耐量の関係を、データとして同じ尺度で定量化した。それによって、横型ＭＯＳＦＥＴ２０、縦型ＭＯＳＦＥＴ２０’および縦型ツェナーダイオード３０について、ＥＳＤ耐量の傾向と問題を定量的に扱うことができるようになった。

上記の点を踏まえ、本発明においては、第１導電型の半導体基板のおもて面側に、第２導電型の第１の領域と、該第２導電型の第１の領域内に第１導電型の第１の領域と第２の領域を形成して横型のトランジスタを構成し、同一の半導体基板のおもて面側に、前記第２導電型の第１の領域とは離間してかつ面積が小さな第２導電型の第２の領域と、該第２導電型の第２の領域内に、第２導電型の第２の領域より高濃度の第２導電型の第３の領域を形成して縦型のダイオードを構成し、前記第２導電型の第３の領域と前記第１導電型の第１の領域とを接続するとともに、前記半導体基板の裏面と前記第１導電型の第２の領域とを接続することで、前記縦型のダイオードを前記横型のトランジスタのサージ吸収素子とし、前記横型のトランジスタの降伏動作時の抵抗より前記サージ吸収素子の降伏動作時の抵抗が小さく、かつ、前記トランジスタの二次降伏電流より前記サージ吸収素子の二次降伏電流が大きいことを特徴とする。

本発明によれば、通常ＭＯＳＦＥＴ動作にはなんら影響を与えず、ＥＳＤやサージ等の吸収能力を損なうことなく、十分小さい面積で高ＥＳＤ耐量および高サージ耐量を有する半導体装置を得ることができる。したがって、半導体装置の微細集積化に伴うＥＳＤ耐量およびサージ・ノイズ耐量の低下を抑制し、チップ面積の大幅な増加を招くことなく、より低コストな半導体基板を用いて高ＥＳＤ耐量および高サージ・ノイズ耐量を有する、より低価格の統合型のパワーＩＣおよび統合型の通信ＩＣ等を実現することができる

本発明の実施の形態にかかる半導体装置は、横型ＭＯＳＦＥＴと縦型サージ吸収素子としてのツェナーダイオードとを、特別な素子分離構造を形成せずに、同一半導体基板上に形成し、横型ＭＯＳＦＥＴのドレイン電極またはソース電極と縦型ツェナーダイオードの表面電極とを金属電極配線により電気的に接続した構成となっている。
図１は、トランジスタとしての横型ＭＯＳＦＥＴ２０とサージ吸収素子としてのツェナーダイオード３０のＩ−Ｖ特性を示す図である。
先ず、横型ＭＯＳＦＥＴ２０の降伏動作時の抵抗（Ｒ_{Ｂ（ＭＯＳ）}）は降伏動作時の傾き（ｄｉ／ｄｖ）であり、縦型ツェナーダイオード３０の降伏動作時の抵抗（Ｒ_{Ｂ（ＺＤ）}）との間に（１）式の関係を満たし、
(数１)
（Ｒ_{Ｂ（ＺＤ）}）＜（Ｒ_{Ｂ（ＭＯＳ）}） …（１）
同時に横型ＭＯＳＦＥＴ２０の二次降伏電流（Ｉ_{ＳＢ（ＭＯＳ）}）と縦型ツェナーダイオード３０の二次降伏電流（Ｉ_{ＳＢ（ＺＤ）}）との間に（２）式の関係を満たすものとする（条件１）。
(数２)
（Ｉ_{ＳＢ（ＺＤ）}）＞（Ｉ_{ＳＢ（ＭＯＳ）}） …（２）

さらに、上記（１），（２）式の関係に加えて、横型ＭＯＳＦＥＴ２０の降伏電圧（Ｖ_{Ｂ（ＭＯＳ）}）と縦型ツェナーダイオードの降伏電圧（Ｖ_{Ｂ（ＺＤ）}）との間に（３）式の関係を満たすものとする（条件２）。
(数３)
（Ｖ_{Ｂ（ＺＤ）}）＜（Ｖ_{Ｂ（ＭＯＳ）}） …（３）
さらに、上記（１），（２）式の関係に加えて、横型ＭＯＳＦＥＴ２０の二次降伏電圧（Ｖ_{ＳＢ（ＭＯＳ）}）と縦型ツェナーダイオードの二次降伏電圧（Ｖ_{ＳＢ（ＺＤ）}）との間に（４）式の関係を満たすものとする（条件３）。
(数４)
（Ｖ_{ＳＢ（ＺＤ）}）＜（Ｖ_{ＳＢ（ＭＯＳ）}） …（４）

また、上記（１），（２）式の関係に加えて、所望のＥＳＤ及びサージ・ノイズ耐量における縦型ツェナーダイオード３０に流れるサージ電流（Ｉ_surge）とし、縦型ツェナー
ダイオード３０の二次降伏電流（Ｉ_{ＳＢ（ＺＤ）}）との間に（５）式の関係を満たすものとする（条件５）。
(数５)
（Ｉ_surge）＜（Ｉ_{ＳＢ（ＺＤ）}） …（５）

ここで、サージ電流（Ｉ_surge）は、例えば、試験条件150ｐＦ，150Ωにおいて２５ｋ
ｖのサージ電圧を想定したときに流れる電流であり、後述の図２における経路Ｆには約１００Ａの電流が瞬間的に流れる。測定条件は、素子の仕様により任意に設定されるものであり、サージ電圧も素子の特性に応じて任意に設定される。
なお縦型ツェナーダイオード３０と横型ＭＯＳＦＥＴ２０とが上記の関係を満たすためには、両素子が形成される半導体基板の抵抗率を０．３〜１０Ωｃｍとすればよい。また、特に半導体基板の裏面に半導体層を設けるとよく、例えばこの裏面半導体層の抵抗率を０．１Ωｃｍ以下とすればよい。
また、縦型ツェナーダイオードの降伏電圧（Ｖ_{Ｂ（ＺＤ）}）を所望値に定めるためには、縦型ツェナーダイオード３０が形成されるウエル領域と半導体基板裏面の半導体層との間で、パンチスルーまたはリーチスルーが起こることを条件とし、前記ウエル層の接合深さ及び不純物濃度と、半導体基板の抵抗率および厚さを決定すればよい。

例えば、図３の構成において、０．９５Ωｃｍの低濃度ｎ層１２上に不純物を２．７×１０^１４ｃｍ^−２でイオン注入してｐウエル３１を形成する。
そして、上記の条件１〜条件５をすべて充足するものとする。
〔実施例〕
次に、図２を用いて実施例を説明する。図２は本発明の実施例を示す図であり、１は複数のＭＯＳＦＥＴ２から構成されるＩＣであって入力端子３、出力端子４、電源端子５を備えている。

ＩＣ１にサージ電圧が印加されると、矢印Ａ〜Ｆに示す経路でサージ電流が流れる。このようなサージ電圧からＩＣ１即ちＩＣ１を構成するＭＯＳＦＥＴ２を保護するために、入力端子３−電源端子５間，出力端子４−電源端子５間，電源端子５−接地間にツェナーダイオード６を設けている。
このとき、ツェナーダイオード６とＭＯＳＦＥＴ２との間は、上述した（条件１）〜（条件５）の関係を満たすものとする。
上記の関係を満たすとき、ツェナーダイオード６とＭＯＳＦＥＴ２の動作波形は図１に示すＩ−Ｖ特性となる。ＥＳＤ等のサージが印加されると、ツェナーダイオード６とＭＯＳＦＥＴ２にはＶ_surgeの電圧が印加され、ツェナーダイオード６にはＩ_surgeの電流が流れる。このとき、上述した条件を満たしていれば、ＭＯＳＦＥＴ２に印加されるサージ電圧Ｖ_surgeは、ＭＯＳＦＥＴ２の二次降伏電圧Ｖ_{ＳＢ（ＭＯＳ）}を上回ることがなく、ＭＯＳＦＥＴ２をＥＳＤ等のサージによる破壊から確実に保護することができる。

このように構成することにより、サージ吸収素子のサイズを最適化でき、統合型のインテリジェントスイッチデバイスのチップサイズを縮小することができる。
なお、図２では各経路にツェナーダイオードを配置しているが、サージ電圧が印加されるモードが特定できる場合には、少なくともその端子間にサージ吸収素子を配置すればよく、他の個所への配置は省略できる。サージ吸収素子の配置を省略することによりチップサイズの一層の小型化を図ることができる。
上記の実施の形態および実施例では横型のＭＯＳＦＥＴとサージ吸収素子として縦型のツェナーダイオードを例に説明をしたがこれに限るものではく、上記の条件１〜条件５を充足する素子を採用することができる。

横型ＭＯＳＦＥＴとツェナーダイオードＩ−Ｖ特性を示す図である。 本発明の実施例の構成を示す断面図である。 従来の統合型のインテリジェントスイッチデバイスの構成を示す断面図である。 ６０Ｖ定格の横型ＭＯＳＦＥＴ、縦型ＭＯＳＦＥＴ、縦型ツェナーダイオードおよび高ＥＳＤ耐量を備えた横型ＭＯＳＦＥＴについて、素子面積に対するＥＳＤ耐量の実験結果を示す特性図である。

１ ＩＣ
２ ＭＯＳＦＥＴ
３ 入力端子
４ 出力端子
５ 電源端子
６ ツェナーダイオード
１１ 高濃度ｎ層（半導体基板）
１２ 低濃度ｎ層（半導体基板）
１３ 裏面電極（カソード電極）
２０ サージ吸収素子（縦型ダイオード）
２１，３１ ｐウェル
２２，２４ ｎ型高濃度層
２３ ｎベース
２５ ドレイン電極
２６ ゲート電極
２７ ソース電極
３２ ｐ型高濃度層
３３ アノード電極
３５，３６ 配線

Claims (1)

1. 第１導電型の半導体基板のおもて面側に、第２導電型の第１の領域と、該第２導電型の第１の領域内に第１導電型の第１の領域と第２の領域を形成して横型のトランジスタを構成し、
   同一の半導体基板のおもて面側に、前記第２導電型の第１の領域とは離間してかつ面積が小さな第２導電型の第２の領域と、該第２導電型の第２の領域内に、第２導電型の第２の領域より高濃度の第２導電型の第３の領域を形成して縦型のダイオードを構成し、
   前記第２導電型の第３の領域と前記第１導電型の第１の領域とを接続するとともに、前記半導体基板の裏面と前記第１導電型の第２の領域とを接続することで、前記縦型のダイオードを前記横型のトランジスタのサージ吸収素子とし、
   前記横型のトランジスタの降伏動作時の抵抗より前記サージ吸収素子の降伏動作時の抵抗が小さく、かつ、前記トランジスタの二次降伏電流より前記サージ吸収素子の二次降伏電流が大きいことを特徴とする半導体装置。
   

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