CN110634878B - 一种闪存及其制备方法 - Google Patents
一种闪存及其制备方法 Download PDFInfo
- Publication number
- CN110634878B CN110634878B CN201910919833.0A CN201910919833A CN110634878B CN 110634878 B CN110634878 B CN 110634878B CN 201910919833 A CN201910919833 A CN 201910919833A CN 110634878 B CN110634878 B CN 110634878B
- Authority
- CN
- China
- Prior art keywords
- word line
- region
- layer
- ions
- resistance polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 58
- 238000002360 preparation method Methods 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 115
- 229920005591 polysilicon Polymers 0.000 claims abstract description 103
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 51
- 238000005468 ion implantation Methods 0.000 claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 148
- 238000000034 method Methods 0.000 claims description 34
- 150000002500 ions Chemical class 0.000 claims description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims description 28
- -1 boron ions Chemical class 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 238000010168 coupling process Methods 0.000 claims description 12
- 238000005859 coupling reaction Methods 0.000 claims description 12
- 238000007667 floating Methods 0.000 claims description 12
- 230000008878 coupling Effects 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 7
- 239000011241 protective layer Substances 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 229910015900 BF3 Inorganic materials 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 5
- 229910052733 gallium Inorganic materials 0.000 claims description 5
- 229910001449 indium ion Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 229910001439 antimony ion Inorganic materials 0.000 claims description 2
- 230000008569 process Effects 0.000 description 15
- 238000013461 design Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供了一种闪存及其制造方法,所述闪存的制造方法包括以下步骤:提供一半导体衬底,半导体衬底包括相邻的单元区和高电阻多晶硅区,在单元区和高电阻多晶硅区的半导体衬底上均形成有字线结构;对字线结构进行P型离子注入;形成图形化的掩模层,掩模层覆盖了高电阻多晶硅区,并暴露出单元区的字线结构;以图形化的掩模层为掩模,对单元区的字线结构进行N型离子注入,并清除掩模层,以形成闪存。本发明通过在高电阻多晶硅区形成字线结构,使得无需增加掩模板的情况下,可以利用现有的掩模板制备的电阻多晶硅,其降低了生产成本;还通过上述步骤在高电阻多晶硅区形成了表面电阻高,温度系数低的字线结构。
Description
技术领域
本发明涉及半导体制造领域,特别涉及一种闪存及其制备方法。
背景技术
闪存以其便捷,存储密度高,可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来,随着技术的发展和各类电子产品对存储的需求,闪存被广泛用于手机,笔记本,掌上电脑和U盘等移动和通讯设备中。闪存为一种非易失性存储器,其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的,使存储在存储器中的数据不会因电源中断而消失,而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存己经占据了非挥发性半导体存储器的大部分市场份额,成为发展最快的非挥发性半导体存储器。
一般而言,位于闪存高电阻区的多晶硅栅极存在多晶硅栅极表面的电阻低,温度系数高等问题,其无法满足闪存***电路的设计需求。
发明内容
本发明的目的在于提供一种闪存及其制备方法,以提高高电阻多晶硅区的字线结构表面的电阻,并降低其温度系数,以满足闪存***电路的设计需求。
为解决上述技术问题,本发明提供一种闪存的制备方法,包括以下步骤:
提供一半导体衬底,所述半导体衬底包括相邻的单元区和高电阻多晶硅区,在所述单元区和高电阻多晶硅区的半导体衬底上均形成有字线结构;
对所述单元区和高电阻多晶硅区的字线结构进行P型离子注入;
在所述单元区和高电阻多晶硅区形成图形化的掩模层,所述掩模层覆盖了所述高电阻多晶硅区,并暴露出所述单元区的字线结构;以及
以图形化的所述掩模层为掩模,对所述单元区的字线结构进行N型离子注入,并清除所述掩模层,以形成闪存。
可选的,所述字线结构包括依次形成于所述半导体衬底上的耦合氧化层、浮栅、控制栅、字线、保护层和第一氧化层,所述字线嵌设在所述浮栅和控制栅中,所述保护层包裹所述字线,且所述保护层位于所述控制栅上,所述第一氧化层覆盖了所述字线的上表面。
进一步的,所述P型离子注入中的离子为P型掺杂离子,所述P型掺杂离子包括硼离子、氟化硼离子、镓离子和铟离子中的至少一种。
进一步的,所述P型离子注入的剂量为5*1013/cm2-1.5*1014/cm2,所述P型离子注入时的入射角度为与所述衬底的表面的夹角为89°-91°,能量为5KeV-15KeV。
进一步的,对所述单元区和高电阻多晶硅区的字线结构进行P型离子注入,与在所述单元区和高电阻多晶硅区形成图形化的掩模层,所述掩模层覆盖了所述高电阻多晶硅区,并暴露出所述单元区的字线结构之间还包括:
在所述第一氧化层上依次形成第一氮化层、第二氧化层和图形化的第一光刻胶层,其中,图形化的所述第一光刻胶层覆盖了所述单元区的字线结构,并在所述高电阻多晶硅区的字线结构上方具有第一开口;
以图形化的所述第一光刻胶层为掩模,刻蚀所述第一开口处的第一氮化层和第二氧化层,并暴露出所述开口处下方的第一氧化层,以形成逻辑阱;以及
清除剩余的所述第一光刻胶层、第二氧化层和第一氮化层。
进一步的,在所述单元区和高电阻多晶硅区形成图形化的掩模层,所述掩模层覆盖了所述高电阻多晶硅区,并暴露出所述单元区的字线结构包括以下步骤:
在所述高电阻多晶硅区的字线结构上形成多晶硅层和图形化的第二光刻胶层,所述第二光刻胶层覆盖了所述高电阻多晶硅区,并在所述单元区的字线结构上方具有第二开口;以及
以图形化的所述第二光刻胶层为掩模,刻蚀所述第二开口处的多晶硅层,并刻蚀停止在所述第一氧化层上,以形成图形化的多晶硅层。
进一步的,所述N型离子注入中注入的离子为N型掺杂离子,所述N型掺杂离子包括磷离子、砷离子和锑离子中的至少一种。
进一步的,所述N型离子注入的剂量为1*1015/cm2-10*1015/cm2,所述N型离子注入时的入射角度为与所述衬底的表面的夹角为89°-91°,能量为15KeV-30KeV。
本发明还提供了一种闪存,包括半导体衬底,所述半导体衬底包括单元区和高电阻多晶硅区,在所述单元区形成有具有N型重掺杂的字线结构,在所述高电阻多晶硅区形成有具有P型轻掺杂的字线结构。
可选的,所述P型轻掺杂的离子包括硼离子、氟化硼离子、镓离子和铟离子中的至少一种。
与现有技术相比存在以下有益效果:
本发明提供了一种闪存及其制造方法,所述闪存的制造方法包括以下步骤:提供一半导体衬底,所述半导体衬底包括相邻的单元区和高电阻多晶硅区,在所述单元区和高电阻多晶硅区的半导体衬底上均形成有字线结构;对所述单元区和高电阻多晶硅区的字线结构进行P型离子注入;在所述单元区和高电阻多晶硅区形成图形化的掩模层,所述掩模层覆盖了所述高电阻多晶硅区,并暴露出所述单元区的字线结构;以及以图形化的所述掩模层为掩模,对所述单元区的字线结构进行N型离子注入,并清除所述掩模层,以形成闪存。本发明通过在高电阻多晶硅区形成字线结构,使得无需增加掩模板的情况下,可以利用现有的掩模板制备高电阻多晶硅区的电阻多晶硅,其降低了生产成本。同时,还通过上述步骤在在高电阻多晶硅区形成了表面电阻高,温度系数低的字线结构,从而满足了闪存的***电路的设计需求。
附图说明
图1为一种典型的闪存的结构示意图;
图2为本发明一实施例的闪存的制备方法的流程示意图;
图3a-3e本发明一实施例的闪存在各步骤中的结构示意图;
附图标记说明:
图1中:
I-单元区;II-逻辑区;
10-半导体衬底;11-耦合氧化层;12-浮栅;13-控制栅;14-字线;20-高电阻多晶硅栅极;
图3a-3e中:
I-单元区;II-高电阻多晶硅区;
100-半导体衬底;110、120-字线结构;111-耦合氧化层;112-浮栅;113-控制栅;114-字线;115-保护层;116-第一氧化层;
210-第一氮化层;220-第二氧化层;230-第一光刻胶层;
300-掩模层;310-多晶硅层;320-第二光刻胶层。
具体实施方式
图1为一种典型的闪存的结构示意图。如图1所示,现有技术中一种典型的闪存的制造过程包括:
步骤S11:提供一半导体衬底10,所述半导体衬底10包括单元区I和高电阻多晶硅区II,在所述单元区I中,在所述半导体衬底10上形成有字线结构,在所述高电阻多晶硅区II中,在所述半导体衬底10上形成有高电阻多晶硅栅极20;其中,所述字线结构包括依次形成于所述半导体衬底10上的耦合氧化层11、浮栅12、控制栅13和字线14,所述字线14嵌设在所述浮栅12和控制栅13中,所述字线14位于所述耦合氧化层11上,所述耦合氧化层11还形成于所述高电阻多晶硅栅极20与所述半导体衬底10之间;并通过CMP(化学机械平坦化或化学机械抛光)工艺对所述字线14表面进行平坦化处理。
步骤S12:对所述字线14进行N型离子注入,注入剂量为1*1015/cm2-10*1015/cm2,注入角度为xx,能量为15KeV-30KeV,以形成闪存。
发明人研究发现,在步骤S11中,逻辑区中半导体衬底上形成的结构(高电阻多晶硅栅极)与单元区中半导体衬底上形成的字线结构不同,使得二者所使用的掩模板不同,造成工艺成本较高。另外,根据上述工艺制备得到的闪存的高电阻多晶硅栅极表面电阻低,温度系数高,其无法满足闪存***电路的设计需求。
基于上述研究,本发明提供了一种闪存及其制造方法,所述闪存的制造方法包括以下步骤:提供一半导体衬底,所述半导体衬底包括相邻的单元区和高电阻多晶硅区,在所述单元区和高电阻多晶硅区的半导体衬底上均形成有字线结构;对所述单元区和高电阻多晶硅区的字线结构进行P型离子注入;在所述单元区和高电阻多晶硅区形成图形化的掩模层,所述掩模层覆盖了所述高电阻多晶硅区,并暴露出所述单元区的字线结构;以及以图形化的所述掩模层为掩模,对所述单元区的字线结构进行N型离子注入,并清除所述掩模层,以形成闪存。本发明通过在高电阻多晶硅区形成字线结构,使得无需增加掩模板的情况下,可以利用现有的掩模板制备高电阻多晶硅区的电阻多晶硅,其降低了生产成本。同时,还通过上述步骤在高电阻多晶硅区形成了表面电阻高,温度系数低的字线结构,从而满足了闪存的***电路的设计需求。
以下将对本发明的一种闪存及其制备方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述,其中表示了本发明的优选实施例,应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此,下列描述应当被理解为对于本领域技术人员的广泛知道,而并不作为对本发明的限制。
为了清楚,不描述实际实施例的全部特征。在下列描述中,不详细描述公知的功能和结构,因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中,必须做出大量实施细节以实现开发者的特定目标,例如按照有关***或有关商业的限制,由一个实施例改变为另一个实施例。另外,应当认为这种开发工作可能是复杂和耗费时间的,但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂,下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是,附图均采用非常简化的形式且均使用非精准的比率,仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本实施例的闪存的制备方法的流程示意图。如图2所示,本实施例提供了一种闪存的制备方法,包括以下步骤:
步骤S21:提供一半导体衬底,所述半导体衬底包括相邻的单元区和高电阻多晶硅区,在所述单元区和高电阻多晶硅区的半导体衬底上均形成有字线结构;
步骤S22:对所述单元区和高电阻多晶硅区的字线结构进行P型离子注入;
步骤S23:在所述单元区和高电阻多晶硅区形成图形化的掩模层,所述掩模层覆盖了所述高电阻多晶硅区,并暴露出所述单元区的字线结构;以及
步骤S24:以图形化的所述掩模层为掩模,对所述单元区的字线结构进行N型离子注入,并清除所述掩模层,以形成闪存。
下面结合图2-3e对本实施例所公开的一种分栅快闪存储器的制备方法进行更详细的介绍。
如图3a所示,首先执行步骤S21,提供一半导体衬底100,所述半导体衬底100包括相邻的单元区I和高电阻多晶硅(High resistance,HR)区II,在所述单元区I和HR区II的半导体衬底100上形成有字线结构110、120,其中,所述字线结构110位于所述单元区I,所述字线结构120位于所述HR区II。可知,本实施例中位于所述HR区形成了和单元区I结构相同的字线结构来替代现有的高电阻多晶硅栅极,使得单元区I和HR区II中的结构不仅可以同时形成,还节省了专门形成HR区II高电阻多晶硅栅极的掩模板,降低了生产成本。
需要说明的是,为了便于理解,本实施例中仅示出了所述单元区I中的一个字线结构110,以及HR区II中的一个字线结构120,但是实际上在单元区I中的字线结构110,以及HR区II中的字线结构120均不只一个。
具体的,首先,提供一半导体衬底100,所述半导体衬底100可为后续工艺提供操作平台,其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材,可以是裸片,也可以是经过外延生长工艺处理后的晶圆,详细的,所述半导体衬底100例如是绝缘体上硅(silicon-on-insulator,SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。所述字线结构110、120例如是包括形成于所述半导体衬底100上的耦合氧化层111,浮栅112,控制栅113,嵌设在所述浮栅112和控制栅113中的字线114,以及包裹所述字线114的保护层115,所述保护层115位于所述控制栅113上,所述保护层115的材料例如是氧化物,其包裹了所述字线114的侧壁。所述耦合氧化层111的材料包括但不限于二氧化硅,优选的为二氧化硅,有利于增加层与层之间的界面粘附性,所述耦合氧化层111用于隔离所述半导体衬底100和浮栅112,其厚度可以根据具体的工艺需求进行变换,所述浮栅112能够俘获或失去电子,从而能够使最终形成的闪存具有存储以及擦除的功能,其厚度可以根据工艺需求而定。
接着,在所述单元区I和高电阻多晶硅区II的所述字线结构110、120上还形成了第一氧化层116,具体的例如是采用化学气相沉积工艺或物理气相沉积工艺等在所述单元区I和高电阻多晶硅区II的所述字线结构110、120上形成第一氧化层116,所述第一氧化层116覆盖了所述字线114的上表面;再采用CMP工艺对所述第一氧化层116进行平坦化处理。其中,所述第一氧化层116有利于防止后续离子注入工艺对所述字线114的损伤。所述第一氧化层116的材料例如是采用氧化硅,所述第一氧化层116的厚度例如是
如图3b所示,接着执行步骤S22,对所述单元区I和高电阻多晶硅区II的字线结构110、120进行P型离子注入,以在高电阻多晶硅区形成了表面电阻高,温度系数低的字线结构,从而满足了闪存的***电路的设计需求。
具体的,在所述单元区I和高电阻多晶硅区II,从所述第一氧化层116上方对所述字线结构110、120进行P型离子注入。
在本步骤中,所述P型离子注入中的离子为P型掺杂离子(即导电类型为P型的离子),所述P型掺杂离子包括硼(B)离子、氟化硼(BF2 +)离子、镓(Ga)离子和铟(In)离子中的至少一种,具体例如是硼离子。所述P型离子注入的剂量为5*1013/cm2-1.5*1014/cm2,所述P型离子注入时的入射角度为与所述衬底的表面的夹角为89°-91°,能量为5KeV-15KeV。
如图3c所示,接着,在所述第一氧化层116上依次形成第一氮化层210、第二氧化层220和图形化的第一光刻胶层230,例如是采用化学气相沉积工艺在所述第一氧化层116上依次形成第一氮化层210和第二氧化层220,所述第一氮化层210的材料例如是氮化硅,所述第一氮化层210的厚度例如是所述第二氧化层220的材料例如是氧化硅,所述第二氧化层220的厚度例如是图形化的所述第一光刻胶层230覆盖了所述单元区I的字线结构110,并在所述高电阻多晶硅区II的字线结构120上方具有第一开口,其中,图形化的所述第一光刻胶层230的厚度例如是
接着,以图形化的所述第一光刻胶层230为掩模,刻蚀所述第一开口处的第一氮化层210和第二氧化层220,并暴露出所述开口处下方的第一氧化层116,以形成逻辑阱。此处,采用了现有工艺进行制备,因此,无需详细说明。在形成逻辑阱时仅在高电阻多晶硅区II进行了相关的工艺,因此减低了该工艺对单元区I的字线结构的影响。
接着,清除了剩余的所述第一光刻胶层230、第二氧化层220和第一氮化层210。
如图3d所示,接着执行步骤S23,在所述单元区I和高电阻多晶硅区II形成图形化的掩模层300,所述掩模层300覆盖了所述高电阻多晶硅区II,并暴露出所述单元区I的字线结构110。其中,所述掩模层300包括图形化的第二光刻胶层320和图形化的多晶硅层310。
本步骤具体包括:
如图3d所示,首先,在所述高电阻多晶硅区II的字线结构120上形成多晶硅层310和图形化的第二光刻胶层320,所述第二光刻胶层320覆盖了所述高电阻多晶硅区II,并在所述单元区I的字线结构110上方具有第二开口。
接着,以图形化的所述第二光刻胶层320为掩模,刻蚀所述第二开口处的多晶硅层310,并刻蚀停止在所述第一氧化层116上,以形成图形化的多晶硅层310。其中,所述多晶硅层310的厚度例如是图形化的所述第二光刻胶层320的厚度例如是
如图3e所示,接着执行步骤S24,以图形化的所述掩模层300为掩模,对所述单元区I的字线结构110进行N型离子注入,并清除所述掩模层300,以形成闪存。本步骤的N型离子注入的对象为单元区I的字线结构110,而非现有技术中的电阻多晶硅区II的多晶硅栅极,其有利于降低温度系数。
具体的,首先,以图形化的所述第二光刻胶层320和图形化的所述多晶硅层310为掩模,对所述单元区I的字线结构110进行N型离子注入。
在本步骤中,所述N型离子注入中注入的离子为N型掺杂离子(即导电类型为N型的离子),所述N型掺杂离子例如包括磷(P)离子、砷(As)离子和锑(Sb)离子中的至少一种,具体例如是磷(P)离子。本步骤可以形成具有N型重掺杂的多晶硅栅极的字线。所述N型离子注入的剂量为1*1015/cm2-10*1015/cm2,所述N型离子注入时的入射角度为与所述衬底的表面的夹角为89°-91°,能量为15KeV-30KeV。
接着,去除位于所述高电阻多晶硅区II的第二光刻胶层320和多晶硅层310。
接着,在所述高电阻多晶硅区II的所述字线结构120的侧壁上形成侧墙,以形成闪存。
请继续参阅图3e,本发明还提供一种闪存,所述闪存包括:半导体衬底100,所述半导体衬底100包括单元区I和高电阻多晶硅区II,在所述单元区I形成有字线结构110,在所述字线结构110具有N型重掺杂;在所述高电阻多晶硅区II形成有字线结构120,在所述字线结构120侧壁上形成有侧墙,所述字线结构120具有P型轻掺杂,该结构的高电阻多晶硅区表面电阻高,温度系数低的字线结构,从而满足了闪存的***电路的设计需求。
综上,本发明提供了一种闪存及其制造方法,所述闪存的制造方法包括以下步骤:提供一半导体衬底,所述半导体衬底包括相邻的单元区和高电阻多晶硅区,在所述单元区和高电阻多晶硅区的半导体衬底上均形成有字线结构;对所述单元区和高电阻多晶硅区的字线结构进行P型离子注入;在所述单元区和高电阻多晶硅区形成图形化的掩模层,所述掩模层覆盖了所述高电阻多晶硅区,并暴露出所述单元区的字线结构;以及以图形化的所述掩模层为掩模,对所述单元区的字线结构进行N型离子注入,并清除所述掩模层,以形成闪存。本发明通过在高电阻多晶硅区形成字线结构,使得无需增加掩模板的情况下,可以利用现有的掩模板制备高电阻多晶硅区的电阻多晶硅,其降低了生产成本。同时,还通过上述步骤在高电阻多晶硅区形成了表面电阻高,温度系数低的字线结构,从而满足了闪存的***电路的设计需求。
此外,需要说明的是,除非特别说明或者指出,否则说明书中的术语“第一”、“第二”的描述仅仅用于区分说明书中的各个组件、元素、步骤等,而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (9)
1.一种闪存的制备方法,其特征在于,包括以下步骤:
提供一半导体衬底,所述半导体衬底包括相邻的单元区和高电阻多晶硅区,在所述单元区和高电阻多晶硅区的半导体衬底上同时形成相同的字线结构;
对所述单元区和高电阻多晶硅区的字线结构进行P型离子注入;
在所述单元区和高电阻多晶硅区形成图形化的掩模层,所述掩模层覆盖了所述高电阻多晶硅区,并暴露出所述单元区的字线结构;以及
以图形化的所述掩模层为掩模,对所述单元区的字线结构进行N型离子注入,并清除所述掩模层,以形成闪存;
其中,所述字线结构包括依次形成于所述半导体衬底上的耦合氧化层、浮栅、控制栅、字线、保护层和第一氧化层,所述字线嵌设在所述浮栅和控制栅中,所述保护层包裹所述字线,且所述保护层位于所述控制栅上,所述第一氧化层覆盖了所述字线的上表面。
2.如权利要求1所述制备方法,其特征在于,所述P型离子注入中的离子为P型掺杂离子,所述P型掺杂离子包括硼离子、氟化硼离子、镓离子和铟离子中的至少一种。
3.如权利要求2所述制备方法,其特征在于,所述P型离子注入的剂量为5*1013/cm2-1.5*1014/cm2,所述P型离子注入时的入射角度为与所述衬底的表面的夹角为89°-91°,能量为5KeV-15KeV。
4.如权利要求3所述制备方法,其特征在于,对所述单元区和高电阻多晶硅区的字线结构进行P型离子注入,与在所述单元区和高电阻多晶硅区形成图形化的掩模层,所述掩模层覆盖了所述高电阻多晶硅区,并暴露出所述单元区的字线结构之间还包括:
在所述第一氧化层上依次形成第一氮化层、第二氧化层和图形化的第一光刻胶层,其中,图形化的所述第一光刻胶层覆盖了所述单元区的字线结构,并在所述高电阻多晶硅区的字线结构上方具有第一开口;
以图形化的所述第一光刻胶层为掩模,刻蚀所述第一开口处的第一氮化层和第二氧化层,并暴露出所述开口处下方的第一氧化层,以形成逻辑阱;以及
清除剩余的所述第一光刻胶层、第二氧化层和第一氮化层。
5.如权利要求4中所述制备方法,其特征在于,在所述单元区和高电阻多晶硅区形成图形化的掩模层,所述掩模层覆盖了所述高电阻多晶硅区,并暴露出所述单元区的字线结构包括以下步骤:
在所述高电阻多晶硅区的字线结构上形成多晶硅层和图形化的第二光刻胶层,所述第二光刻胶层覆盖了所述高电阻多晶硅区,并在所述单元区的字线结构上方具有第二开口;以及
以图形化的所述第二光刻胶层为掩模,刻蚀所述第二开口处的多晶硅层,并刻蚀停止在所述第一氧化层上,以形成图形化的多晶硅层。
6.如权利要求5中所述制备方法,其特征在于,所述N型离子注入中注入的离子为N型掺杂离子,所述N型掺杂离子包括磷离子、砷离子和锑离子中的至少一种。
7.如权利要求6中所述制备方法,其特征在于,所述N型离子注入的剂量为1*1015/cm2-10*1015/cm2,所述N型离子注入时的入射角度为与所述衬底的表面的夹角为89°-91°,能量为15KeV-30KeV。
8.一种闪存,由权利要求1 ~ 7 中任一项所述的制备方法制备而成,其特征在于,包括半导体衬底,所述半导体衬底包括单元区和高电阻多晶硅区,在所述单元区形成有具有N型重掺杂的字线结构,在所述高电阻多晶硅区形成有具有P型轻掺杂的字线结构。
9.如权利要求8所述的闪存,其特征在于,所述P型轻掺杂的离子包括硼离子、氟化硼离子、镓离子和铟离子中的至少一种。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910919833.0A CN110634878B (zh) | 2019-09-26 | 2019-09-26 | 一种闪存及其制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910919833.0A CN110634878B (zh) | 2019-09-26 | 2019-09-26 | 一种闪存及其制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110634878A CN110634878A (zh) | 2019-12-31 |
CN110634878B true CN110634878B (zh) | 2021-09-17 |
Family
ID=68974358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910919833.0A Active CN110634878B (zh) | 2019-09-26 | 2019-09-26 | 一种闪存及其制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110634878B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111370414B (zh) * | 2020-04-16 | 2022-11-04 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器及其制备方法 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000040806A (ja) * | 1998-07-11 | 2000-02-08 | Samsung Electronics Co Ltd | Nor型フラッシュメモリ装置の製造方法 |
KR20010037864A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자 제조방법 |
CN1697186A (zh) * | 2004-05-13 | 2005-11-16 | 株式会社东芝 | 半导体器件及其制造方法 |
CN1728388A (zh) * | 2004-07-28 | 2006-02-01 | 松下电器产业株式会社 | 半导体存储装置及其制造方法 |
CN101728324A (zh) * | 2008-11-03 | 2010-06-09 | 海力士半导体有限公司 | 形成半导体器件的图案的方法 |
CN103178019A (zh) * | 2011-12-20 | 2013-06-26 | 华邦电子股份有限公司 | 嵌入式闪存的字线的制造方法 |
US8487383B2 (en) * | 2009-12-15 | 2013-07-16 | Samsung Electronics Co., Ltd. | Flash memory device having triple well structure |
CN103219288A (zh) * | 2013-03-22 | 2013-07-24 | 上海宏力半导体制造有限公司 | 半导体器件及其形成方法 |
CN106158873A (zh) * | 2014-12-17 | 2016-11-23 | 台湾积体电路制造股份有限公司 | 具有低功率逻辑器件的分栅式闪存单元器件的形成方法 |
CN110164865A (zh) * | 2019-05-23 | 2019-08-23 | 上海华虹宏力半导体制造有限公司 | 一种嵌入式闪存的制作方法 |
-
2019
- 2019-09-26 CN CN201910919833.0A patent/CN110634878B/zh active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000040806A (ja) * | 1998-07-11 | 2000-02-08 | Samsung Electronics Co Ltd | Nor型フラッシュメモリ装置の製造方法 |
KR20010037864A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자 제조방법 |
CN1697186A (zh) * | 2004-05-13 | 2005-11-16 | 株式会社东芝 | 半导体器件及其制造方法 |
CN1728388A (zh) * | 2004-07-28 | 2006-02-01 | 松下电器产业株式会社 | 半导体存储装置及其制造方法 |
CN101728324A (zh) * | 2008-11-03 | 2010-06-09 | 海力士半导体有限公司 | 形成半导体器件的图案的方法 |
US8487383B2 (en) * | 2009-12-15 | 2013-07-16 | Samsung Electronics Co., Ltd. | Flash memory device having triple well structure |
CN103178019A (zh) * | 2011-12-20 | 2013-06-26 | 华邦电子股份有限公司 | 嵌入式闪存的字线的制造方法 |
CN103219288A (zh) * | 2013-03-22 | 2013-07-24 | 上海宏力半导体制造有限公司 | 半导体器件及其形成方法 |
CN106158873A (zh) * | 2014-12-17 | 2016-11-23 | 台湾积体电路制造股份有限公司 | 具有低功率逻辑器件的分栅式闪存单元器件的形成方法 |
CN110164865A (zh) * | 2019-05-23 | 2019-08-23 | 上海华虹宏力半导体制造有限公司 | 一种嵌入式闪存的制作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN110634878A (zh) | 2019-12-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11949022B2 (en) | Three dimensional memory | |
US7160780B2 (en) | Method of manufacturing a fin field effect transistor | |
US20150333148A1 (en) | Semiconductor devices and methods of manufacturing the same | |
US9281361B2 (en) | Semiconductor devices and methods of fabricating the same | |
US10002788B2 (en) | Methods of fabricating semiconductor devices | |
US8258517B2 (en) | Semiconductor device having driving transistors | |
KR20170099209A (ko) | 반도체 장치 및 그 제조 방법 | |
CN110634878B (zh) | 一种闪存及其制备方法 | |
CN104681494A (zh) | 一种半导体存储器件及其制备方法 | |
TW201947742A (zh) | 記憶體裝置的形成方法 | |
EP1782460A1 (en) | Floating gate memory cell | |
US10879250B2 (en) | Semiconductor structure for memory device and method for forming the same | |
US9236497B2 (en) | Methods for fabricating semiconductor device | |
JP2002141425A (ja) | フラッシュ・メモリセル性能を改良するための側壁プロセス | |
CN105789212A (zh) | 一种闪存存储单元及制作方法 | |
CN104952806A (zh) | 存储元件及其制造方法 | |
CN105789133A (zh) | 一种闪存存储单元及制作方法 | |
US9443732B1 (en) | Method of fabricating semiconductor device | |
US20090020801A1 (en) | Two-bit flash memory cell structure and method of making the same | |
CN107123651B (zh) | 非易失性存储器的制造方法及非易失性存储器 | |
CN105789277A (zh) | 一种闪存存储器的浮栅结构及制作方法 | |
CN107919359B (zh) | 一种半导体器件及其制造方法和电子装置 | |
CN112397518B (zh) | 半导体结构及其制备方法 | |
CN104752358A (zh) | 闪存器件及其形成方法 | |
US20240179902A1 (en) | Memory device and fabrication method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |