JP4832034B2

JP4832034B2 - Ｍｏｓイメージセンサ

Info

Publication number: JP4832034B2
Application number: JP2005267153A
Authority: JP
Inventors: 誠雫石
Original assignee: Fujifilm Corp
Current assignee: Fujifilm Corp
Priority date: 2005-09-14
Filing date: 2005-09-14
Publication date: 2011-12-07
Anticipated expiration: 2025-09-14
Also published as: JP2007081140A

Description

本発明はＭＯＳイメージセンサに係り、特に、高品質の画像を撮像できるＭＯＳイメージセンサに関する。

図１５（ａ）は、複数のフォトダイオード（光電変換素子）が半導体基板表面の受光面（Image Area）上に正方格子配列されたＣＭＯＳイメージセンサの表面模式図であり、図１５（ｂ）は、その回路図である。図示するＣＭＯＳイメージセンサ１は、受光面２上に多数の単位画素３が配列形成されており、受光面２の脇に制御パルス生成回路４と垂直走査回路５が、受光面２の下辺部に雑音抑制回路６と水平走査回路７が形成されている。

図１５（ａ）の各単位画素３の上に付したＲ，Ｇ，Ｂは、各単位画素を構成するフォトダイオード上に積層された赤色フィルタ（Ｒ），緑色フィルタ（Ｇ），青色フィルタ（Ｂ）を示している。

単位画素３は、フォトダイオード３ａ（図１５（ｂ）参照）と、このフォトダイオード３ａによって検出された信号を読み出す信号読出回路（図１５（ｂ）には、公知の４トランジスタ構成の信号読出回路を図示しているが、３トランジスタ構成のものもある。）とにより構成される。

ＣＭＯＳイメージセンサ１の受光面２には、Ｘ方向（水平方向）に延びる配線１０と、Ｙ方向（垂直方向）に延びる配線１１とが敷設され、配線１０が制御パルス生成回路４及び垂直走査回路５に、配線１１が雑音抑制回路６及び水平走査回路７，電源に接続される。

これらの、受光面２上にＸ方向またはＹ方向に渡って敷設された配線１０，１１を、例えば信号読出回路の内部配線や、制御パルス生成回路４，垂直走査回路５，雑音抑制回路６，水平走査回路７内の内部配線と区別するため、「グローバル配線」と呼ぶことにする。グローバル配線としては、行選択線，行リセット線，電源線，出力信号線があり、アルミや銅等の金属で形成されるのが一般的である。

斯かる従来のＣＭＯＳイメージセンサ１は、専用の製造プロセスを使用するＣＣＤイメージセンサと異なり、汎用のＣＭＯＳプロセス（ＤＲＡＭプロセス等）を使用して製造できるため、ＣＣＤイメージセンサに比較して製造コストが安価になると言われている。

これは、ＣＭＯＳイメージセンサ１が、他のＣＭＯＳ−ＬＳＩと同様にして製造されるＭＯＳトランジスタの一部（ＰＮ接合）をフォトダイオード３ａとして用い、このフォトダイオード３から信号を読み出す信号読出回路も、複数のＭＯＳトランジスタの組み合わせの構造になるためである。

また、各フォトダイオード３ａの中から信号読出対象とするフォトダイオードを選択する必要があるが、この選択は、ＤＲＡＭなどのメモリ素子の選択と同様に、各フォトダイオードの信号読出回路に接続されるグローバル配線１０によって可能となる。

図１６（ａ）は、ＣＭＯＳイメージセンサの１単位画素分の概略斜視図であり、図１６（ｂ）は、その断面模式図である。各単位画素毎に、外部から可視光線１５が画素対応のマイクロレンズ（トップレンズ）１６，カラーフィルタ層１７等を通して入射し、その光がフォトダイオード３ａに到達する。

このとき、グローバル配線１０，１１が入射光の一部を妨げ、グローバル配線１０，１１間あるいはフォトダイオード３ａ以外の信号読出回路１８（図１６（ａ）参照）等を遮光するための金属薄膜（遮光膜：通常はアルミ薄膜）１９との間において入射光の一部が多重反射し、この多重反射光２０が隣接するフォトダイオード３ａに漏れ込むと、撮像画像の画質を劣化させてしまうという問題が生じる。

半導体基板上に形成されたフォトダイオード３ａは、素子分離領域２１によって、信号選択，信号増幅を行う信号読出回路を構成するＭＯＳトランジスタと分離される。ＣＭＯＳプロセスでは、ＭＯＳトランジスタを構成するゲート電極２２が素子分離領域２１間に形成され、その上に平坦化保護膜２３が形成され、その後に最初の配線層がアルミなどの金属膜で形成される。

この最初の配線層が、仮にＸ方向のグローバル配線１０とすると、Ｙ方向のグローバル配線１１がグローバル配線１０と交差しかつ電気的に互いにショートしないように、Ｘ方向のグローバル配線１０の上に更に平坦化した絶縁膜を形成し、その上にＹ方向のグローバル配線１１を形成する必要がある。

通常、さらにその上に平坦化膜を形成して遮光膜１９を積層し、更にその上に平坦化膜を積層してカラーフィルタ層１７を積層する。この様に、ＣＭＯＳプロセスにおいては、グローバル配線は、一般的に多層構造で形成される。

グローバル配線に使用する材料として、従来は、集積回路（ＩＣ）の高速動作を保証するために、Ａｌ（アルミニウム）などの低抵抗金属材料が使用されるが、アルミニウムは表面反射率が高く、上述の多重反射の問題を回避することが困難である。

イメージセンサには、受光面上にフォトダイオードを正方格子状に配列するイメージセンサの他、例えば下記特許文献１記載の様に、マトリクス状に設けられるフォトダイオードの奇数行のフォトダイオードに対して偶数行のフォトダイオードを１／２ピッチづつずらして配列するものがある。この配列いわゆるハニカム配列は、ＣＣＤイメージセンサでは実現しており、水平方向（Ｘ方向）に隣接するフォトダイオード間に設けられる垂直転送路が垂直方向（Ｙ方向）に蛇行して形成される。

フォトダイオードをハニカム配列したＭＯＳイメージセンサの実現も望まれ、下記特許文献２，３に記載されているものが提案されている。この場合、グローバル配線１０，１１もＣＣＤイメージセンサの蛇行する垂直転送路と同様に、フォトダイオードを避けるように蛇行して形成する必要が生じ、配線長が長くなって配線抵抗が増大するほか、上述した多重反射による画質劣化の問題を解決する必要がある。

特開平１０―１３６３９１号公報特公平５―４４６４２号公報特公平４―３１２３１号公報

ＭＯＳイメージセンサは、フォトダイオードや信号読出回路が形成された半導体基板の上に多層構造の配線層が形成され、その上にカラーフィルタやマイクロレンズ等の光学層が積層される構造になっている。近年の微細加工技術の進展により、イメージセンサの多画素化（高画素化）が進み、１画素の開口寸法は小さくなり隣接画素との距離も短くなる一方であるが、高さ方向の微細化は進まず、各画素において入射光がマイクロレンズに入射してフォトダイオードに至るまでの光路は細長い隘路になってきている。このため、イメージセンサの多画素化と共に、多重反射の影響が無視できなくなってきている。

ＭＯＳイメージセンサのフォトダイオード配列をハニカム配列にする場合、グローバル配線を工夫して入射光の多重反射を防止し高画質画像を撮像できるようにする必要があるが、その一方で、グローバル配線による信号読み出しや電源供給に支障が生じない様にしなければならない。

本発明の目的は、グローバル配線による入射光の多重反射を防止して高画質画像を撮像することが可能なハニカム配列のＭＯＳイメージセンサ及びその製造方法を提供することにある。

本発明のＭＯＳイメージセンサは、半導体基板の表面の受光面に複数の光電変換素子がマトリクス状に形成され、奇数行の前記光電変換素子が偶数行の前記光電変換素子に対して１／２ピッチづつずらして配列されたＭＯＳイメージセンサにおいて、
各光電変換素子対応に設けられた信号読出回路に接続される配線であって前記受光面に渡り前記光電変換素子を避けるように水平方向又は垂直方向に蛇行して形成された水平方向配線及び垂直方向配線を備え、
前記光電変換素子の間に形成された前記水平方向配線及び前記垂直方向配線により分けられる矩形状の前記の各光電変換素子の一辺に沿う領域に前記信号読出回路を構成する出力トランジスタと行選択トランジスタが形成され、前記矩形状の前記一辺に対向する他辺側の隅部分に前記信号読出回路を構成するリセットトランジスタが形成され、
リセット線と行選択線が前記水平方向配線を構成し、電源線と出力信号線とが前記垂直方向配線を構成し、
前記出力トランジスタのゲートが前記光電変換素子に接続されると共に該光電変換素子に前記リセットトランジスタのドレインが接続され、該出力トランジスタのソース及び前記リセットトランジスタのソースが前記電源線に接続され、前記出力トランジスタのドレインにソースが接続された前記行選択トランジスタのドレインが前記出力信号線に接続され、前記リセットトランジスタのゲートが前記リセット線に接続されると共に前記行選択トランジスタのゲートが前記行選択線に接続され、
前記水平方向配線を構成する前記リセット線と前記行選択線とが導電性ポリシリコン膜で形成される
ことを特徴とする。

本発明のＭＯＳイメージセンサは、前記水平方向配線は前記半導体基板に形成された素子分離領域上に形成されることを特徴とする。

本発明のＭＯＳイメージセンサの前記垂直方向配線は金属膜で形成されることを特徴とする。

本発明のＭＯＳイメージセンサの前記水平方向配線と前記垂直方向配線とは平坦化膜を介して交差することを特徴とする。

本発明のＭＯＳイメージセンサは、前記水平方向配線を複数本隣接して形成するとき配線間絶縁を前記導電性ポリシリコン膜の表面に形成した酸化膜で行う構成としたことを特徴とする。

本発明のＭＯＳイメージセンサは、前記光電変換素子を避けるように水平方向または垂直方向に蛇行して形成された複数の前記配線の間が、前記受光面の周辺部に設けられた所要回路に接続される部分で等ピッチに形成されることを特徴とする。

本発明のＭＯＳイメージセンサは、前記導電性ポリシリコンの代わりにシリサイドまたはサリサイドを用いることを特徴とする。

本発明のＭＯＳイメージセンサの製造方法は、第１層の前記導電性ポリシリコン膜を形成し、該導電性ポリシリコン膜を配線形状にパターニングし、配線形状にパターニングされた前記導電性ポリシリコン膜の表面に絶縁膜を形成し、該絶縁膜の上に第２層の導電性ポリシリコン膜を積層し、該第２層の導電性ポリシリコン膜を配線形状にパターニングすることを特徴とする。

本発明のＭＯＳイメージセンサの製造方法は、前記導電性ポリシリコンの代わりにシリサイドまたはサリサイドを用いることを特徴とする。

本発明のデジタルカメラは、前記のいずれかに記載のＭＯＳイメージセンサを搭載したことを特徴とする。

本発明によれば、所定配線を、金属膜より低反射率の導電性ポリシリコン（またはシリサイド，サリサイド）で形成したため、入射光のうちの迷光の多重反射を抑制でき、高画質の画像の撮像が可能となる他、画素（光電変換素子）がいわゆるハニカム配列のため水平方向の隣接２画素を用いて生成した画素信号をその中間位置の情報として補完することにより（ハニカム信号処理と呼ぶ）、水平方向の解像度を高め、人間の視感度に特性を近づけることが可能になる。更に、所定配線を、半導体基板表面に形成された絶縁層の上に直接（平坦化膜を介さずに）形成できるため、半導体基板表面上に積層する部分の厚さを薄くでき、マイクロレンズ（トップレンズ）と受光部との距離を短くできる。

以下、本発明の一実施形態について、図面を参照して説明する。

図１は、本発明の一実施形態に係るデジタルカメラに搭載するハニカム配列のＭＯＳイメージセンサの表面模式図である。図示するＣＭＯＳイメージセンサ３０は、半導体基板３１の受光面３２上に、マトリクス状に多数の単位画素３３が形成されている。本実施形態のＣＭＯＳイメージセンサ３０では、奇数行の単位画素３３に対して偶数行の単位画素３３が１／２ピッチづつずれるように形成されている。半導体基板３１の下辺部には雑音抑制回路３４及び水平走査回路３５が設けられており、半導体基板３１の右辺部には制御パルス生成回路３６及び垂直走査回路３７が設けられている。

各単位画素３３は、フォトダイオード３３ａ（図２参照）と、フォトダイオード３３ａが検出した光信号を読み出す信号読出回路とで構成される。各フォトダイオード３３ａの上にはカラーフィルタが積層されており、図１では、赤色フィルタを「Ｒ」、緑色フィルタを「Ｇ」、青色フィルタを「Ｂ」で示している。

本実施形態では、単位画素３３がいわゆるハニカム配列されている関係で、制御パルス生成回路３６及び垂直走査回路３７に接続される水平方向（Ｘ方向）のグローバル配線４１（図１では１本のみ図示）は、受光面３２上のフォトダイオードを避ける様に水平方向に蛇行して設けられ、同様に、雑音抑制回路３４及び水平走査回路３５に接続される垂直方向（Ｙ方向）のグローバル配線４２（図１では１本のみ図示）も、垂直方向に蛇行して設けられる。

図２は単位画素３３毎にフォトダイオード３３ａ近傍に設けられる信号読出回路の回路図であり、図２（ａ）は公知の３トランジスタ構成の信号読出回路図、図２（ｂ）は公知の４トランジスタ構成の信号読出回路図である。

３トランジスタ構成の場合には、電源Ｖｃｃを供給する電源端子４４ａと、リセットトランジスタ４５にリセット信号を印加するリセット端子４５ａと、出力トランジスタ４６から信号出力を行う出力端子４６ａと、行選択トランジスタ４７の行選択端子４７ａとがある。４トランジスタ構成の場合には、３トランジスタ構成の各端子４４ａ，４５ａ，４６ａ，４７ａの他に、行読出トランジスタ４８の行読出端子４８ａがある。

受光面３２に渡って敷設されるグローバル配線４１，４２は、信号読出回路の各端子４４ａ，４５ａ，４６ａ，４７ａ，４８ａに接続される。従って、図１では、水平方向のグローバル配線４１と垂直方向のグローバル配線４２を夫々１本のみ図示したが、実際には、隣接単位画素３３間に、２本，３本のグローバル配線を敷設することになる。

グローバル配線のうち、電源端子４４ａに接続する電源線は、信号読出回路に安定な電源Ｖｃｃを供給する関係で、低抵抗配線を用いるのが好ましい。また、出力端子４６ａに接続される出力信号線も、アナログの出力信号が通るため低抵抗配線を用いるのが好ましい。

これに対し、各画素内のＭＯＳトランジスタのゲート電極に接続される制御用信号線であって、リセット端子４５ａに接続されるリセット線や、行選択端子４７ａに接続される行選択線（ＲＯＷＳＥＬＥＣＴ）、行読出端子４８ａに接続される行読出線は、単にオンオフ信号（０，１信号）のみが印加され該当トランジスタがオンオフすれば済むため、要求を満たすトランジスタのスイッチング速度が得られる範囲内においてグローバル配線の電気抵抗を設定することができる。

ＤＲＡＭなどでは、メモリ素子からの読出速度がｎｓのオーダのため低抵抗配線が必須であるが、イメージセンサの場合には読出速度がμｓのオーダのため、ＤＲＡＭに比べて高抵抗配線を使用することができる。リセット線や行選択線、行読出線の様なイメージセンサの制御用信号線は、上記ＤＲＡＭの場合に比べ、許容される単位長当たりの比抵抗値のマージンは広く、本実施形態の様に、グローバル配線長が図１５（ａ）のイメージセンサに比較して蛇行した分だけ長くなっても（凡そ√２倍）、問題にならない。

そこで、本実施形態では、制御用信号線を、金属配線ではなく、導電性ポリシリコンで形成し、電源線と出力信号線は、従来と同様に、アルミや銅などの金属薄膜で形成する。

図３（ａ）は、図１に示すＭＯＳイメージセンサの略２画素分の断面模式図であり、図３（ｂ）は図３（ａ）中のIIIB―IIIB線断面模式図である。本実施形態のＭＯＳイメージセンサは、Ｐ型半導体基板５０の表面部にｎ領域５１が形成されることでＰＮ接合（フォトダイオード）３３ａが形成される。このｎ領域５１の表面部に、撮像画面上に表れる所謂「白キズ」を低減するのに有効な表面Ｐ^＋層５２が形成され、最表面に酸化膜５３が形成される。

フォトダイオード３３ａ（５１）と信号読出回路形成領域との境界部分の酸化膜５３が厚く形成されて素子分離領域５４が形成され、信号読出回路形成領域に、ＭＯＳトランジスタのソース５５，ドレイン５６が形成され、酸化膜５３の上にゲート電極５７が設けられる。グローバル配線６０，６１は、グローバル配線６０，６１の電位変動が基板５０に及ばないように、素子分離領域５４上に敷設される。素子分離領域５４の形成方法としては種々あり、ＬＯＣＯＳ，リセスＬＯＣＯＳによる方法、トレンチアイソレーション（ＳＴＩ）、高濃度ボロンイオン注入法等を用いることができる。

本実施形態では、素子分離領域５４の表面に、２本のグローバル配線を構成する導電性ポリシリコン膜６０，６１が積層される。導電性ポリシリコン膜６０，６１の夫々を、例えば３トランジスタ構成（図２（ａ））のリセット線，行選択線として使用する。

酸化膜５３及び素子分離領域５４の上にゲート電極５７，導電性ポリシリコン膜６０，６１が形成され、その上に層間絶縁膜６２が積層されて平坦化され、その上に、アルミなどの金属薄膜によるグローバル配線６３，６４が形成される。金属配線６３，６４の夫々を、例えば３トランジスタ構成の電源線，出力信号線として使用する。

金属配線６３，６４が形成された後は、その上に層間絶縁膜６５が積層されて平坦化され、その上に、金属配線６３，６４や信号読出回路を遮蔽する金属膜による遮光膜６６が積層され、その上に層間絶縁膜６７が積層されて平坦化され、その上にカラーフィルタ層６８が積層され、その上に層間絶縁膜６９が積層され、その上にマイクロレンズ７０が積層される。

本実施形態の構成を、図１６（ｂ）の従来構成に比較すると、ゲート電極２２上に設ける層間絶縁膜２３と金属層１０とが不要となり、その分だけ厚さｈが薄くなっている。

この様に、本実施形態によれば、金属膜より低反射率の導電性ポリシリコン膜をグローバル配線として用いたため、入射光中の迷光７１を多重反射する金属配線の数を減らすことができ、しかも、半導体基板５０上に積層する多層構造部の厚さｈを減らすことができるためカラーフィルタ６８やマイクロレンズ７０を受光部（フォトダイオード）に近接させることができ、マイクロレンズ７０の形成時における焦点制御も容易になる。従って、本実施形態のＭＯＳイメージセンサでは、高画質な画像の撮像が可能となる。

図４（ａ）は、図３に示す低反射率導電性ポリシリコンで形成したグローバル配線６０，６１部分の拡大図である。半導体基板５０の最表面にはゲート酸化膜５３が形成されており、素子分離領域５４は酸化膜厚が厚く形成されている。この素子分離領域５４の上に、グローバル配線６０，６１が、図示する例では２本形成され、その上に、平坦化膜６２が形成される。

図４（ｂ）は、素子分離領域５４上に、３本のグローバル配線５９，６０，６１を形成した例を示す図である。図２（ｂ）で説明した様に、４トランジスタ構成の信号読出回路では、制御用信号線が３本（リセット信号線，行選択信号線，行読出信号線）必要となり、その３本を素子分離領域５４上に形成することになる。本実施形態では導電性ポリシリコンを用いてグローバル配線５９，６０，６１を形成するため、後述する理由により、狭い範囲の素子分離領域５４でもその上に３本のグローバル配線を形成することが可能である。

図５（ａ）は、２層構造の導電性ポリシリコンをＭＯＳイメージセンサに適用した実施例を示す図である。１層目の低反射率導電性ポリシリコン層を形成し、このポリシリコン層をフォトリソ工程により所望形状にパターニングしてグローバル配線６０を形成し、その後、グローバル配線６０の表面を熱酸化して酸化膜（ＳｉＯ_２）を形成し、その上に、２層目の低反射率導電性ポリシリコン層を形成し、このポリシリコン層をフォトリソ工程により所望形状にパターニングしてグローバル配線６１を形成する。

図５（ｂ）は、２層の導電性ポリシリコンにより３本のグローバル配線５９，６０，６１を形成した例を示す図であり、１層目の低反射率導電性ポリシリコン膜からグローバル配線５９，６１をパターニングし、２層目の低反射率導電性ポリシリコン膜からグローバル配線６０をパターニングする。

図６（ａ）（ｂ）は、図５（ａ）（ｂ）に示すグローバル配線の改良した実施例を示す図である。図５（ａ）（ｂ）に示すグローバル配線のうち２層目のグローバル配線は、端部分が１層目のグローバル配線に重なっているため、その重なり部分の高さが高くなっている。そこで、図６の実施形態では、２層目のグローバル配線の重なり部分を、ケミカルメカニカルポリッシング（ＣＭＰ）法により平坦化して２本または３本のグローバル配線を単層化し、その上に、平坦化膜６２を形成することにしている。

これにより、グローバル配線の高さ（厚み）が減少し、後に続く、カラーフィルタ層やマイクロレンズ層の形成を高精度に行うことが可能となり、しかも、マイクロレンズを受光部に近接させることが可能となる。また、マイクロレンズを形成するとき、マイクロレンズが受光部に近い分だけ、マイクロレンズの焦点を制御しやすくなるという利点がある。

図７は、グローバル配線を金属膜で形成する場合に比べてポリシリコンで形成したときの利点を説明する図である。金属例えばアルミニウムで３本のグローバル配線を狭い素子分離領域５４上に形成する場合、アルミ膜をフォトリソグラフィとこれに続くエッチングにより３本のグローバル配線にパターニングすることになる。

この場合、製造上のデザインルールでは、微細なアルミ線の線幅Ｌと、アルミ線間の隙間の幅Ｓとは同じになってしまう。つまり、Ｌ＝Ｓとなり、３本のアルミ線の全幅は、３Ｌ＋２Ｓになる。

これに対し、導電性ポリシリコンを用いて３本のグローバル配線を形成する場合には、グローバル配線間の絶縁スペースとして、１層目のグローバル配線表面を熱酸化して得た絶縁性の高い酸化膜を利用できるため、スペース（ギャップ）幅は、２００〜１５００オングストロームで済むことになる。

図８は、図１に示すＭＯＳイメージセンサの略２画素分の断面模式図であり、図３とは断面位置が異なるだけである。図３は、ＭＯＳトランジスタのゲート電極５７とグローバル配線とが分離した位置における断面を示すが、図８は、ゲート電極５７とグローバル配線とが連続（接続）形成された位置における断面を示している。

図９（ａ）は、図８の要部拡大図であり、素子分離領域５４上に形成されているグローバル配線６１とゲート電極５７とが連続形成されているところを示している。従来は、図９（ｂ）に示す様に、ゲート電極５７と、上層に敷設されたアルミ配線１０とを、コンタクトホール１０ａを介して接続する必要があったために、製造工程数が増えていたが、本実施形態の様に、導電性ポリシリコン膜を用いてグローバル配線６１を形成すれば、接続相手のゲート電極５７と一体にポリシリコン膜を形成できるという利点がある。また、コンタクトホール１０ａを設ける箇所は受光領域とすることができなかったが、本実施形態では、コンタクトホール１０ａが不要なため、受光領域を広げることが可能となる。

図１０，図１１は、図１に示すＭＯＳイメージセンサのうち４個のフォトダイオード（受光部）周りのグローバル配線の詳細を示す配線図であり、図１０は、４個のフォトダイオード（ＰＤ）と下層のポリシリコンでなるグローバル配線６０，６１を示し、図１１は、４個のフォトダイオード（ＰＤ）と上層の金属線でなるグローバル配線６３，６４を示している。図１１では、下層のグローバル配線６０，６１を図示すると図が煩雑になるため、下層のグローバル配線６０，６１は図示を省略している。

各フォトダイオード（ＰＤ５１）の右上辺には拡散領域７７が形成されており、この拡散領域７７に、直列接続された出力トランジスタ４６及び行選択トランジスタ４７が形成されており、各フォトダイオード（ＰＤ５１）の下隅位置に、リセットトランジスタ４５が形成されている。

各フォトダイオード（ＰＤ５１）間及びフォトダイオード（ＰＤ５１）と拡散領域７７との間は素子分離領域５４で画成されており、各フォトダイオード（ＰＤ５１）間の蛇行して水平方向に延びる素子分離領域５４の上に、導電性ポリシリコンでなるリセット線６０及び行選択線６１がグローバル配線として敷設されている。

また、グローバル配線６０，６１に直交する垂直方向に延びる各フォトダイオード（ＰＤ５１）間には、図１１に示す様に、金属配線でなる電源線６３と出力信号線６４とが、リセット線６０及び行選択線６１とは平坦化膜６２（図３参照）を間に挟んで敷設されている。

図１２は、図１１のXII―XII線断面模式図であり、領域７７に形成された出力トランジスタ４６部分の断面模式図である。出力トランジスタ４６のソース端子５５と、上層のグローバル配線（電源線）６３とは、コンタクトビア７３ａを介して接続されている。図１３は、図１０のXIII―XIII線断面模式図であり、出力トランジスタ４６のゲート端子とフォトダイオード（ＰＤ５１）との接続箇所の断面模式図である。出力トランジスタ４６のゲート端子とフォトダイオード（ＰＤ５１）とは、導電性ポリシリコン配線７４及びコンタクトビア７３ｂを介して接続されている。

図１１に示すリセットトランジスタ４５のソース端子と電源線６３とは、図１２と同様に、コンタクトビア７３ｃを介して接続されており、リセットトランジスタ４５のゲート端子はリセット線６０から延出形成された導電性ポリシリコン端子６０ａ（図１０）に接続されている。このリセットトランジスタ４５のドレインは、フォトトランジスタ（ＰＤ５１）のｎ領域に連続して形成されている。

出力トランジスタ４６のドレインにソースが接続形成された行選択トランジスタ４７のゲート端子は、行選択線６１から延出形成された導電性ポリシリコン端子６１ａに接続され、そのドレインすなわち図２（ａ）に示す出力端子４６ａは、図１１に示す出力信号線６４とコンタクトビア７３ｄを介して接続される。

斯かる構成のグローバル配線６０，６１，６３，６４が敷設されたＭＯＳイメージセンサ３０では、制御パルス生成回路３６からリセット線６０にリセット信号が出力されると、リセットトランジスタ４５のゲート端子にリセット信号が印加され、また、制御パルス生成回路３６から行選択線６１にローセレクト信号が出力されると、このローセレクト信号は行選択トランジスタ４７のゲート端子に印加される。

同様に、ＭＯＳイメージセンサ３０の図示しない電源から電源線６３に供給される電源電圧Ｖｃｃは、各信号読出回路のリセットトランジスタ４５及び出力トランジスタ４６の各ソース端子（電源端子４４ａ：図２（ａ）参照）に供給され、出力信号線６４に出力トランジスタ４６の出力信号が出力される。

垂直方向２本のグローバル配線６３，６４と、水平方向２本のグローバル配線６０，６１とは、交点において平坦化膜６２を介して交差するが、本実施形態の場合は、交点において隣接画素用の水平方向グローバル配線６０，６１同士が、同様に垂直方向グローバル配線６３，６４同士が近接するため、計８本のグローバル配線が交差することになる（図１４参照）。

これに対し、図１５（ａ）に示す様な正方格子配列されたＭＯＳイメージセンサでは、垂直方向２本のグローバル配線１１（図では１本のみ図示）と水平方向２本のグローバル配線１０（図では１本のみ図示）とは交点において計４本で交差することになる。

ＭＯＳイメージセンサでは、グローバル配線の敷設領域が狭いほど受光領域を広くとれるため、本実施形態の様に、交点での交差線数が増えると、それだけ交点の面積効率が高くなり、受光面積を広くとることができ、明るい画像を撮像することが可能となる。

尚、図１０は、信号読出回路が３トランジスタ構成の場合を示したが、４トランジスタ構成の場合には、リセット線，行選択線，行読出線の３本の導電性ポリシリコンでなるグローバル配線を水平方向に蛇行して敷設し、行読出線と図２（ｂ）に示す行読出トランジスタ４８のゲート端子とを、導電性ポリシリコン配線で接続する構成が図１０の構成に付加されることになる。

図１４は、グローバル配線と制御パルス生成回路３６，雑音抑制回路３４との接続箇所の概略図である。グローバル配線をフォトダイオード（画素）間で蛇行させると、隣接画素に対応する一群のグローバル配線同士が接近と離間を繰り返すため、グローバル配線のレイアウトにおいてピッチが一定でなくなるという問題がある。これは、グローバル配線を周辺回路に接続する結線部分の製造が面倒になるという不具合が生じる。

そこで本実施形態では、図１４に示す様に、グローバル配線の端部における接続領域７５，７６で、グローバル配線のピッチを同一ピッチに変更し、回路３４，３６に接続する様にしている。これにより、グローバル配線と周辺回路との接続が容易となる。

尚、図３に示す実施形態では、遮光膜６６をカラーフィルタ層６８の下層に平板状に設けたが、金属配線６３，６４を覆う形状に設けたり、更にＭＯＳトランジスタを挟む素子分離領域５４間を覆う別の遮光膜を設けることも可能である。

また、上述した実施形態では、ポリシリコン膜をグローバル配線として用いたが、ポリシリコン膜の代わりに、シリサイドやサリサイド等を用いることでもよい。

以上述べた様に、上述した実施形態によれば、以下の効果を奏することができる。
（１）ハニカム配列のＣＭＯＳイメージセンサが容易に形成できる。
（２）ハニカムＣＣＤにおいて使用した信号処理回路が適用できる。
（３）入射光の一部が金属配線層上で反射し迷光となって隣接画素に進入することを防止でき、混色や色再現性の劣化が無くなり、高画質の撮像が可能になる。

（４）マイクロレンズをフォトダィオード部に近づけることができるので、画素を微細化してもマイクロレンズによる結像位置が前ピンとならない。
（５）下層のグローバル配線が平坦化されているので、その上に積層する信号線、カラーフィルタ、マイクロレンズ等のパターニング精度が向上し、歩留まりが向上し、微細化が容易になる。
（６）単位画素（ピクセル）内のコンタクト数が減少するので、フォトダイオード部の面積が圧迫されず、高感度化、画素微細化に適する。

本発明に係るＭＯＳイメージセンサは、受光面積が広いハニカム配列が可能でしかも入射光が金属配線に反射して生じる画質劣化も抑制できるため、高画質の画像を撮像するデジタルカメラに搭載するＭＯＳイメージセンサとして有用である。

本発明の一実施形態に係るハニカム配列のＭＯＳイメージセンサの表面模式図である。図１に示すフォトダイオードの近傍に設けられる信号読出回路の回路図であり、（ａ）は公知の３トランジスタ構成の信号読出回路図、（ｂ）は公知の４トランジスタ構成の信号読出回路図である。図１に示すＭＯＳイメージセンサの略２画素分の断面模式図である。図３に示す素子分離領域上に形成した低反射率導電性ポリシリコンでなるグローバル配線の断面模式図であり、（ａ）は２本のグローバル配線を示し、（ｂ）は３本のグローバル配線を示す。図３に示す素子分離領域上に形成した２層構造の低反射率導電性ポリシリコンでなるグローバル配線の断面模式図であり、（ａ）は２本のグローバル配線を示し、（ｂ）は３本のグローバル配線を示す。図５（ａ）（ｂ）に示す夫々のグローバル配線をＣＭＰで平坦化した例を示す図である。金属配線でグローバル配線を形成するのに対して導電性ポリシリコンでグローバル配線を形成する場合の利点を説明する図である。図３とは異なる位置における断面模式図である。（ａ）は図８の要部拡大図であり、（ｂ）は（ａ）と比較する従来の断面模式図である。図１に示すＭＯＳイメージセンサのうち４個のフォトダイオード（受光部）周りの下層グローバル配線の詳細を示す配線図である。図１に示すＭＯＳイメージセンサのうち４個のフォトダイオード（受光部）周りの上層グローバル配線の詳細を示す配線図である。図１１のXII―XII線断面模式図である。図１２のXIII―XIII線断面模式図である。図１に示すグローバル配線の端部と走査回路との接続部分を示す模式図である。（ａ）は従来の正方格子配列のＭＯＳＥイメージセンサの表面模式図であり、（ｂ）はその回路図である。（ａ）は図１５に示す１画素の要部斜視図であり、（ｂ）はその断面模式図である。

符号の説明

３０ハニカム配列のＭＯＳイメージセンサ
３１，５０半導体基板
３２受光領域
３３単位画素
３３ａフォトダイオード
３４雑音抑制回路
３５水平走査回路
３６制御パルス生成回路
３７垂直走査回路
４１水平方向のグローバル配線
４２垂直方向のグローバル配線
５１ｎ領域
５３ゲート絶縁膜
５４素子分離領域
５５，５６ソース，ドレイン
５７ゲート電極
５９，６０，６１低反射率導電性ポリシリコンでなるグローバル配線
６２，６５，６７，６９平坦化膜
６３，６４金属配線でなるグローバル配線
６６遮光膜
６８カラーフィルタ層
７０マイクロレンズ

Claims

半導体基板の表面の受光面に複数の光電変換素子がマトリクス状に形成され、奇数行の前記光電変換素子が偶数行の前記光電変換素子に対して１／２ピッチづつずらして配列されたＭＯＳイメージセンサにおいて、
各光電変換素子対応に設けられた信号読出回路に接続される配線であって前記受光面に渡り前記光電変換素子を避けるように水平方向又は垂直方向に蛇行して形成された水平方向配線及び垂直方向配線を備え、
前記光電変換素子の間に形成された前記水平方向配線及び前記垂直方向配線により分けられる矩形状の前記の各光電変換素子の一辺に沿う領域に前記信号読出回路を構成する出力トランジスタと行選択トランジスタが形成され、前記矩形状の前記一辺に対向する他辺側の隅部分に前記信号読出回路を構成するリセットトランジスタが形成され、
リセット線と行選択線が前記水平方向配線を構成し、電源線と出力信号線とが前記垂直方向配線を構成し、
前記出力トランジスタのゲートが前記光電変換素子に接続されると共に該光電変換素子に前記リセットトランジスタのドレインが接続され、該出力トランジスタのソース及び前記リセットトランジスタのソースが前記電源線に接続され、前記出力トランジスタのドレインにソースが接続された前記行選択トランジスタのドレインが前記出力信号線に接続され、前記リセットトランジスタのゲートが前記リセット線に接続されると共に前記行選択トランジスタのゲートが前記行選択線に接続され、
前記水平方向配線を構成する前記リセット線と前記行選択線とが導電性ポリシリコン膜で形成される
ことを特徴とするＭＯＳイメージセンサ。
請求項１に記載のＭＯＳイメージセンサであって、前記水平方向配線は前記半導体基板に形成された素子分離領域上に形成されるＭＯＳイメージセンサ。
請求項１又は請求項２に記載のＭＯＳイメージセンサであって、前記垂直方向配線は金属膜で形成されることを特徴とするＭＯＳイメージセンサ。
請求項１乃至請求項３のいずれか１項に記載のＭＯＳイメージセンサであって、前記水平方向配線と前記垂直方向配線とは平坦化膜を介して交差することを特徴とするＭＯＳイメージセンサ。
請求項１乃至請求項４のいずれか１項に記載のＭＯＳイメージセンサであって、前記水平方向配線を複数本隣接して形成するとき配線間絶縁を前記導電性ポリシリコン膜の表面に形成した酸化膜で行う構成としたことを特徴とするＭＯＳイメージセンサ。
請求項１乃至請求項５のいずれか１項に記載のＭＯＳイメージセンサであって、前記水平方向配線の配線間及び前記垂直方向配線の配線間が前記受光面の周辺部に設けられた所要回路に接続される部分で等ピッチに形成されることを特徴とするＭＯＳイメージセンサ。
請求項１乃至請求項６のいずれか１項に記載のＭＯＳイメージセンサであって、前記導電性ポリシリコンの代わりにシリサイドまたはサリサイドを用いることを特徴とするＭＯＳイメージセンサ。
請求項１記載のＭＯＳイメージセンサの製造方法であって、第１層の前記導電性ポリシリコン膜を形成し、該導電性ポリシリコン膜を配線形状にパターニングし、配線形状にパターニングされた前記導電性ポリシリコン膜の表面に絶縁膜を形成し、該絶縁膜の上に第２層の導電性ポリシリコン膜を積層し、該第２層の導電性ポリシリコン膜を配線形状にパターニングすることを特徴とするＭＯＳイメージセンサの製造方法。
請求項８に記載のＭＯＳイメージセンサの製造方法であって、前記導電性ポリシリコンの代わりにシリサイドまたはサリサイドを用いることを特徴とするＭＯＳイメージセンサの製造方法。
請求項１乃至請求項７のいずれか１項に記載のＭＯＳイメージセンサを搭載したことを特徴とするデジタルカメラ。