JP3565416B2 - 力率改善回路 - Google Patents
力率改善回路 Download PDFInfo
- Publication number
- JP3565416B2 JP3565416B2 JP23946499A JP23946499A JP3565416B2 JP 3565416 B2 JP3565416 B2 JP 3565416B2 JP 23946499 A JP23946499 A JP 23946499A JP 23946499 A JP23946499 A JP 23946499A JP 3565416 B2 JP3565416 B2 JP 3565416B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power factor
- input
- signal
- input voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P80/00—Climate change mitigation technologies for sector-wide applications
- Y02P80/10—Efficient use of energy, e.g. using compressed air or pressurized fluid as energy carrier
Landscapes
- Dc-Dc Converters (AREA)
Description
【０００１】
【産業上の利用分野】
本発明はスイッチング電源に用いられる力率改善回路に関し、入力ラインのノイズ対策を図った力率改善回路の改善に関する。
【０００２】
【従来の技術】
図９にアクティブフィルタ方式の従来回路例を示す。図９において、ＥＭＩフィルタ１には例えば１００〜２４０Ｖの交流電圧が入力する。ダイオードブリッジ２（Ｄ１）はその交流電圧を整流する。
【０００３】
整流された電気信号はブーストインダクタ３（Ｌ１）、スイッチング素子４（ＳＷ１）のスイッチング時間に応じて昇圧され、フライホイールダイオード５（Ｄ２）及び平滑コンデンサ６（Ｃ１）により平滑されて、設定電圧（例えば４００Ｖ）に昇圧されて後段に接続された負荷ＤＣ／ＤＣコンバータ７に入力する。
【０００４】
このＤＣ／ＤＣコンバータ７の前段にはコモンとの間に昇圧電圧検出抵抗Ｒ２，Ｒ３が接続されており、Ｒ２，Ｒ３の接続点が制御回路部８を構成するフィードバックアンプの入力端子に接続されている。そして、Ｒ２，Ｒ３の接続点にはＤＣ／ＤＣコンバータ７の負荷変動に応じて例えば０．１〜０．１５Ｖ程度の差電圧が生じるように設計されている。
【０００５】
フィードバックアンプ８ａは図１０に示すようなエラーアンプ８ａ’で構成されており、非反転入力端子には例えば２．５Ｖ程度の参照電圧Ｖｒｅｆが接続されている。エラーアンプ８ａ’の反転端子に接続された電圧は前述のように例えば０．１〜０．１５Ｖの範囲で変化するがエラーアンプ８ａ’はその変化に応じて例えば０〜５Ｖの範囲の電圧を出力する。
【０００６】
図９に戻り、コントローラ８ｂは、入力電流が正弦波状になるような力率改善制御を可能にするため、入力電圧信号若しくはこれに相当する信号とエラーアンプ８ａ’から出力される電圧信号とを演算処理し、入力電圧波形と同相で昇圧レベルを設定できる波形に変換する。
【０００７】
コントローラ８ｂは内部にコンパレータ（図示省略）を有しており、ブーストインダクタ３に流れる電流波形若しくはスイッチング素子４（ＳＷ１）に流れる電流波形と、前述の演算処理後の信号を比較して、入力電圧に応じてスイッチング素子４（ＳＷ１）のオンオフのタイミングを決定する。
【０００８】
ブーストインダクタ３若しくはスイッチング素子４（ＳＷ１）の電流波形が演算処理後の信号レベルに達するとコントローラ８ｂから出力されるスイッチング素子４（ＳＷ１）のドライブ信号が反転し、スイッチング素子４（ＳＷ１）をオフさせる。
【０００９】
スイッチング素子４（ＳＷ１）のオンタイミングは次の２つの方法で行う。ブーストインダクタ３の電流が不連続の場合には、スイッチング素子４（ＳＷ１）がオフするとブーストインダクタ３に流れる電流が減少して零になるので、その点を検出してスイッチング素子４（ＳＷ１）をオンさせる。ブーストインダクタ３の電流が連続の場合には、コントローラ８ｂにスイッチング素子４（ＳＷ１）がオンオフする一周期を設定した発振器（図示省略）を設置し、発振器がタイムアップしたときにスイッチング素子４（ＳＷ１）をオンさせる。
【００１０】
【発明が解決しようとする課題】
このような力率改善回路の入力電圧は１００〜２４０Ｖ程度と広範囲にわたるが、例えば昇圧設定電圧を４００Ｖ（Ｒ２，Ｒ３とフィードバック回路で設定）程度としている場合、１００Ｖに近い低入力の場合はブーストインダクタ３（Ｌ１）にエネルギーを蓄積するためにスイッチング素子４（ＳＷ１）のオン時間を長くしなければならない。その結果、ブーストインダクタ３（Ｌ１）に流れる電流が大きくなり損失が増え、効率低下を招き、部品を大きくしなければならず、ノイズも大きくなるという問題があった。
【００１１】
ところで，上述の回路ではＤＣ／ＤＣコンバータ７に入力する電圧を例えば４００Ｖに昇圧しているがＤＣ／ＤＣコンバータによっては必ずしもこの入力電圧を一定にする必要はなく、入力電圧が多少変動しても出力には影響を及ぼさないものがある。
本発明は入力電圧が多少変動しても出力には影響を及ぼさないＤＣ／ＤＣコンバータを用いた力率改善回路を前提として、ブーストインダクタ３（Ｌ１）に流れる電流を小さくして他の部分を含めて不具合が生じることのない力率改善回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するための本発明の構成は，請求項１においては，電源からの交流電圧を入力して直流信号に変換する整流手段と、この直流信号を所定の設定電圧に昇圧する昇圧手段と、昇圧された信号に基づいて、直流入力／直流出力を行う負荷としてのDC／DCコンバータと、このDC／DCコンバータの負荷変動を検出する負荷変動検出手段と、この負荷変動検出手段の出力に基づいて前記交流電圧と直流電流の位相を一致させる制御手段を有する力率改善回路において、前記直流信号の電圧変動を検出する入力電圧検出部と前記設定電圧を変更する設定電圧値変更部を設け、前記交流電圧が所定の電圧より高い場合は昇圧設定値を高くし、前記交流電圧が所定の電圧より低い場合は昇圧設定値を低く設定することにより前記昇圧手段の負荷を低減したことを特徴とする。
【００１３】
請求項２においては，請求項１記載の力率改善回路において、設定電圧の変更は段階的に行うようにしたことを特徴とする。
【００１４】
請求項３においては，請求項１記載の力率改善回路において、設定電圧の変更はアナログ的に行うようにしたことを特徴とする。
請求項４においては，請求項１記載の力率改善回路において、設定電圧の変更は交流電源の電圧に応じて段階的に行う部分とアナログ的に行う部分を混在させたことを特徴とする。
【００１５】
【実施例】
図１は本発明の力率改善回路の構成を示すもので、図９に示す従来例とは入力電圧補正回路10を設けた点が異なっている。この入力電圧補正回路10の一端はダイオードブリッジ２（D1）とブーストインダクタ３（L1）の接続点（Ａ）に接続され、他端は昇圧電圧検出抵抗R2,R3とコモン電位の間に接続される。
【００１６】
図２は入力電圧補正回路１０の詳細を示すもので、Ａ点からの入力電圧は抵抗Ｒ５，Ｒ６を介してコモン電位に接続され、コモン電位に接続された抵抗Ｒ６の両端にはコンデンサＣ２の両端が接続されている。スイッチＳＷ２として機能するトランジスタ１１のゲートはＲ５とＲ６の接続点に接続され、コレクタとエミッタ間には抵抗Ｒ４が接続されて、コレクタが抵抗Ｒ３にエミッタがコモン電位に接続されている。
【００１７】
この入力電圧補正回路１０は入力電圧が高くなるに従いＲ２，Ｒ３の接続点の電圧を低くして昇圧設定値が大きくできるように、入力電圧の検出部（２点鎖線で囲ったＥ部）と昇圧設定変更部（２点鎖線で囲ったＦ部）で構成されている。入力電圧の検出部Ｅは入力電圧を直接検出するか、ブーストインダクタ３（Ｌ１）の零電流もしくは零電圧を検出するための、あるいは補助電源用などに用いられるためのＬ１に巻かれた補助巻線（図示省略）を用いて入力電圧を間接的に検出する。
【００１８】
昇圧設定値変更部は入力電圧に応じて、設定値を可変もしくは段階的に切り替える。この回路はトランジスタ１１（ＳＷ２）を用いたオペアンプやコンパレータにより構成される。
例えば、１００Ｖａｃ以上で昇圧設定値が２２０Ｖに、２００Ｖａｃ以上で昇圧設定値が４００Ｖになるようにトランジスタ１１を用いてＲ３若しくは Ｒ３＋Ｒ４となるように切り替える。
【００１９】
Ａ点からの入力電圧は抵抗：Ｒ５、Ｒ６で分圧されるが、入力電圧に応じた切り替えポイントが設定される。分圧された電圧は脈流波形で、一周期毎に昇圧設定値が切り替わるため、昇圧電圧が安定して得られない。コンデンサＣ２は安定な昇圧電圧を得るために直流電圧を平滑する。
【００２０】
この電圧をトランジスタ１１（ＳＷ２）のベース−エミッタ間に加え、ＳＷ２をＯＮ／ＯＦＦさせる。入力電圧の低い１００Ｖ系ではＳＷ１がＯＦＦ状態となり、昇圧設定抵抗はＲ３＋Ｒ４となる。入力電圧が２００Ｖａｃ以上ではトランジスタがＯＮとなり、Ｒ４がショートされるため、昇圧設定抵抗はＲ３に切り替わる。
【００２１】
切り替えられた抵抗とＲ２で昇圧電圧を検出し、Ｆｅｅｄｂａｃｋ部８ａのエラーアンプを介して昇圧電圧がほぼ一定になるように負帰還制御をする。更に安定動作を必要とする場合には、図３（ａ）の２点鎖線で囲ったＧ部に示すように図２の検出部にヒステリシス回路を設けるなどの措置を施す。
【００２２】
図３（ｂ）はヒステリシス回路Ｇを設けた場合の入力電圧に対する昇圧値の変化を示すもので、イは高入力電圧から低入力電圧に移行した場合、ロは低入力電圧から高入力電圧に移行した場合を示している。
【００２３】
図４は他の実施例を示す入力電圧補正回路である。ここではＡ点からの入力電圧を抵抗R ７を介してエラーアンプの非反転入力端子に接続するとともに、この非反転入力端子に並列に接続された抵抗R8とコンデンサC2の一端を接続し、他端をコモン電位に接続している。
【００２４】
即ち、入力電圧に応じてＦｅｅｄｂａｃｋ部８ａのエラーアンプの基準電圧端子を入力電圧に応じてリニアに可変して昇圧設定値を変えるようにしている。そして、図２に示す実施例と同様入力電圧を抵抗：Ｒ７、Ｒ８で分圧し、コンデンサ：Ｃ２で平滑した電圧をＦｅｅｄｂａｃｋ部８ａのエラーアンプの基準電圧端子に印加する。
【００２５】
このように構成することにより、入力電圧の増加とともに基準電圧も増加するので、入力電圧が低い場合には昇圧電圧を低く、入力電圧が高い場合には昇圧電圧を高く設定することができる。
【００２６】
図５（ａ）は設定電圧を一定として従来例の平滑コンデンサ（Ｃ１）の両端にかかる電圧Ｖｃ１とＡ点の電圧（入力電圧）の関係を示し、図５（ｂ）は設定電圧を可変とした本発明のＶｃ１とＡ点の電圧（入力電圧）の関係を示している。図６（ａ）は設定電圧をアナログ的に行うようにした例、図６（ｂ）は交流電源の電圧に応じて段階的に行う部分とアナログ的に行う部分を混在させた例を示す図である。
【００２７】
図７，８は図２の入力電圧補正回路１０を用いた実験結果を示すもので、入力電圧１００Ｖａｃ（図７）、２４０Ｖａｃ（図８）とも入力電流波形は正弦波状になって力率改善がなされており、本発明を実施した場合でも支障がないことを示している。
【００２８】
さらに、本発明の構成によれば損失改善効果もある。即ち、入力電圧が低い場合はブーストインダクタ３に印加する電圧は従来方法にくらべて低くなり、インダクタのコア損失が低減する。また、従来方法に比べてインダクタに流れる電流実効値も低減し、銅損も小さくできる。
【００２９】
このように損失を低減できたことにより、インダクタンスを約１／２にし、インダクタのサイズは小さくできる。インダクタを小型化したにもかかわらず、従来回路と同等以上の効率９５．５％ｍｉｎが入力電圧１００Ｖａｃ時に得られた。
【００３０】
本発明の以上の説明は、説明および例示を目的として特定の好適な実施例を示したに過ぎない。したがって本発明はその本質から逸脱せずに多くの変更、変形をなし得ることは当業者に明らかである。特許請求の範囲の欄の記載により定義される本発明の範囲は、その範囲内の変更、変形を包含するものとする。
【００３１】
【発明の効果】
以下にＤＣ／ＤＣコンバータ７に負荷電力６０Ｗとした場合において確認した効果を示す。
▲１▼ 入力電圧に応じて、昇圧設定値を可変しても力率改善に支障がない。
▲２▼ 低入力電圧時の昇圧電圧を下げることにより、ブーストインダクタに貯えるエネルギーが小さくなり、ブーストインダクタのコア損および銅損を低減できる。
▲３▼ 損失が低減することによりブーストインダクタのインダクタンスおよびサイズを小さくできる。ブーストインダクタは底面積−４０％、体積−５７％に小型化できた。実施例における効率は従来例と同等以上であり、電力計等を用いて算出した結果では入力電圧１００Ｖａｃ時に９５．５％ｍｉｎであった。
【００３２】
▲４▼ ブーストインダクタに貯えられるエネルギーが小さくてすむので、電流ピーク値が小さくなる。その結果、入力に帰還する伝導ノイズのノーマルモード分が小さくなり、ＥＭＩフィルタも小型化できる。これら部品の小型化によって、コストも削減できる。
【図面の簡単な説明】
【図１】本発明の力率改善回路の実施形態の一例を示す要部構成図である。
【図２】本発明の力率改善回路に用いる入力補正回路の一例を示す回路図である。
【図３】図２の回路にヒステリシス回路を設けた実施例を示す図である。
【図４】本発明の力率改善回路に用いる入力補正回路の他の実施例を示す回路図である。
【図５】設定電圧を一定とした従来例と設定電圧を可変とした本発明のＶｃ１とＡ点の電圧（入力電圧）の関係を示す図である。
【図６】設定電圧をアナログ的に行うようにした例および交流電源の電圧に応じて段階的に行う部分とアナログ的に行う部分を混在させた例を示す図である。
【図７】本発明を適用した力率改善回路の電圧に対する電流波形の一例を示す図である。
【図８】本発明を適用した力率改善回路の電圧に対する電流波形の他の一例を示す図である。
【図９】従来の力率改善回路の一例を示す図である。
【図１０】フィードバック回路を構成するエラーアンプの一例を示す図である。
【符号の説明】
１ ＥＭＩフィルター
２ ダイオードブリッジ
３ ブーストインダクタ
４ スイッチング素子
５ フライホイールダイオード
６ 平滑コンデンサ
７ ＤＣ／ＤＣコンバータ
８ 制御回路部
８ａ フィードバック回路
８ｂ コントローラ
１０ 入力電圧補正回路
【産業上の利用分野】
本発明はスイッチング電源に用いられる力率改善回路に関し、入力ラインのノイズ対策を図った力率改善回路の改善に関する。
【０００２】
【従来の技術】
図９にアクティブフィルタ方式の従来回路例を示す。図９において、ＥＭＩフィルタ１には例えば１００〜２４０Ｖの交流電圧が入力する。ダイオードブリッジ２（Ｄ１）はその交流電圧を整流する。
【０００３】
整流された電気信号はブーストインダクタ３（Ｌ１）、スイッチング素子４（ＳＷ１）のスイッチング時間に応じて昇圧され、フライホイールダイオード５（Ｄ２）及び平滑コンデンサ６（Ｃ１）により平滑されて、設定電圧（例えば４００Ｖ）に昇圧されて後段に接続された負荷ＤＣ／ＤＣコンバータ７に入力する。
【０００４】
このＤＣ／ＤＣコンバータ７の前段にはコモンとの間に昇圧電圧検出抵抗Ｒ２，Ｒ３が接続されており、Ｒ２，Ｒ３の接続点が制御回路部８を構成するフィードバックアンプの入力端子に接続されている。そして、Ｒ２，Ｒ３の接続点にはＤＣ／ＤＣコンバータ７の負荷変動に応じて例えば０．１〜０．１５Ｖ程度の差電圧が生じるように設計されている。
【０００５】
フィードバックアンプ８ａは図１０に示すようなエラーアンプ８ａ’で構成されており、非反転入力端子には例えば２．５Ｖ程度の参照電圧Ｖｒｅｆが接続されている。エラーアンプ８ａ’の反転端子に接続された電圧は前述のように例えば０．１〜０．１５Ｖの範囲で変化するがエラーアンプ８ａ’はその変化に応じて例えば０〜５Ｖの範囲の電圧を出力する。
【０００６】
図９に戻り、コントローラ８ｂは、入力電流が正弦波状になるような力率改善制御を可能にするため、入力電圧信号若しくはこれに相当する信号とエラーアンプ８ａ’から出力される電圧信号とを演算処理し、入力電圧波形と同相で昇圧レベルを設定できる波形に変換する。
【０００７】
コントローラ８ｂは内部にコンパレータ（図示省略）を有しており、ブーストインダクタ３に流れる電流波形若しくはスイッチング素子４（ＳＷ１）に流れる電流波形と、前述の演算処理後の信号を比較して、入力電圧に応じてスイッチング素子４（ＳＷ１）のオンオフのタイミングを決定する。
【０００８】
ブーストインダクタ３若しくはスイッチング素子４（ＳＷ１）の電流波形が演算処理後の信号レベルに達するとコントローラ８ｂから出力されるスイッチング素子４（ＳＷ１）のドライブ信号が反転し、スイッチング素子４（ＳＷ１）をオフさせる。
【０００９】
スイッチング素子４（ＳＷ１）のオンタイミングは次の２つの方法で行う。ブーストインダクタ３の電流が不連続の場合には、スイッチング素子４（ＳＷ１）がオフするとブーストインダクタ３に流れる電流が減少して零になるので、その点を検出してスイッチング素子４（ＳＷ１）をオンさせる。ブーストインダクタ３の電流が連続の場合には、コントローラ８ｂにスイッチング素子４（ＳＷ１）がオンオフする一周期を設定した発振器（図示省略）を設置し、発振器がタイムアップしたときにスイッチング素子４（ＳＷ１）をオンさせる。
【００１０】
【発明が解決しようとする課題】
このような力率改善回路の入力電圧は１００〜２４０Ｖ程度と広範囲にわたるが、例えば昇圧設定電圧を４００Ｖ（Ｒ２，Ｒ３とフィードバック回路で設定）程度としている場合、１００Ｖに近い低入力の場合はブーストインダクタ３（Ｌ１）にエネルギーを蓄積するためにスイッチング素子４（ＳＷ１）のオン時間を長くしなければならない。その結果、ブーストインダクタ３（Ｌ１）に流れる電流が大きくなり損失が増え、効率低下を招き、部品を大きくしなければならず、ノイズも大きくなるという問題があった。
【００１１】
ところで，上述の回路ではＤＣ／ＤＣコンバータ７に入力する電圧を例えば４００Ｖに昇圧しているがＤＣ／ＤＣコンバータによっては必ずしもこの入力電圧を一定にする必要はなく、入力電圧が多少変動しても出力には影響を及ぼさないものがある。
本発明は入力電圧が多少変動しても出力には影響を及ぼさないＤＣ／ＤＣコンバータを用いた力率改善回路を前提として、ブーストインダクタ３（Ｌ１）に流れる電流を小さくして他の部分を含めて不具合が生じることのない力率改善回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するための本発明の構成は，請求項１においては，電源からの交流電圧を入力して直流信号に変換する整流手段と、この直流信号を所定の設定電圧に昇圧する昇圧手段と、昇圧された信号に基づいて、直流入力／直流出力を行う負荷としてのDC／DCコンバータと、このDC／DCコンバータの負荷変動を検出する負荷変動検出手段と、この負荷変動検出手段の出力に基づいて前記交流電圧と直流電流の位相を一致させる制御手段を有する力率改善回路において、前記直流信号の電圧変動を検出する入力電圧検出部と前記設定電圧を変更する設定電圧値変更部を設け、前記交流電圧が所定の電圧より高い場合は昇圧設定値を高くし、前記交流電圧が所定の電圧より低い場合は昇圧設定値を低く設定することにより前記昇圧手段の負荷を低減したことを特徴とする。
【００１３】
請求項２においては，請求項１記載の力率改善回路において、設定電圧の変更は段階的に行うようにしたことを特徴とする。
【００１４】
請求項３においては，請求項１記載の力率改善回路において、設定電圧の変更はアナログ的に行うようにしたことを特徴とする。
請求項４においては，請求項１記載の力率改善回路において、設定電圧の変更は交流電源の電圧に応じて段階的に行う部分とアナログ的に行う部分を混在させたことを特徴とする。
【００１５】
【実施例】
図１は本発明の力率改善回路の構成を示すもので、図９に示す従来例とは入力電圧補正回路10を設けた点が異なっている。この入力電圧補正回路10の一端はダイオードブリッジ２（D1）とブーストインダクタ３（L1）の接続点（Ａ）に接続され、他端は昇圧電圧検出抵抗R2,R3とコモン電位の間に接続される。
【００１６】
図２は入力電圧補正回路１０の詳細を示すもので、Ａ点からの入力電圧は抵抗Ｒ５，Ｒ６を介してコモン電位に接続され、コモン電位に接続された抵抗Ｒ６の両端にはコンデンサＣ２の両端が接続されている。スイッチＳＷ２として機能するトランジスタ１１のゲートはＲ５とＲ６の接続点に接続され、コレクタとエミッタ間には抵抗Ｒ４が接続されて、コレクタが抵抗Ｒ３にエミッタがコモン電位に接続されている。
【００１７】
この入力電圧補正回路１０は入力電圧が高くなるに従いＲ２，Ｒ３の接続点の電圧を低くして昇圧設定値が大きくできるように、入力電圧の検出部（２点鎖線で囲ったＥ部）と昇圧設定変更部（２点鎖線で囲ったＦ部）で構成されている。入力電圧の検出部Ｅは入力電圧を直接検出するか、ブーストインダクタ３（Ｌ１）の零電流もしくは零電圧を検出するための、あるいは補助電源用などに用いられるためのＬ１に巻かれた補助巻線（図示省略）を用いて入力電圧を間接的に検出する。
【００１８】
昇圧設定値変更部は入力電圧に応じて、設定値を可変もしくは段階的に切り替える。この回路はトランジスタ１１（ＳＷ２）を用いたオペアンプやコンパレータにより構成される。
例えば、１００Ｖａｃ以上で昇圧設定値が２２０Ｖに、２００Ｖａｃ以上で昇圧設定値が４００Ｖになるようにトランジスタ１１を用いてＲ３若しくは Ｒ３＋Ｒ４となるように切り替える。
【００１９】
Ａ点からの入力電圧は抵抗：Ｒ５、Ｒ６で分圧されるが、入力電圧に応じた切り替えポイントが設定される。分圧された電圧は脈流波形で、一周期毎に昇圧設定値が切り替わるため、昇圧電圧が安定して得られない。コンデンサＣ２は安定な昇圧電圧を得るために直流電圧を平滑する。
【００２０】
この電圧をトランジスタ１１（ＳＷ２）のベース−エミッタ間に加え、ＳＷ２をＯＮ／ＯＦＦさせる。入力電圧の低い１００Ｖ系ではＳＷ１がＯＦＦ状態となり、昇圧設定抵抗はＲ３＋Ｒ４となる。入力電圧が２００Ｖａｃ以上ではトランジスタがＯＮとなり、Ｒ４がショートされるため、昇圧設定抵抗はＲ３に切り替わる。
【００２１】
切り替えられた抵抗とＲ２で昇圧電圧を検出し、Ｆｅｅｄｂａｃｋ部８ａのエラーアンプを介して昇圧電圧がほぼ一定になるように負帰還制御をする。更に安定動作を必要とする場合には、図３（ａ）の２点鎖線で囲ったＧ部に示すように図２の検出部にヒステリシス回路を設けるなどの措置を施す。
【００２２】
図３（ｂ）はヒステリシス回路Ｇを設けた場合の入力電圧に対する昇圧値の変化を示すもので、イは高入力電圧から低入力電圧に移行した場合、ロは低入力電圧から高入力電圧に移行した場合を示している。
【００２３】
図４は他の実施例を示す入力電圧補正回路である。ここではＡ点からの入力電圧を抵抗R ７を介してエラーアンプの非反転入力端子に接続するとともに、この非反転入力端子に並列に接続された抵抗R8とコンデンサC2の一端を接続し、他端をコモン電位に接続している。
【００２４】
即ち、入力電圧に応じてＦｅｅｄｂａｃｋ部８ａのエラーアンプの基準電圧端子を入力電圧に応じてリニアに可変して昇圧設定値を変えるようにしている。そして、図２に示す実施例と同様入力電圧を抵抗：Ｒ７、Ｒ８で分圧し、コンデンサ：Ｃ２で平滑した電圧をＦｅｅｄｂａｃｋ部８ａのエラーアンプの基準電圧端子に印加する。
【００２５】
このように構成することにより、入力電圧の増加とともに基準電圧も増加するので、入力電圧が低い場合には昇圧電圧を低く、入力電圧が高い場合には昇圧電圧を高く設定することができる。
【００２６】
図５（ａ）は設定電圧を一定として従来例の平滑コンデンサ（Ｃ１）の両端にかかる電圧Ｖｃ１とＡ点の電圧（入力電圧）の関係を示し、図５（ｂ）は設定電圧を可変とした本発明のＶｃ１とＡ点の電圧（入力電圧）の関係を示している。図６（ａ）は設定電圧をアナログ的に行うようにした例、図６（ｂ）は交流電源の電圧に応じて段階的に行う部分とアナログ的に行う部分を混在させた例を示す図である。
【００２７】
図７，８は図２の入力電圧補正回路１０を用いた実験結果を示すもので、入力電圧１００Ｖａｃ（図７）、２４０Ｖａｃ（図８）とも入力電流波形は正弦波状になって力率改善がなされており、本発明を実施した場合でも支障がないことを示している。
【００２８】
さらに、本発明の構成によれば損失改善効果もある。即ち、入力電圧が低い場合はブーストインダクタ３に印加する電圧は従来方法にくらべて低くなり、インダクタのコア損失が低減する。また、従来方法に比べてインダクタに流れる電流実効値も低減し、銅損も小さくできる。
【００２９】
このように損失を低減できたことにより、インダクタンスを約１／２にし、インダクタのサイズは小さくできる。インダクタを小型化したにもかかわらず、従来回路と同等以上の効率９５．５％ｍｉｎが入力電圧１００Ｖａｃ時に得られた。
【００３０】
本発明の以上の説明は、説明および例示を目的として特定の好適な実施例を示したに過ぎない。したがって本発明はその本質から逸脱せずに多くの変更、変形をなし得ることは当業者に明らかである。特許請求の範囲の欄の記載により定義される本発明の範囲は、その範囲内の変更、変形を包含するものとする。
【００３１】
【発明の効果】
以下にＤＣ／ＤＣコンバータ７に負荷電力６０Ｗとした場合において確認した効果を示す。
▲１▼ 入力電圧に応じて、昇圧設定値を可変しても力率改善に支障がない。
▲２▼ 低入力電圧時の昇圧電圧を下げることにより、ブーストインダクタに貯えるエネルギーが小さくなり、ブーストインダクタのコア損および銅損を低減できる。
▲３▼ 損失が低減することによりブーストインダクタのインダクタンスおよびサイズを小さくできる。ブーストインダクタは底面積−４０％、体積−５７％に小型化できた。実施例における効率は従来例と同等以上であり、電力計等を用いて算出した結果では入力電圧１００Ｖａｃ時に９５．５％ｍｉｎであった。
【００３２】
▲４▼ ブーストインダクタに貯えられるエネルギーが小さくてすむので、電流ピーク値が小さくなる。その結果、入力に帰還する伝導ノイズのノーマルモード分が小さくなり、ＥＭＩフィルタも小型化できる。これら部品の小型化によって、コストも削減できる。
【図面の簡単な説明】
【図１】本発明の力率改善回路の実施形態の一例を示す要部構成図である。
【図２】本発明の力率改善回路に用いる入力補正回路の一例を示す回路図である。
【図３】図２の回路にヒステリシス回路を設けた実施例を示す図である。
【図４】本発明の力率改善回路に用いる入力補正回路の他の実施例を示す回路図である。
【図５】設定電圧を一定とした従来例と設定電圧を可変とした本発明のＶｃ１とＡ点の電圧（入力電圧）の関係を示す図である。
【図６】設定電圧をアナログ的に行うようにした例および交流電源の電圧に応じて段階的に行う部分とアナログ的に行う部分を混在させた例を示す図である。
【図７】本発明を適用した力率改善回路の電圧に対する電流波形の一例を示す図である。
【図８】本発明を適用した力率改善回路の電圧に対する電流波形の他の一例を示す図である。
【図９】従来の力率改善回路の一例を示す図である。
【図１０】フィードバック回路を構成するエラーアンプの一例を示す図である。
【符号の説明】
１ ＥＭＩフィルター
２ ダイオードブリッジ
３ ブーストインダクタ
４ スイッチング素子
５ フライホイールダイオード
６ 平滑コンデンサ
７ ＤＣ／ＤＣコンバータ
８ 制御回路部
８ａ フィードバック回路
８ｂ コントローラ
１０ 入力電圧補正回路
Claims (4)
- 電源からの交流電圧を入力して直流信号に変換する整流手段と、この直流信号を所定の設定電圧に昇圧する昇圧手段と、昇圧された信号に基づいて、直流入力／直流出力を行う負荷としてのDC／DCコンバータと、このDC／DCコンバータの負荷変動を検出する負荷変動検出手段と、この負荷変動検出手段の出力に基づいて前記交流電圧と直流電流の位相を一致させる制御手段を有する力率改善回路において、前記直流信号の電圧変動を検出する入力電圧検出部と前記設定電圧を変更する設定電圧値変更部を設け、前記交流電圧が所定の電圧より高い場合は昇圧設定値を高くし、前記交流電圧が所定の電圧より低い場合は昇圧設定値を低く設定することにより前記昇圧手段の負荷を低減したことを特徴とする力率改善回路。
- 設定電圧の変更は段階的に行うようにしたことを特徴とする請求項1記載の力率改善回路。
- 設定電圧の変更はアナログ的に行うようにしたことを特徴とする請求項1記載の力率改善回路。
- 設定電圧の変更は交流電源の電圧に応じて段階的に行う部分とアナログ的に行う部分を混在させたことを特徴とする請求項1記載の力率改善回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23946499A JP3565416B2 (ja) | 1999-08-26 | 1999-08-26 | 力率改善回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23946499A JP3565416B2 (ja) | 1999-08-26 | 1999-08-26 | 力率改善回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001069748A JP2001069748A (ja) | 2001-03-16 |
| JP3565416B2 true JP3565416B2 (ja) | 2004-09-15 |
Family
ID=17045160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23946499A Expired - Fee Related JP3565416B2 (ja) | 1999-08-26 | 1999-08-26 | 力率改善回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3565416B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4830218B2 (ja) * | 2001-06-19 | 2011-12-07 | 日本テキサス・インスツルメンツ株式会社 | 駆動信号供給回路 |
| JP4872554B2 (ja) * | 2006-09-14 | 2012-02-08 | パナソニック株式会社 | 電源装置 |
| KR100869807B1 (ko) | 2007-04-06 | 2008-11-21 | 삼성에스디아이 주식회사 | 역률 보상 회로 |
| JP5182485B2 (ja) * | 2008-01-25 | 2013-04-17 | セイコーエプソン株式会社 | 電源回路及びその制御方法、プロジェクタ用電源回路並びにプロジェクタ |
| US7888917B2 (en) * | 2008-04-23 | 2011-02-15 | Honeywell International Inc. | Systems and methods for producing a substantially constant output voltage in a power source boost system |
| JP5377218B2 (ja) * | 2009-10-20 | 2013-12-25 | 三菱電機株式会社 | 電源回路及び照明装置 |
| JP5719164B2 (ja) * | 2010-12-20 | 2015-05-13 | Ｄｘアンテナ株式会社 | 力率改善回路 |
| JP5746560B2 (ja) * | 2011-05-25 | 2015-07-08 | 新電元工業株式会社 | スイッチング電源装置 |
| JP2013063003A (ja) * | 2011-09-15 | 2013-04-04 | Fujitsu Telecom Networks Ltd | ブースト回路とそれを備えるｄｃ−ｄｃコンバータ、電源装置及びブースト回路の動作方法 |
| JP6161339B2 (ja) * | 2013-03-13 | 2017-07-12 | ラピスセミコンダクタ株式会社 | 昇圧型スイッチングレギュレータおよび半導体装置 |
| JP6254868B2 (ja) * | 2014-02-17 | 2017-12-27 | 新電元工業株式会社 | 電源装置 |
| DE102018217255A1 (de) * | 2018-10-10 | 2020-04-16 | Robert Bosch Gmbh | Verfahren zur Spannungsregelung eines Energieversorgungssystems |
| KR20240032399A (ko) * | 2022-09-02 | 2024-03-12 | 엘지전자 주식회사 | Pfc 회로 |
-
1999
- 1999-08-26 JP JP23946499A patent/JP3565416B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001069748A (ja) | 2001-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3969390B2 (ja) | スイッチング電源装置 | |
| JP3994953B2 (ja) | 力率改善回路 | |
| US5801935A (en) | Digital power factor correction circuit | |
| US7352599B2 (en) | Switching power source apparatus | |
| JP3565416B2 (ja) | 力率改善回路 | |
| JPH09205766A (ja) | 力率補償回路 | |
| KR101058936B1 (ko) | 역률 보상 회로 및 그 출력 전압 제어 방법 | |
| JPH11178327A (ja) | スイッチング型直流電源装置 | |
| JP2004282958A (ja) | 力率改善回路 | |
| JP6911677B2 (ja) | 交流−直流変換装置 | |
| JP2007236034A (ja) | 電源システム | |
| WO2018207880A1 (ja) | リップル注入回路、スイッチング制御回路、発振回路、及びこれらを備えた電子機器 | |
| JPH08223923A (ja) | 電流モード型スイッチング安定化電源装置 | |
| JPH11332220A (ja) | 直流電源回路 | |
| JPH10127047A (ja) | スイッチング電源装置及び位相制御機器 | |
| JPH1132480A (ja) | スイッチング型直流電源装置 | |
| JP2001309652A (ja) | 電源装置 | |
| JPH11178342A (ja) | 電源装置、電子機器、及び降圧型整流平滑回路 | |
| JP2000197351A (ja) | 力率改善型電源装置 | |
| JP2005341712A (ja) | 電源装置 | |
| JPH0674088U (ja) | 電源装置 | |
| JP6288454B2 (ja) | 電源装置 | |
| JPH10127046A (ja) | 昇圧形コンバータの制御回路 | |
| JP2001086737A (ja) | 電源装置 | |
| JP4289000B2 (ja) | 力率改善回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040311 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040422 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040521 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040603 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |