CN101252356A - 分数分频器锁相环设备及其控制方法 - Google Patents

分数分频器锁相环设备及其控制方法 Download PDF

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Abstract

在随后的B个周期中，第二分频信号(fA)被维持在低电平，并且第三分频信号(fB)被维持在高电平。根据从∑Δ调制器(8)输出的伪随机值的符号，如果所述伪随机值为负值则三模预定标器(13)具有分频值(M－1)，并且如果所述伪随机值为正值则三模预定标器(13)具有分频值(M+1)。然后，分频值变成M。在比较分频器(4)中获得包括伪随机值(Bx)的分频值(MN+A+Bx)。通过使用包括负值的伪随机数自身的∑Δ调制，可实现分数分频操作。

Description

分数分频器锁相环设备及其控制方法
技术领域
本申请涉及一种采用∑Δ调制的分数分频器PLL设备，更具体地，涉及响应于从∑Δ调制器输出的输出信号对分频值进行设置。
背景技术
日本专利公开No.2004-80404中公开的PLL电路在图8中示出。该PLL电路用作分数NPLL频率合成器(分数分频器PLL设备)，其中构成PLL组的比较分频器的分频值是分数。
∑Δ调制器80被馈送比较信号fp。然后∑Δ调制器80通过将比较信号fp用作时钟信号来操作，以将伪随机数的比特数据流作为输出信号prs输出到加法器90。例如，如果∑Δ调制器80具有三阶(three-order)电路配置，则输出信号prs变为在-3到+4之间变化的随机数。
加法器90被馈送固定分频值N。然后，加法器90将输出信号prs加到固定分频值N，并且输出该结果到比较分频器40。比较分频器40使用在N-3到N+4之间变化的分频值执行分频操作。
这里，从∑Δ调制器80输出的输出信号prs是包括正负值以及其间的值0的随机数。比较分频器40的分频值根据这个随机数进行算术运算。在此情况中，如果输出信号prs是具有正极性和负极性二者的随机数，则该算术运算不可避免地变得复杂。这是因这样的事实所致，即根据这些随机数同时需要加法运算和减法运算的事实。这里，设置加法器90并且其适合于将固定分频值N与输出信号prs相加。结果，能够仅输入正值到比较分频器40，因而有助于简化算术运算。加法器90通过将固定分频值N用作偏移值，将在负值和正值上伸展的输出信号prs移位到非负的随机值。
发明内容
提供一种分数分频器PLL设备及其控制方法，其能够减少待设置的参数数量，从而增强使用的便捷性并有助于简化电路设置。
提供一种装备有∑Δ调制器的分数分频器PLL设备，该∑Δ调制器输出0值或者正或负整数值的伪随机数，并且这些值的平均值为预定的分数值，其中该分数分频器PLL设备包括三模预定标器(three-modulus prescaler)和分数分频控制单元，该三模预定标器具有设置分频值，以及通过将该设置分频值增加或者减少±N而获得的分频值-N和分频值+N，该分数分频控制单元在与所述伪随机数的绝对数值相应数目的周期内输出三模预定标器的输出信号的时间段期间，如果所述伪随机数是负值则向三模预定标器指示分频值-N，并且如果所述伪随机数是正值则指示分频值+N。
根据本实施例的一种对使用∑Δ调制的分数分频器PLL设备的控制方法，该∑Δ调制输出0值或者正或负整数值的伪随机数，并且这些值的平均值是预定的分数值，其中该控制方法包括如下的两个步骤：在与所述伪随机数的绝对数值相应数目的周期中输出三模预定标器的输出信号的时间段期间，如果所述伪随机数为负值则将三模预定标器的分频值设置为通过从设置分频值中减去N分频而获得的分频值的步骤，以及在与所述伪随机数的绝对数值相应数目的周期中输出三模预定标器的输出信号的时间段期间，如果所述伪随机数为正值则将三模预定标器的分频值设置为通过向该设置分频值添加N分频而获得的分频值。
当结合附图阅读本公开的以上及其他新颖特征时，根据以下的详细说明它们将更加充分清楚。然而应明显理解的是，附图仅用于说明性目的而非意欲作为对本公开的限制的定义。
附图说明
图1是示出本申请的实施例的电路框图；
图2是示出∑Δ调制器的例子的电路框图；
图3是示出帕斯卡三角形的视图；
图4是示出∑Δ调制器的输出信号的视图；
图5是示出比较分频器的例子的视图；
图6是示出三模预定标器的分频值的设置的视图；
图7是示出比较分频器的操作时序图的视图；以及
图8是背景技术的电路框图。
具体实施方式
在下文中将参考图1到图7具体地说明根据本申请的分数分频器PLL设备及其控制方法的实施例。
近年来，PLL设备正在被应用于各种各样的领域，主要集中在移动通信中的无线通信领域等。更具体地，在诸如便携式电话等之类的移动通信领域中载波频率的有效利用构成了一个非常重要的问题，并且需要在高速频率之间切换。这导致一种需求，即降低代表频率切换时间的锁定(lock-up)时间。需要极好的C/N特性来确保正常的通信质量并且需要抑制寄生信号的产生。
为了满足这些需求，提供一种采用∑Δ调制的分数分频器PLL设备。作为使用分数分频操作的结果，分频值通过∑Δ调制随机地改变，由此寄生抑制特性得到改善，并且高速锁定时间特性被保证。
图1示出根据本申请采用∑Δ调制的分数分频器PLL设备的实施例。振荡器1用作使用晶体振荡器等的参考时钟信号输出电路。从振荡器1输出的参考时钟信号被输入参考分频器2。参考分频器2由计数器电路构成并且适合于根据预定分频值分频参考时钟信号。在参考分频器2中被分频的参考时钟信号被作为参考信号fr输出，并且输入到相位比较器3。
待从比较分频器4输出的比较信号fp也被输入到相位比较器3。相位比较器3输出与参考信号fr和比较信号fp之间的频率差和相位差对应的脉冲信号，并且输出该信号到电荷泵电路5。
电荷泵电路5基于输入其的脉冲信号输出电压信号。该输出的电压信号被输入低通滤波器(LPF)6。这里，从电荷泵电路5输出的电压信号用作脉冲分量叠加在直流分量上的信号。该直流分量根据脉冲信号的频率波动而改变，并且该脉冲分量基于脉冲信号的相位差而改变。
低通滤波器(LPF)6使输入其的电压信号平滑以将除去了高频分量的信号输出到压控振荡器(VCO)7。压控振荡器(VCO)7将输入其的信号转换为具有与信号电压对应的频率的信号，并且输出该结果作为输出信号fout。该输出信号fout被输出到外部电路和比较分频器4。
比较分频器4具有如随后参考图5说明的电路配置。根据从∑Δ调制器8以伪随机数输出的输出信号prs调整分频值。比较分频器4基于经调整的分频值对输入其的输出信号fout执行分频，并且输出比较信号fp。
∑Δ调制器8被馈送比较信号fp，并且将比较信号fp用作时钟信号来执行∑Δ调制操作。待从∑Δ调制器8输出的输出信号prs用作显示伪随机数(包括符号)的信号。该信号具有与构成∑Δ调制器8的电路的级(degree)对应的比特宽度。例如，如果∑Δ调制器8具有3级电路配置，则待输出的伪随机数具有-3到+4的范围。输出信号prs被配置为一个比特的符号位S和两个比特的数值位序列D1和D2。
在实施例的分数分频器PLL设备中(图1)，包括符号并且从∑Δ调制器8输出的输出信号prs被直接输入比较分频器4，由此分频值被调整。待输入到比较分频器4的随机值不需要是通过给予偏移值而得到的不包括负值的随机值。
图2示出∑Δ调制器的例子。这表示三阶电路配置的例子。∑Δ调制器8由三个积分器9a到9c、六个微分器10a到10f以及加法器11构成。
∑Δ调制器8的分子值F从外部设备(未示出)输入到积分器9a。积分器9a根据时钟信号fp累加输入值F，并且当其累加值变得大于分母值(模值)Q时，其输出溢出(over-flow)信号OVFa。溢出之后，积分器9a从累加值中减去分母值Q，并且继续输入值F的累加。
分母值(模值)Q是这样的数值，由构成积分器9a的n比特位序列表示并且在2n被设置。分子值F由关于分母值Q的幂值n的(n-1)比特的数字信号输入。积分器9a到9c的分母值Q是相同值。例如，如果积分器9a至9c被配置为23比特(n＝23)，则Q＝223＝8388608，意味着分子值F被配置为22比特。
积分器9a的溢出信号OVFa通过微分器10a和10b作为输入信号a被提供给加法器11。同样，积分器9a的累加值X1被提供给积分器9b。
积分器9b将累积值X1用作输入信号来执行累加操作，并且提供累加值X2到积分器9c。待从积分器9b输出的溢出信号OVFb通过微分器10c作为输入信号b被提供给加法器11，并通过积分器10c和10d被作为输入信号c提供给加法器11。
积分器9c将累加值X2用作输入信号执行累加操作，并且输出溢出信号OVFc。溢出信号OVFc作为输入信号d被提供给加法器11，通过微分器10e作为输入信号e被提供给加法器11并且通过微分器10e和10f作为输入信号f被提供给加法器11。
***微分器10a、10b和10c用于根据时钟信号fp校正由微分器10d、10e和10f中的操作引起的各输入信号a到f之间的定时移位。
加法器11基于输入信号a到f执行算术运算(+1)a+(+1)b+(-1)c+(+1)d+(-2)e+(+1)f。这被作为伪随机数输出。待与各输入信号a到f相乘的系数用作基于图3中的帕斯卡三角形被设置的系数。上述算术运算中，对-3到+4范围内的整数值执行算术运算。这些伪随机数的平均值F/Q成为分数值，即所谓的MASH型随机数。
待从加法器11中输出的输出信号prs被配置为一个比特的符号位S以及两个比特的数值位序列D1和D2。根据基于上述表达式进行了算术运算的伪随机数，正负符号被作为符号位S输出，而数值被作为数值位序列D1和D2中的数值输出。
图4是示出伪随机值和输出信号prs之间的对应关系的表格。这里，对于负值S＝0被输出，并且对于正值S＝1被输出。同样，对于数值0到3，(D2，D1)＝(0，0)，(0，1)，(1，0)，(1，1)被分配。此外，对于数值4，(D2，D1)＝(0，0)被分配。
图5示出比较分频器4的例子。待从压控振荡器(VCO)7输出的输出信号fout被输入三模预定标器13的输入端子(I)。在三模预定标器13中，通过执行从M分频开始的±1分频来获得包括分频值(M±1)的任意三个分频值，其中分频值M用作参考设置分频值。使用选择的分频值输入的输出信号fout被分频，并且第一分频信号fpr从输出端子(O)输出。
根据输入分频值设置端子(T1)和(T2)的信号设置在三模预定标器13中选择的分频值。换句话说，如果输入分频值设置端子(T1)和(T2)的信号为(0，0)，则分频值M被选中，如果该信号是(1，0)，则分频值(M-1)被选中，并且如果该信号是(0，1)或者(1，1)，则分频值(M+1)被选中，如图6所示。
随后将被说明的第三分频信号fB被输入到分频值设置端子(T1)。或门17的输出信号被输入到分频值设置端子(T2)。与门18的输出信号和随后将被说明的第二分频信号fA被输入或门17。在从∑Δ调制器8输出的输出信号prs中，符号位S和随后将被说明的第三分频信号fB被输入与门18。
从三模预定标器13输出的第一分频信号fpr被分别输入主计数器14的输入端子(I)、副计数器15和控制计数器16。
主计数器14计数第一分频信号fpr的N个周期，并且从输出端子(O)输出低电平比较信号fp。结果，第一分频信号fpr被N分频。
副计数器15在其初始化端子(R)被馈送比较信号fp。这里，初始化端子(R)用作正逻辑输入。在这个副计数器中的计数操作响应于高电平比较信号fp而起动，该比较信号fp跟随在主计数器14中的计数操作起动之后被输出。副计数器15对第一分频信号fpr的A个周期进行计数，并且从其输出端子(O)输出低电平第二分频信号fA。结果，第一分频信号fpr被A分频。在A个周期的计数之后，第二分频信号fA被维持在低电平，直到主计数器14对第一分频信号fpr的N个周期进行了计数。
控制计数器16在其初始化端子(R)被馈送第二分频信号fA。这里，初始化端子(R)用作负逻辑输入。控制计数器16的计数操作响应于低电平第二分频信号fA而起动，该分频信号fA跟随在副计数器15中对第一分频信号fpr的A个周期的计数操作完成之后被输出。控制计数器对第一分频信号fpr的B个周期进行计数，并且从输出端子(O)输出低电平第三分频信号fB。结果，第一分频信号fpr被B分频。在B个周期的计数之后，第三分频信号fB为被维持在低电平，直到副计数器15对第一分频信号fpr的A个周期进行了计数，从而完成计数操作。
控制计数器16装备有设置端子(T1)和(T2)。待输入到设置端子(T1)和(T2)的2比特数值被设置为计数值B。这里控制计数器16的比特配置为至少B比特。对于待输入到设置端子(T1)和(T2)的2比特数值(T2，T1)＝(0，1)，(1，0)，(1，1)的每个数值，设置B＝1，2，3。这里，从∑Δ调制器8输出的输出信号prs中数值位序列D1和D2被输入设置端子(T1)和(T2)。
图5所示的比较分频器4的操作时序图在图7中示出。图5中的比较分频器4使用在主计数器14中对第一分频信号fpr的N周期的计数作为参考时间，并且对此进行重复从而实现分频操作。图7示出参考时间的时序图。
跟随在主计数器14中对第一分频信号fpr的计数操作起动之后，比较信号fp转变为高电平。同样，响应于比较信号fp到高电平的转变，第二分频信号fA也转变为高电平信号。主计数器14中计数操作继续，直到对第一分频信号fpr的N周期的计数，并且低电平比较信号fp被作为结果输出。副计数器15中的计数操作继续，直到对第一分频信号fpr的A周期的计数。在此期间，第二分频信号fA被维持在高电平，并且响应于A个周期的计数转变为低电平。第二分频信号fA的低电平状态被维持，直到主计数器14对第一分频信号fpr的N周期进行了计数并且比较信号fp转变到高电平。这里，A计数是小于N计数的多个计数。
在响应于副计数器15中对第一分频信号fpr的A个周期进行的计数操作而输出的第二分频信号fA转变为低电平之后，起动控制计数器16中的计数操作。在起动该计数操作之后第三分频信号fB转变到高电平，并且被维持在高电平，直到对第一分频信号fpr的B周期进行了计数。当进行了B个周期的计数时，信号fB转变为低电平，然后，第三分频信号fB的低电平状态被维持，直到在副计数器15中对第一分频信号fpr的A周期进行了计数，并且导致第一分频信号fA转变为低电平。这里，B计数是小于N计数的多个计数。此外，A计数和B计数的和是小于N计数的多个计数。
根据上述操作，在主计数器14对第一分频信号fpr的N周期进行计数的参考时间内，在第二分频信号fA被维持在高电平的第一分频信号fpr的初始的A个周期的时间期间内，第三分频信号fB被维持在低电平。三模预定标器13的分频值设置端子(T1)被馈送第三分频信号fB，因此被馈送低电平，而由于通过或门17被馈送高电平的第二分频信号fA，所以三模预定标器13的分频值设置端子(T2)被馈送高电平。结果，三模预定标器13选择分频值(M+1)，如图6所示。在第一分频信号fpr的初始A个周期内，输出信号fout被(M+1)分频并且导致第一分频信号fpr被输出。
在跟随在初始的A个周期之后的B个周期内，第二分频信号fA是低电平而第三分频信号fB是高电平。三模预定标器13的分频值设置端子(T1)被馈送高电平而三模预定标器13的分频值设置端子(T2)响应于来自∑Δ调制器8的由或门17输出的符号位S而被馈送低电平或者高电平。自与符号位S的逻辑电平同相的逻辑电平输入到逻辑或门17之后，输入到与门18的第三分频信号fB是高电平。如果从∑Δ调制器8输出的伪随机数是负值，则低电平被输入，如果他们是正值，则高电平被输入。结果，在三模预定标器13中，与从∑Δ调制器8输出的伪随机数的符号一起，分频值(M-1)在负值的情况中被选中，并且分频值(M+1)在正值的情况中被选中，如图6所示。B个周期是相应于从∑Δ调制器8输出的伪随机数的绝对数值的多个周期。跟随在第一分频信号fpr的初始的A个周期之后，在相应于伪随机数的绝对数值的B个周期的时间期间，分频值根据伪随机数的符号从M分频增加或者减少±1，并且输出信号fout被分频，由此第一分频信号fpr被输出。
在B个计数之后的剩余周期中，第二分频信号fA和第三分频信号fB都是低电平。此时，三模预定标器13的分频值设置端子(T1)被馈送低电平，而鉴于与门18的输出信号固定为低电平并且因此低电平被输入或门17，三模预定标器13的分频值设置端子(T2)被馈送低电平。结果，三模预定标器13中分频值M被选中，如图6所示。在第一分频信号fpr的A个周期和B个周期之后，输出信号fout被M分频并且然后使得第一分频信号fpr被输出。
如上述文字说明的，在比较器分频器4中的分频值变成
A(M+1)+B(M+x)+M(N-A-B)＝MN+A+Bx
这里，x表示-1或者+1。这是伪随机数中的符号，其中根据符号位S设置任一个数。B是由数值位序列D1和D2设置的伪随机数的绝对数值。换句话说，Bx其本身是伪随机数。因此，由比较器分频器4使用的分频值变为通过相加这样的两个值而获得的分频值，一个值是作为从∑Δ调制器8输出的伪随机数的平均值的预定分数值(F/Q)，另一个值是通过将由主计数器14设置的分频值N乘以在副计数器15中设置的分频值A而获得的分频值。作为结果得到的分频值被分数分频。因为设置分数分频的Bx在每个参考时间中作为伪随机数给出，所以能够获得抑制寄生信号的特性。
在日本专利公开2004-80404中公开的技术中，对于输出信号prs中所包含的初始随机值，将比N个固定分数值更大的偏移值输入比较器分频器40，这可以导致比待输出的指定的分频值更大的分频值。为了消除这个偏移值，在比较分频器40中设置的计数器的计数设置值必须被调整到比偏移值的量更小。因为响应于∑Δ调制器80的调制级而待调整的偏移值不同，所以必须每次都调整构成比较分频器40的计数器的计数值，这变得麻烦。
同样，移位输出信号prs的随机值要求附加的电路，诸如加法器90和转换电路等，这就引出了甚至于简化电路配置和功率消耗的问题。
本申请的实施例的分数分频器PLL设备装备有∑Δ调制器，该∑Δ调制器通过输出为0值、正整数值或者负整数值的伪随机数来执行分数分频操作，并且这些值的平均值是预定的分数值。在此情况中，对于三模预定标器在设置分频值、通过将设置分频值减少-N而获得的分频值-N以及通过将设置分频值增大+N而获得的分频值+N之间切换，分数分频控制单元选择在相应于伪随机数的绝对数值的多个周期中的三模预定标器的输出信号，并且如果伪随机数是负值则向三模预定标器指示分频值-N，而如果伪随机数是正值则向三模预定标器指示分频值+N。
在根据本申请的当前实施例的分数分频PLL设备的控制方法中，通过使用从∑Δ调制器输出的伪随机数(其是0值、正整数值或者负整数值)执行分数分频操作，并且这些值的平均值是预定的分数值。在此情况中，在与伪随机数的绝对数值对应的多个周期中输出三模预定标器的输出信号的时间段期间，如果伪随机数是负值，则三模预定标器的分频值被设置为从设置分频值减去N分频而获得的分频值，如果伪随机数是正值，则三模预定标器的分频值被设置为对设置分频值增加N分频而获得的分频值。
结果，三模预定标器的分频值响应于从∑Δ调制器输出的伪随机数的值和符号被切换到关于设置分频值的分频值-N或者分频值+N。这里，因为伪随机数的平均值被设置为预定分数，所以其中分频值响应于伪随机数而被切换的三模预定标器中的分频值变为将预定分数值乘以N而获得的值。因此，可通过使用伪随机数本身来获得相应于预定分数的分频值。
因为可使用伪随机数本身，所以能够提供一种分数分频PLL设备及其控制方法，其中用于取消偏移值的操作的附加参数的调整(其电路配置可以被简化)不再必需，该调整操作在给予偏移值的情况中被需要。
如上述文字说明的，根据本申请的实施例，当通过使用伪随机数在∑Δ调制器8中实现分数分频时，从∑Δ调制器8输出的负值伪随机数可以如其本身地被处理，因此使得能够相比较于如下的情况执行简单的分数分频，即在偏移值与负值相加以将其转换为非负值之后对分频值执行算术运算的情况。更具体地，因为用于添加偏移值的加法器等的电路配置是不必要的，并且取消了添加到伪随机数的偏移值，所以诸如调整副计数器15的计数值(A计数)之类的麻烦的电路常数调整变得不必要。因此能够简化电路配置并且消除诸如调整电路常数等之类的麻烦的动作。
本公开不限于上述实施例，并且不必说，可执行对它的各种改进和修改而不会脱离本实施例的范围。
例如，尽管在本实施例中给出对如下情况的说明，其中在比较分频器4中，跟随在副计数器15执行计数之后由控制计数器16执行B计数，但是本公开并不限于此。副计数器15的计数操作和控制计数器16的计数操作必须在第一分频信号fpr的操作周期中不重叠。换句话说，除在相邻的操作周期中执行第一分频信号fpr的操作周期中的A计数操作和B计数操外，还可以在互相分隔的操作周期中执行这些计数操作。
同样，尽管给出∑Δ调制器8具有三阶电路配置的说明，但是本公开不限于此。调制器可被类似地配置为具有两阶或者四阶或者更高阶的电路配置。在此情况中，因为数值位序列响应于上述阶而被增加或者减少，所以位宽必须匹配于∑Δ调制器8的级，以便获得使得控制计数器能够计数数值位序列中的位数的位配置。
同样，尽管给出对在本实施例中设置副计数器15的情况的说明，但是本公开不限于此。也可以不设置副计数器15。在此情况中，将被输出的分频值是(MN+Bx)。
同样，尽管给出对如下情况的说明，其中除了作为参考设置分频值的分频值M之外，还为三模预定标器13设置了分频值(M±1)，但是本公开不限于此。也可以设置分频值(M±N)(N是等于2或以上的整数)。
相关申请的交叉引用
本申请基于并且要求于2007年2月20日递交的在先日本专利申请No.2007-038830的优先权，该日本专利申请的整个内容通过引用合并于此。

Claims (14)

1.一种装备有∑Δ调制器的分数分频器锁相环设备，该∑Δ调制器输出0值或者正整数值或负整数值的伪随机数，并且这些值的平均值是预定的分数值，所述设备包括：
三模预定标器，具有设置分频值，和通过将所述设置分频值减少或者增加±N而获得的分频值-N和分频值+N；以及
分数分频控制单元，在与所述伪随机数的绝对数值相应数目的周期内输出所述三模预定标器的输出信号的时间段期间，如果所述伪随机数是负值则该分数分频器控制单元向所述三模预定标器指示所述分频值-N，并且如果所述伪随机数是正值则该分数分频器控制单元向所述三模预定标器指示所述分频值+N。
2.如权利要求1所述的分数分频器锁相环设备，
其中所述分数分频控制单元还包括：
控制计数器，对所述三模预定标器的所述输出信号的周期进行计数，
其中所述控制计数器对所述周期进行计数到目标计数值，该目标计数值是从指定来自所述∑Δ调制器的输出信号的所述伪随机数的绝对数值的数值位序列中提取的，并且
其中直到所述控制计数器对所述周期进行计数到目标计数值，所述三模预定标器的分频值被设置为与指定来自所述∑Δ调制器的输出信号的所述伪随机数的符号的符号位相应的分频值-N或者分频值+N。
3.如权利要求2所述的分数分频器锁相环设备，其中所述控制计数器具有构成所述数值位序列的位数。
4.如权利要求2所述的分数分频器锁相环设备，还包括：
主计数器，对所述三模预定标器的所述输出信号的第一预定数目个周期进行计数；以及
副计数器，对所述三模预定标器的所述输出信号的第二预定数目个周期进行计数，该第二预定数目个周期在数目上小于所述第一预定数目个周期，
其中所述控制计数器在所述副计数器不对周期进行计数时执行计数操作。
5.如权利要求4所述的分数分频器锁相环设备，其中所述控制计数器
响应于所述副计数器的计数操作的完成而起动计数操作。
6.如权利要求4所述的分数分频器锁相环设备，其中在所述副计数器对所述第二预定数目个周期进行计数时，所述三模预定标器的所述分频值被设置为所述分频值+N。
7.如权利要求6所述的分数分频器锁相环设备，其中所述三模预定标器具有N＝1。
8.如权利要求1所述的分数分频器锁相环设备，其中所述伪随机数是MASH型随机数。
9.一种对使用∑Δ调制的分数分频器锁相环设备的控制方法，该∑Δ调制输出0值或者正整数值或负整数值的伪随机数，并且这些值的平均值是预定的分数值，所述控制方法包括：
在与所述伪随机数的绝对数值相应数目的周期中输出三模预定标器的输出信号的时间段期间，在所述伪随机数为负值的情况中，将所述三模预定标器的分频值设置为通过从设置分频值减去N分频而获得的分频值，并且
在与所述伪随机数的绝对数值相应数目的周期中输出所述三模预定标器的输出信号的时间段期间，在所述伪随机数为正值的情况中，将所述三模预定标器的分频值设置为通过向所述设置分频值添加N分频而获得的分频值。
10.如权利要求9所述的对分数分频器锁相环设备的控制方法，还包括：
对所述三模预定标器的所述输出信号的第一预定数目个周期进行计数，以及
对所述三模预定标器的所述输出信号的第二预定数目个周期进行计数，该第二预定数目个周期在数目上小于所述第一预定数目个周期，
其中对所述第二预定数目个周期的计数是在与根据所述随机数的符号对所述三模预定标器的所述分频值的设置不同的定时处执行的。
11.如权利要求10所述的对分数分频器锁相环设备的控制方法，其中响应于对所述第二预定数目个周期的计数的完成，起动对与所述随机数的符号相应的所述三模预定标器的所述分频值的设置。
12.如权利要求10所述的对分数分频器锁相环设备的控制方法，其中在对所述第二预定数目个周期进行计数时，所述三模预定标器的所述分频值被设置为通过将N分频添加到所述设置分频值而获得的分频值。
13.如权利要求12所述的对分数分频器锁相环设备的控制方法，其中所述三模预定标器具有N＝1。
14.如权利要求9所述的对分数分频器锁相环设备的控制方法，其中所述伪随机数是MASH型随机数。
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