JPH027714A - 異常電流時の素子の保護装置 - Google Patents
異常電流時の素子の保護装置Info
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- JPH027714A JPH027714A JP63156765A JP15676588A JPH027714A JP H027714 A JPH027714 A JP H027714A JP 63156765 A JP63156765 A JP 63156765A JP 15676588 A JP15676588 A JP 15676588A JP H027714 A JPH027714 A JP H027714A
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- 230000006698 induction Effects 0.000 claims abstract description 13
- 230000002159 abnormal effect Effects 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 9
- 230000008033 biological extinction Effects 0.000 abstract 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08128—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in composite switches
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は静電誘導形自己消孤素子の保護に係り、特に素
子の異常電流時に好適な素子の保護装置に関する。
子の異常電流時に好適な素子の保護装置に関する。
ＭＯＳ−ＦＥＴのゲート・ソース間にＶＣ！サージ電圧
保護を目的としてツェナーを挿入する事については、三
菱ＭＯＳ−ＦＥＴ／Ｂ１−ＭＯＳモジュー）Ｌｉ （Ｈ
Ｂ９７５６ Ｂ 昭和６２年１゜月）のＰＬＯに記
載されている。
保護を目的としてツェナーを挿入する事については、三
菱ＭＯＳ−ＦＥＴ／Ｂ１−ＭＯＳモジュー）Ｌｉ （Ｈ
Ｂ９７５６ Ｂ 昭和６２年１゜月）のＰＬＯに記
載されている。
一方、三菱電機株式会社発行のＭＯＳ−ＦＥＴモジュー
ル駆動用ベースアンプ（ＴＳＭ−２０３）のＰ４／４に
上記ツェナー電圧（２０Ｖ）が明示されている。現状Ｍ
Ｏ８−ＦＥＴ、Ｂｉ−ＭＯ５゜１ＧＢＴ等の素子のゲー
ト電圧の絶対最大定格は２０ｖであるから素子のゲート
の静電破壊、サージ電圧の保護のみを行なうのであれば
上記ツェナー電圧は２０Ｖ以上に選定する事が公知技術
でありＭＯＳ−ｉｃ等も全てこのしそうで設計されてし
かし、負荷短絡の様な異常電流が流れた場合。
ル駆動用ベースアンプ（ＴＳＭ−２０３）のＰ４／４に
上記ツェナー電圧（２０Ｖ）が明示されている。現状Ｍ
Ｏ８−ＦＥＴ、Ｂｉ−ＭＯ５゜１ＧＢＴ等の素子のゲー
ト電圧の絶対最大定格は２０ｖであるから素子のゲート
の静電破壊、サージ電圧の保護のみを行なうのであれば
上記ツェナー電圧は２０Ｖ以上に選定する事が公知技術
でありＭＯＳ−ｉｃ等も全てこのしそうで設計されてし
かし、負荷短絡の様な異常電流が流れた場合。
例えば１ＧＢＴのコレクタ・エミッタ間のｄｖ／ｄｔに
より各端子間の容量に従い分圧されゲート・エミッタ間
の電位が上昇してしまう。
より各端子間の容量に従い分圧されゲート・エミッタ間
の電位が上昇してしまう。
上記上昇分をΔ■とするとゲート・エミッタ間の電圧は
（１５＋Δｖ）■となりみかけ上オーバードライブされ
一種の正帰還現象を示し、コレクタ電流を成長させ主素
子の信頼性をおびやかす要因となる。
（１５＋Δｖ）■となりみかけ上オーバードライブされ
一種の正帰還現象を示し、コレクタ電流を成長させ主素
子の信頼性をおびやかす要因となる。
つまり主素子の短絡の様な動的な状態を考えればゲート
電圧の上昇分はＯｖ以下にクランプする事が理想的であ
る。
電圧の上昇分はＯｖ以下にクランプする事が理想的であ
る。
以上の様に負荷短絡の様な異常電流時においても主素子
の信頼性を向上させるには公知技術である静電破壊、サ
ージ電圧保護のみを目的とするツェナー電圧（〉ゲート
電圧の絶対最大定格値）では目的を達成する事は出来な
い。
の信頼性を向上させるには公知技術である静電破壊、サ
ージ電圧保護のみを目的とするツェナー電圧（〉ゲート
電圧の絶対最大定格値）では目的を達成する事は出来な
い。
本発明の目的は上記負荷短絡等の異常電流時に発生する
ゲート・エミッタ間の電圧上昇をゲート電圧の絶対最大
定格値以下にクランプ出来る様にツェナー電圧を選定し
、短絡時の異常電流の成長上記目的は、静電誘導形自己
消孤素子のゲート・エミッタ間に並列に定電圧ダイオー
ドを挿入し、この定電圧ダイオードのツェナー電圧を素
子のゲートエミッタ間の絶対最大定格値以上にする事に
より異常電流時のゲート・エミッタ間の電圧上昇を制御
する事で達成される。
ゲート・エミッタ間の電圧上昇をゲート電圧の絶対最大
定格値以下にクランプ出来る様にツェナー電圧を選定し
、短絡時の異常電流の成長上記目的は、静電誘導形自己
消孤素子のゲート・エミッタ間に並列に定電圧ダイオー
ドを挿入し、この定電圧ダイオードのツェナー電圧を素
子のゲートエミッタ間の絶対最大定格値以上にする事に
より異常電流時のゲート・エミッタ間の電圧上昇を制御
する事で達成される。
つまり素子のゲート・エミッタ間に、このゲート・エミ
ッタ間の電圧が、素子の絶対最大定格値以上には、なら
ないようにクランプする回路を入れる。
ッタ間の電圧が、素子の絶対最大定格値以上には、なら
ないようにクランプする回路を入れる。
定電圧ダイオードは静電誘導形自己消孤素子の異常電流
時のゲート・エミッタ間の上昇をあらかじめ選定された
ツェナー電圧にクランプするように動作する。それによ
って、異常時にゲート・エミッタ間の電圧を必要以上に
増加する事がない為短絡時に異常な電流を大幅に制御で
きるので、素子の短絡耐量を強化でき素子の信頼性を一
段と向上できる。
時のゲート・エミッタ間の上昇をあらかじめ選定された
ツェナー電圧にクランプするように動作する。それによ
って、異常時にゲート・エミッタ間の電圧を必要以上に
増加する事がない為短絡時に異常な電流を大幅に制御で
きるので、素子の短絡耐量を強化でき素子の信頼性を一
段と向上できる。
以下、本発明の一実施例を第１図により説明するＲ１−
Ｒ４は抵抗、ｉｃはインバータ、ＰＨ・ＣＥＬは低圧側
と高圧側を電気的に絶縁するフォトカプラ、Ｑｌ、Ｑ２
はｎｐｎトランジスタ、Ｑ３はｐｎｐ）’ランジスタ、
１は主スイツチング素子である静電誘導形自己消孤素子
であり、Ｅｌは主素子１を順バイアスする為の定電圧電
源、Ｅ２は送バイアスする為の定電圧電源である。
Ｒ４は抵抗、ｉｃはインバータ、ＰＨ・ＣＥＬは低圧側
と高圧側を電気的に絶縁するフォトカプラ、Ｑｌ、Ｑ２
はｎｐｎトランジスタ、Ｑ３はｐｎｐ）’ランジスタ、
１は主スイツチング素子である静電誘導形自己消孤素子
であり、Ｅｌは主素子１を順バイアスする為の定電圧電
源、Ｅ２は送バイアスする為の定電圧電源である。
インバータｉｃの入力制御信号に従い主スイツチング素
子１を駆動する最も簡単な回路構成図である。
子１を駆動する最も簡単な回路構成図である。
上記１ｃの出力が”Ｌ″の場合には、フォトカプラＰＨ
−ＣＥＬがオンとなりトランジスタＱ１、Ｑ３がオフ状
態、トランジスタＱ２がオン状態となって主素子１に正
のゲート電圧が印加され主素子１がオン状態となる。一
方、ｉｃの出力がＩＩＨＦＩの場合にはフォトカプラＰ
Ｈ−ＣＥＬがオフとなりトランジスタＱ２のみがオフ状
態、トランジスタＱ１、Ｑ３がオン状態となって主素子
１に負のゲート電圧が印加され主素子１がオフ状態とな
る。
−ＣＥＬがオンとなりトランジスタＱ１、Ｑ３がオフ状
態、トランジスタＱ２がオン状態となって主素子１に正
のゲート電圧が印加され主素子１がオン状態となる。一
方、ｉｃの出力がＩＩＨＦＩの場合にはフォトカプラＰ
Ｈ−ＣＥＬがオフとなりトランジスタＱ２のみがオフ状
態、トランジスタＱ１、Ｑ３がオン状態となって主素子
１に負のゲート電圧が印加され主素子１がオフ状態とな
る。
このようにｉｃの入力信号に従い主素子である静電誘導
形自己消孤索子１にオン・オフ状態のスイッチングを行
なわせる事が出来る。
形自己消孤索子１にオン・オフ状態のスイッチングを行
なわせる事が出来る。
ここで何らかの要因で第７図（ａ）の如き異常電流■。
が流れた場合、主素子である静電誘導形自己消孤素子の
基本構造に起因するコレクタとグー８０間の容量Ｃｃ、
、ゲートＧとエミッタＥ間の容量ＣａＥコレクタＣとエ
ミッタ間の容量Ｃ０によりゲート・エミッタ間電圧■６
．が上昇する。
基本構造に起因するコレクタとグー８０間の容量Ｃｃ、
、ゲートＧとエミッタＥ間の容量ＣａＥコレクタＣとエ
ミッタ間の容量Ｃ０によりゲート・エミッタ間電圧■６
．が上昇する。
第６図に記載の如く静電誘導形自己消孤素子はそのゲー
ト・エミッタ間の電位ｖ６ゆの大きさにより流し得るコ
レクタ電流■。が決定される。又このＩＣはｖａｇが高
い程大きくなる。
ト・エミッタ間の電位ｖ６ゆの大きさにより流し得るコ
レクタ電流■。が決定される。又このＩＣはｖａｇが高
い程大きくなる。
以上の如く静電誘導形自己消孤素子の場合、コレクタに
異常電流が流れると上記記載の如くゲート電圧Ｖ ＧＨ
が順バイアス用定電圧電源Ｅ１よりも上昇し正帰還がか
かった状態となり主素子はオーバードライブされ、異常
電流を成長させ主素子を劣化せしめてしまう。
異常電流が流れると上記記載の如くゲート電圧Ｖ ＧＨ
が順バイアス用定電圧電源Ｅ１よりも上昇し正帰還がか
かった状態となり主素子はオーバードライブされ、異常
電流を成長させ主素子を劣化せしめてしまう。
本発明は上記点に鑑みなされたものであり、第１図に記
載されている如く主素子のゲート・エミッタ間に並列に
定電圧ダイオードを具備する事により、上記異常電流時
のゲート・エミッタ間電圧■６、をこのツェナー電圧に
クランプする事を目的とする。つまりＺＤＩのツェナー
電圧を素子１のゲート・エミッタ間の絶対最大定格値以
上にする。
載されている如く主素子のゲート・エミッタ間に並列に
定電圧ダイオードを具備する事により、上記異常電流時
のゲート・エミッタ間電圧■６、をこのツェナー電圧に
クランプする事を目的とする。つまりＺＤＩのツェナー
電圧を素子１のゲート・エミッタ間の絶対最大定格値以
上にする。
なお図示の実施例ではＺＤＩに対してツェナーダイオー
ドＺＤ２が直列に接続しであるからこのＺＤ２の順方向
電圧降下分だけＺＤＩのツェナー電圧を低く選定する必
要が有る。
ドＺＤ２が直列に接続しであるからこのＺＤ２の順方向
電圧降下分だけＺＤＩのツェナー電圧を低く選定する必
要が有る。
本発明によれば第７図（ｂ）に記載の如く、異常電流時
にゲート・エミッタ間電圧をクランプする事が出来る為
、主素子のコレクタ電流の成長を抑制する事が可能とな
り主素子の信頼性を更に向上できる。一方第２図から第
５図は本発明の他の実施例であり、その目的とする所は
上記第１図の実施効果と同様である。
にゲート・エミッタ間電圧をクランプする事が出来る為
、主素子のコレクタ電流の成長を抑制する事が可能とな
り主素子の信頼性を更に向上できる。一方第２図から第
５図は本発明の他の実施例であり、その目的とする所は
上記第１図の実施効果と同様である。
第２図は、ＺＤ２の代わりにダイオードＤ２を用い順バ
イアス時のみクランプした実施例である。
イアス時のみクランプした実施例である。
第３図は、ダイオードＤ１により異常電流時のゲート・
エミッタ間電位Ｖａｔを定電圧電源Ｅ１にクランプし、
電流の成長を抑制するよう構成した実施例であり同様の
効果が得られる。
エミッタ間電位Ｖａｔを定電圧電源Ｅ１にクランプし、
電流の成長を抑制するよう構成した実施例であり同様の
効果が得られる。
又第４図、第５図はゲート・エミッタ間を低インピーダ
ンスにする為の実施例である。
ンスにする為の実施例である。
以上の実施例を適時組み合わせて併用しても本発明の目
的とする所の効果は同様である。
的とする所の効果は同様である。
又、本発明をＭＯＳ−Ｆ、ＥＴ、Ｂｉ−ＭＯＳ。
１ＧＢＴ等のモジュール内に実装しても全く同様の効果
が得られる。
が得られる。
〔発明の効果〕
本発明によれば、負荷短絡のような異常電流時に静電誘
導形自己消孤素子のゲート・エミッタ間の電圧を規定の
電圧にクランプし、素子の正帰還効果を防止するなど短
絡時の電流成長を抑制でき素子の信頼性を一段と向上で
きるという効果がある。
導形自己消孤素子のゲート・エミッタ間の電圧を規定の
電圧にクランプし、素子の正帰還効果を防止するなど短
絡時の電流成長を抑制でき素子の信頼性を一段と向上で
きるという効果がある。
第１図は本発明の一実施例のゲート回路、第２〜５図は
本発明の他の実施例のゲート回路、第６図は静電誘導形
自己消孤素子のＶＣ！−Ｉ。特性、第７図（ａ）は本発
明未実施時の短絡特性、第７図（ｂ）は本発明実施時の
短絡特性である。 Ｒ１−Ｒ５：抵抗：Ｃ１：コンデンサ； ｉ、 ｃ ：
インバータ；ＰＨ−ＣＥＬ：フォトカプラ；Ｑ１〜Ｑ３
：トランジスタ；Ｅｌ：順バイアス用定電圧電源；Ｄｉ
、Ｄ２：ダイオード＝Ｅ２：逆バイアス用定電圧電源；
Ｃ：コレクタ端子；ＺＤＩ、ＺＤ２：定電正大；Ｇ：ゲ
ート端子；１：静電誘導形自己消孤素子；Ｅ：エミッタ
端子；ｖＣア：コレクタ・エミッタ間電圧；ＶｅＥ：ゲ
ート・エミッタ間電圧；ＩＣ：コレクタ電流；ｔ：時間
；Ｃｃａ：コレクタ・エミッタ間等価容量；Ｃｃａ：コ
レクタ・ゲート間等価容量；ＣＧＥ：ゲート・エミッタ
間等価容量 ′−１＼ど 第 図 ７グ 第 図 （ｂ
本発明の他の実施例のゲート回路、第６図は静電誘導形
自己消孤素子のＶＣ！−Ｉ。特性、第７図（ａ）は本発
明未実施時の短絡特性、第７図（ｂ）は本発明実施時の
短絡特性である。 Ｒ１−Ｒ５：抵抗：Ｃ１：コンデンサ； ｉ、 ｃ ：
インバータ；ＰＨ−ＣＥＬ：フォトカプラ；Ｑ１〜Ｑ３
：トランジスタ；Ｅｌ：順バイアス用定電圧電源；Ｄｉ
、Ｄ２：ダイオード＝Ｅ２：逆バイアス用定電圧電源；
Ｃ：コレクタ端子；ＺＤＩ、ＺＤ２：定電正大；Ｇ：ゲ
ート端子；１：静電誘導形自己消孤素子；Ｅ：エミッタ
端子；ｖＣア：コレクタ・エミッタ間電圧；ＶｅＥ：ゲ
ート・エミッタ間電圧；ＩＣ：コレクタ電流；ｔ：時間
；Ｃｃａ：コレクタ・エミッタ間等価容量；Ｃｃａ：コ
レクタ・ゲート間等価容量；ＣＧＥ：ゲート・エミッタ
間等価容量 ′−１＼ど 第 図 ７グ 第 図 （ｂ
Claims (1)
- 【特許請求の範囲】 １、静電誘導形自己消孤素子（以下主素子という）と前
記主素子を駆動する定電圧電源と入力された制御信号に
応じ開閉動作する制御用素子を介して前記定電圧を前記
主素子のゲートに印加するゲート回路からなる装置にお
いて、前記主素子のゲート・エミッタ間に並列に、逆直
列に接続された定電圧ダイオードを具備し、この定電圧
ダイオードのツェナー電圧を前記素子のゲート・エミッ
タ間の絶対最大定格値よりも低くしたことを特徴とする
異常電流時の素子の保護装置。 ２、上記主素子のゲート端子と上記定電圧電源との間に
前記主素子ゲート端子がアノード側に、前記電源の正電
位側がカソード側となるようにダイオードＤ１を接続し
たことを特徴とする請求項第１項記載の異常電流時の素
子の保護装置。 ３、前記ダイオードは順方向電圧ドロップの低いショッ
トキーバリアダイオードで構成した事を特徴とする請求
項第２項記載の異常電流時の素子の保護装置。 ４、上記主素子のゲート・エミッタ間に並列に抵抗Ｒ５
を具備した事を特徴とする請求項第１項、第２項記載の
いずれか一方の異常電流時の素子の保護装置。 ５、前記ゲート・エミッタ間の並列抵抗Ｒ５は数百オー
ム以下の低抵抗で構成した事を特徴とする請求項第４項
記載の異常電流時の素子の保護装置。 ６、前記素子のゲート・エミッタ間に並列に低インピー
ダンスのコンデンサＣ１を具備した事を特徴とする請求
項第１項・第２項・第４項記載のうちのいずれか１つの
異常電流時の素子の保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156765A JPH027714A (ja) | 1988-06-27 | 1988-06-27 | 異常電流時の素子の保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156765A JPH027714A (ja) | 1988-06-27 | 1988-06-27 | 異常電流時の素子の保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027714A true JPH027714A (ja) | 1990-01-11 |
Family
ID=15634824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156765A Pending JPH027714A (ja) | 1988-06-27 | 1988-06-27 | 異常電流時の素子の保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027714A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259067A (ja) * | 2006-03-23 | 2007-10-04 | Denso Corp | 半導体素子駆動回路 |
| JP2008043003A (ja) * | 2006-08-03 | 2008-02-21 | Fuji Electric Systems Co Ltd | 電圧駆動型半導体素子のゲート駆動装置 |
| JP2008070680A (ja) * | 2006-09-15 | 2008-03-27 | Fuji Electric Device Technology Co Ltd | 表示駆動装置 |
| JP2008211721A (ja) * | 2007-02-28 | 2008-09-11 | Fuji Electric Device Technology Co Ltd | 表示装置駆動回路 |
| WO2011033733A1 (ja) * | 2009-09-15 | 2011-03-24 | 三菱電機株式会社 | ゲート駆動回路 |
| US8217704B2 (en) | 2009-05-13 | 2012-07-10 | Fuji Electric Co., Ltd. | Gate drive device |
| JP2014093892A (ja) * | 2012-11-06 | 2014-05-19 | Fuji Electric Co Ltd | 電圧駆動型半導体素子の駆動装置 |
| US9401705B2 (en) | 2011-07-07 | 2016-07-26 | Fuji Electric Co., Ltd. | Gate driving device |
| JP2019058056A (ja) * | 2017-09-20 | 2019-04-11 | 同方威視技術股▲分▼有限公司 | 固体パルス変調器における保護回路、発振補償回路および給電回路 |
-
1988
- 1988-06-27 JP JP63156765A patent/JPH027714A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5270761B2 (ja) * | 2009-09-15 | 2013-08-21 | 三菱電機株式会社 | ゲート駆動回路 |
| US8519751B2 (en) | 2009-09-15 | 2013-08-27 | Mitsubishi Electric Corporation | Gate drive circuit |
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| US11152932B2 (en) | 2017-09-20 | 2021-10-19 | Nuctech Company Limited | Protection circuit, oscillation compensation circuit and power supply circuit in solid state pulse modulator |
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