JP4818352B2 - 堆積ストレッサ材料の応力レベルを上昇させる方法、及び半導体構造体を形成する方法 - Google Patents

堆積ストレッサ材料の応力レベルを上昇させる方法、及び半導体構造体を形成する方法 Download PDF

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Description

本発明は、半導体デバイスの製造に関し、より具体的にはアモルファス薄膜ストレッサ（ｓｔｒｅｓｓｏｒ）、即ち応力を誘起する材料の応力のレベルを高める方法に関する。
応力工学技術は、半導体デバイスの性能向上に重要な役割を果たしている。そのような応力の応用の典型的な例には、広く使用されている歪み半導体レーザー及び歪みトランジスタ（例えば、歪みチャネル電界効果トランジスタ、ＦＥＴ）、及び相補型金属酸化物半導体（ＣＭＯＳ）回路のような関連する歪み回路が挙げられる。歪みＦＥＴチャネルの場合には、デバイスのチャネル領域が有益に歪んで電子（又はホール）の移動度を高めるようにトランジスタ構造体に応力が加えられ、その結果デバイス速度の実質的な向上がもたらされる。電子及びホールの移動度への結晶格子歪みの好ましい効果は、特定の半導体の結晶対称性に依存し、そしてトランジスタ・チャネル内の歪みテンソルの種々の成分が半導体格子の対称性にどのように関連するか、より具体的には、それらの成分が格子の対称面、対称軸、及び対称中心にどのように関連するかに依存する。
従って、有益なチャネル歪みの型は、（ａ）半導体の型、（ｂ）キャリアの型（電子又はホール）、（ｃ）結晶の配向及びチャネル面の回転、及び（ｄ）チャネル内の電流の向き、に強く依存する。さらに、有益なチャネル歪みは、トランジスタの幾何学的構造及び外部応力の加え方に依存するので、多くの異なる方法で誘起することができる。
１つの有用な例においては、標準的な（１００）シリコン・ウェハの上に形成されたシリコン・ベースのｎＦＥＴ及びｐＦＥＴの両方に、トランジスタのゲートを覆い、ソース／ドレイン領域を部分的に覆う高応力膜を介して応力が印加される。この型の高応力膜は当技術分野では応力ゲート・ライナと呼ばれる。このような応用においては、引張り応力ゲート・ライナがｎＦＥＴデバイスに加えられると電子移動度を改善し、一方、圧縮応力ゲート・ライナはｐＦＥＴデバイスの速度を増すことが示されている。この状況は図１に示される。
具体的には、図１は（断面図により）、絶縁領域１０８で隔てられたｎＦＥＴデバイス領域１０４とｐＦＥＴデバイス領域１０６とを含む半導体基板１０２を備えた半導体構造体１００を示す。ｎＦＥＴデバイス領域１０４の上には、ゲート誘電体１２２と、ｎ型ドーパントでドープされたゲート導体１２４とを含むｎＦＥＴ１２０がある。ｎＦＥＴ１２０は、半導体基板１０２の内部に配置されたソース／ドレイン拡散領域１２６と、少なくともゲート導体１２４の露出側壁の上に配置されたスペーサ１２１とを含む。ｐＦＥＴデバイス領域１０６は、ゲート誘電体１２２と、ｐ型ドーパントでドープされたゲート導体１２４とを含んだｐＦＥＴを含む。ｐＦＥＴ１２８のソース／ドレイン拡散領域１２６は、ｐＦＥＴの設置面積で半導体基板１０２の内部に存在し、スペーサ１２１はまた、少なくともゲート導体１２４の露出側壁の上に存在する。示されるように、引張り窒化物ライナ１３０はｎＦＥＴデバイス領域１０４内に存在し、一方、圧縮窒化物ライナ１３２はｐＦＥＴデバイス領域１０６内に存在する。
この従来技術の例においては、応力ライナ（ライナ１３０及び１３２で表される）は、トランジスタ構造体に力を及ぼすストレッサ材料である。両方のストレッサの形態（この例においては、トランジスタ・チャネルに自己整合したライナ）、その応力の型（引張り又は圧縮）、及びトランジスタ構造体が、それぞれのトランジスタ・チャネル１２５の内部に有益な歪みを生じる。ひとたび、トランジスタの結晶型及び構造並びにストレッサが定まると、ストレッサ内の高レベルの応力がチャネル１２５内により大きな歪みを生じ、より高い性能向上がもたらされる。従って、ストレッサ材料内の応力レベルを上昇させることが非常に望ましい。
他の型のストレッサ材料も従来技術において知られている。例えば、シリコン結晶内に埋め込まれたＳｉＧｅ結晶アイランドは大きな圧縮応力を周囲のＳｉ内に引き起こす。この結晶ストレッサを利用してＳｉベースのｐＦＥＴの性能を向上させることができる。別の例では、アモルファス窒化シリコン・ストレッサがゲート・スペーサの形態に形作られる。
種々の型及び形態のストレッサの組合せもまた、デバイス性能をさらに向上させることが知られている。例えば、前記の埋め込まれたＳｉＧｅ結晶ストレッサを前記のアモルファス応力ゲート・ライナと組み合わせてＳｉベースのｐＦＥＴの性能をさらに改善することができる。
従来技術においてアモルファス応力ゲート・ライナを形成するための進歩はなされたが、引張り及び圧縮歪みの両方の場合に対する応力のレベルを高めるアモルファス・ストレッサ材料を供給する必要がある。そのような材料は、特定のストレッサ形態、半導体結晶の型、半導体デバイスの型、及びデバイスの構造に関わらず、隣接する半導体構造体に有益なレベルの歪みを増加させるために用いられることになる。
さらに、改善されたストレッサ材料は、隣接するミクロ構造体の温度に敏感な要素を保護するために低温（凡そ４００℃〜５５０℃又はそれ以下の程度の）で形成されることが望ましい。例えば、ＧａＡｓなどの特定のＩＩＩ−Ｖ族化合物半導体は、５００℃より高温では不安定である。さらに、シリコン・ベースのトランジスタの特定の要素（例えば、シリサイド・コンタクト及び高活性ドーパント）は高温処理によって有害な影響を受ける可能性がある。
プラズマ強化化学気相堆積（ＰＥＣＶＤ）プロセスは凡そ５００℃より低温で実施される。アモルファス・ストレッサ材料の１つの周知の例は、ＰＥＣＶＤプロセスによって堆積させたアモルファス窒化シリコン膜である。通常、ＰＥＣＶＤによって形成された窒化シリコン膜内の応力は、最適化された気体流量、プラズマ出力及び他の堆積パラメータにより調節される。そのような最適化は、応力の符号（圧縮性又は引張り性）の調節には非常に効果的であるが、応力レベルには僅かな増加をもたらすだけである。
ＰＥＣＶＤ堆積温度を上昇させる（５００℃を越えて）こと、又は、約６００℃又はそれを越える温度で高温急速熱化学気相堆積（ＲＴＣＶＤ）法を用いることによって、ＳｉＮ薄膜内に比較的高い応力レベルを達成することも可能である。ＲＴＣＶＤは高歪み引張りＳｉＮ膜を作ることができるが、ＲＴＣＶＤプロセスの典型的な温度は７００℃に近い。
米国特許出願第１０／２５０，２４１号（２００３年６月１７日出願）
また、圧縮ＲＴＣＶＤ膜が存在することは知られていない。最先端のＣＭＯＳデバイスは、比較的低い中間工程（ｍｉｄｄｌｅ−ｏｆ−ｔｈｅ−ｌｉｎｅ、ＭＯＬ）温度使用計画を有し、それが次第に約４００℃の後工程（ｂａｃｋ−ｅｎｄ−ｏｆ−ｔｈｅ−ｌｉｎｅ、ＢＥＯＬ）温度に近づく。ＭＯＬ温度使用計画の問題は、高温で不安定なＮｉＳｉをベースとするデバイスに対しては特に深刻になっているが、何故ならこれらのデバイス内の欠陥のレベルは４５０℃を越える温度により劇的に上昇するからである。従って、全ての高温ＭＯＬによる解決法は用いることができず、低温（４５０℃未満）でのＰＥＣＶＤ法により高応力レベルを達成することが、６５及び４５ｎｍノードのデバイス技術の重要な要素となっている。
本発明は、アモルファス薄膜ストレッサの応力レベルを、そのストレッサの内部構造を修正することによって上昇させる方法を提供する。本発明の方法は、
基板の少なくとも表面の上に、アモルファス膜ストレッサ材料の第１の部分であって、第１の応力値を規定する機械的歪みの第１の状態を有する前記の第１の部分を形成するステップと、
アモルファス膜ストレッサ材料の第１の部分を、機械的歪みの第１の状態は実質的に変化させずに第１の応力値を増加させるように、高密度化するステップと
を含む。
本発明の方法において、用語「基板」は半導体基板及び／又はＦＥＴを含むことが意図されている。
幾つかの実施形態において、形成するステップ及び高密度化するステップは、アモルファス薄膜ストレッサ材料に対して予め選択された所望の厚さを得るまで何回でも繰り返される。
上記の本発明の方法により形成されるストレッサ膜は、随意に、表面高密度化の後に、その機械的歪みを変える（増加させる）既知の方法の１つで処理してさらにその応力を増加させることができる。ストレッサはまた、随意に、リソグラフィ及びエッチングにより、有用なミクロ構造体への効果を最大にするように任意の形態に成形することができる。
本発明の１つの実施形態においては、アモルファス・ストレッサは、従来の堆積法で形成される水素含有アモルファス窒化シリコン（ＳｉＮ）膜である。堆積後、水素含有アモルファスＳｉＮ膜は、低温プラズマ処理を用いて実施される高密度化プロセスを受けるが、その際、低温プラズマ処理はＳｉＮ膜の上部領域内に活性窒素（例えば、原子状窒素、分子状窒素、又は原子窒素イオンなど）を導入することによってＳｉＮ膜の上部領域の密度を高める。この実施形態において、プラズマ処理は約５５０℃又はそれ以下の温度で実施される。
本発明の方法は、ストレッサの内部応力を高める他の既知の方法と組み合わせて用いることができ、また有用なマイクロデバイスの電気的及び光学的パラメータを改善するように、そのストレッサを賢明に布設する種々の幾何学的スキームで用いることができる。本発明の方法はさらに、約５５０℃又はそれ以下の低い処理温度で機能するので、本発明の方法は温度に敏感なミクロ構造体に対して特に有用である。
薄膜の応力レベルを上昇させるのに用いられる他の既知の後処理は、処理される膜内の機械的な歪みの状態を、実質的にその化学結合を再配置することによって変化させることに向けられる。従って、そのような方法は１つの型の応力だけ（引張り又は圧縮）を増加させるように機能する。例えば、応力窒化シリコン膜の強熱は、その膜内に存在するＳｉ−Ｈ及びＮ−Ｈ結合からの水素原子の切離し又は除去をもたらし、その結果引張り応力のレベルは上昇するが、圧縮応力のレベルは低下する。本発明は、引張り及び圧縮膜の両方に対して等しく効果的に機能するので、そのような従来技術からの脱却法を教示する。
本発明の方法は、堆積膜の応力を増加させながら、堆積膜の機械的歪み状態を保つことに向けられるので、従来技術から脱却するものである。従って、本発明の方法は、堆積時の膜内の歪みの符号及びレベルを独立に最適化すること、並びに結果の膜内の最終的な応力レベルを最適化することを可能にする。
本発明は、アモルファス薄膜ストレッサ材料に対する応力のレベルを、膜の内部構造を修正する技法によって上昇させる方法を提供するものであるが、以下の議論及び本願に添付の図面を参照しながら、以下に詳細に説明される。本願の図面は例証のために与えられるもので、一定の尺度で描かれてはいないことに注意されたい。
本発明の基本的な加工処理ステップを示す図２〜図４を参照する。具体的には、図２は、半導体基板１２の表面上に形成されたアモルファス薄膜ストレッサ材料１４を含む構造体１０を示す。図２〜図４は半導体基板１２の小さな部分だけを示すこと、及び、本発明の方法は図５に示されるようなトランジスタ・デバイスを上部に含む半導体基板１２の全表面にわたって用いることができることに注意されたい。図５に示される構造体は以下で詳細に説明される。以下の議論はストレッサ材料を半導体基板上に堆積させる状況を説明するが、本発明は、ストレッサ材料がＦＥＴの上に、又はＦＥＴ及び半導体基板の両方の上に形成されるときにも同様に良好に機能する。
図２を再び参照すると、構造体は初めに半導体基板１２を準備することで作成される。半導体基板１２は、表面上に配置された１つ又は複数のトランジスタを有する前加工された基板とすることができる。明瞭さのためにトランジスタは図２〜図４の断面図には示されていない。本発明で用いられる半導体基板１２は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他のＩＩＩ／Ｖ族及びＩＩ／ＶＩ族化合物半導体を含んだ任意の半導体材料を含む。半導体基板１２はまた、例えば、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）又はＳｉＧe・オン・インシュレータ基板などの層状半導体基板を含むことができる。半導体基板１２はまた、ドープ型又は非ドープ型とするか、或いは１つ若しくは複数のドープ領域を有することができる。例えば、半導体基板１２は、ウェル領域、ソース／ドレイン拡散領域、ソース／ドレイン延長領域、ハロ領域などを有することができる。半導体基板１２はまた、種々の型の半導体デバイスを互いに絶縁する絶縁領域を含むことができる。半導体基板１２は、例えば、（１１０）、（１００）、又は（１１１）を含む主要な又は副次的な結晶方位を有することができる。半導体基板１２は、無歪み型又は歪み型とするか、或いは歪み領域と無歪み領域の組み合わせを有することができる。
半導体基板１２は、同じ又は異なる半導体材料からなる少なくとも２つの平面領域を含む複合半導体基板とすることができるが、ここで各々の領域は、「複合結晶方位基板上の高性能ＣＭＯＳ ＳＯＩデバイス」と題する同一出願人に譲渡された同時係属中の特許文献１において作成されるように異なる結晶方位を有する。
半導体基板１２を準備した後、アモルファス薄膜ストレッサ材料１４が半導体基板１２の少なくとも表面上に形成される。本発明によれば、本発明のアモルファス薄膜ストレッサ材料１４は、第１の応力値を規定する機械的歪み（圧縮又は引張りの）の第１の状態を有する。第１の応力値は、堆積させる材料、上部に材料が形成される基板、そしてその膜の堆積に用いた方法によって変化し得る。ＰＥＣＶＤ法による堆積時の引張り歪み下にあるアモルファス水素含有ＳｉＮ膜に対する典型的な第１の応力値は凡そ０．５〜１．０ＧＰａであり、一方圧縮歪み下にある同じ膜の典型的な第１の応力値は凡そ１〜１．５ＧＰａである。
アモルファス薄膜ストレッサ材料１４（堆積時の膜と呼ぶことができる）は、例えば、化学気相堆積、プラズマ強化化学気相堆積又は急速熱化学気相堆積を含む従来の堆積プロセスを利用して形成される。典型的には、堆積プロセスは、半導体基板１２の内部又はその上に配置された温度に敏感なあらゆる要素に悪影響を与えないように、約５５０℃又はそれ以下の温度で実施される。アモルファス薄膜ストレッサ材料１４はプラズマ強化化学気相堆積プロセスで形成されることが好ましい。
本発明のこの時点で形成された堆積時のアモルファス薄膜ストレッサ材料１４は、典型的には凡そ１ｎｍから２００ｎｍまでの厚さを有し、約２０ｎｍから約１００ｎｍまでの厚さがより典型的である
アモルファス薄膜ストレッサ材料１４は、例えば、窒化物、酸化物又は金属を含む任意の応力誘起材料を含む。アモルファス・ストレッサ材料１４はＳｉＮから成ることが好ましい。応力誘起材料は水素を含むことができ、従ってここでは、水素含有ＳｉＮのような水素含有材料が完成される。用語「アモルファス」は本明細書では、ストレッサ材料１４が明確な結晶構造をもたないことを表すのに用いられる。
図２に示される堆積時のアモルファス薄膜ストレッサ材料１４は、本発明のこの時点では従来技術のストレッサ材料と変わらない。図３は、堆積時のストレッサ材料１４を含む構造体に高密度化ステップを施した後に形成される構造体を示す。本発明によれば、高密度化ステップは、ストレッサ材料の機械的歪みの第１の状態は実質的に変化させずに第１の応力値を増加させるような条件下で実施される。即ち、本発明の高密度化ステップは、ストレッサ材料１４の応力値を第１の応力値より大きな値に増加させ、一方、その層が圧縮歪み下にあるか又は引張り歪み下にあるかを変更しない。例証として、本発明の高密度化ステップは、引張り歪み水素含有ＳｉＮ材料の応力値を堆積時の値約０．８ＧＰａから第２の応力値約１．２ＧＰａまで増加させ、同時に圧縮歪み材料の応力値もまた堆積時の値約１．４ＧＰａから第２の応力値約２．０ＧＰａまで増加させる。
図３に示されるように、高密度化ステップは、上部領域２０と下部領域１８を有するアモルファス薄膜ストレッサ材料１６を生ずる。上部領域２０は、下部領域１８よりも大きな密度を有し、下部領域１８の密度は典型的には堆積時の膜１４の密度である。上部及び下部領域内の密度は、例えば、ストレッサ材料の型及び厚さ、並びに高密度化ステップの条件を含む多くの因子によって変化し得る。典型的には、そして上に例示されたストレッサ材料に対しては、水素含有ＳｉＮストレッサ膜の下部領域１８は約２．４ｇｍ／ｃｃの密度をもち、一方、同じ膜の上部領域２０は約２．６ｇｍ／ｃｃの密度をもつ。
本発明の高密度化ステップにより形成されたアモルファス薄膜ストレッサ材料１６の上部領域２０の厚さは、用いられる高密度化プロセスの型及び高密度化中に用いられた条件によって変化し得る。典型的には、高密度化により形成される上部領域２０の厚さは、約０．５ｎｍ（好ましくは約１．０ｎｍ）から約５０ｎｍ（好ましくは約２０ｎｍ）までであり、約１ｎｍから約１０ｎｍまでの厚さがより典型的である。
堆積時のアモルファス薄膜ストレッサ材料１４の高密度化は、その層の表面部分の密度を増加させることのできる任意の技法を用いて実施することができる。堆積時の薄膜ストレッサ材料１４の応力値を増加させるのに利用できる高密度化プロセスには、約５００℃若しくはそれ以下の温度で実施されるプラズマ窒化又は放射照射が含まれるが、それらに限定はされない。本発明における高密度化はプラズマ窒化プロセスを用いて達成することが好ましい。
堆積時のアモルファス薄膜ストレッサ材料１４の上部部分を高密度化するためにプラズマ窒化を用いるときには、原子状窒素、分子状窒素、原子窒素イオン又はこれらの組合せを含む任意の窒素含有プラズマを用いることができる。窒素含有プラズマは、例えば、Ｎ２、ＮＯ、ＮＨ３、Ｎ２Ｏ又はこれらの混合物などの任意の窒素含有源から誘導される。前述のように、本発明で用いられるプラズマ窒化プロセスは、約５５０℃又はそれ以下の温度で実施され、約３５０℃から約４５０℃までの温度がより典型的である。プラズマ窒化プロセスは、典型的には約０．５秒から約２００秒までの時間実施され、約５秒から約６０秒までの時間がより典型的である。時間範囲をここで述べた範囲より延長しても応力レベルをさらに改善することはできないことに注意されたい。
本発明のこの時点において、高密度化されたアモルファス薄膜ストレッサ材料１６は、堆積時の膜に比べて大きな応力値を有するが、有用なミクロ構造体への効果（即ち、力を及ぼすこと）を最大にするために、例えばスペーサ又はライナなどの任意の形態に成形することができる。成形はリソグラフィ及びエッチングによって達成することができる。
幾つかの実施形態においては、図４に示されるように、堆積及び高密度化のステップは、非高密度化及び高密度化領域の交互の層を有する多層アモルファス薄膜ストレッサ材料を設けるために何回でも繰り返すことができる。さらに、本発明のステップは、増加した応力値を有し予め設定した厚さを有するストレッサ材料を設けるために何回でも繰り返すことができる。図４においては、構造体は、それぞれが下部の非高密度化領域（１８、１８Ａ及び１８Ｂ）及び上部の高密度化領域（２０、２０Ａ及び２０Ｂ）を有する、３層の高密度化薄膜ストレッサ材料（１６、１６Ａ及び１６Ｂ）を含む。
図４に示される多層アモルファス薄膜ストレッサ材料は、有用なミクロ構造体への効果（即ち、力を及ぼすこと）を最大にするために、例えばスペーサ又はライナなどの任意の形態に成形することができる。また、多層高密度化アモルファス薄膜ストレッサ材料は、随意に、材料の応力値をさらに増加させることのできる任意の従来の方法で処理することができる。
本発明の種々のステップは、堆積ステップと高密度化ステップの間で真空を破ることなくイン・サイチュ（ｉｎ−ｓｉｔｕ）で実施することができるが、或いは、真空は堆積ステップと高密度化ステップの間で又は多重の堆積及び高密度化ステップの間で破ることができる。
前述のように、本発明の方法は、上部に形成されたトランジスタを含む半導体基板の上に形成される応力ライナ材料の応力値を増加させるために用いることができる。そのような構造体は、例えば図５に示される。図５は、下部の非高密度化領域１８及び上部の高密度化領域２０を含む本発明の高密度化アモルファス薄膜ストレッサ材料１６の存在を除いて、図１に類似していることに注意されたい。
具体的には、図５は（断面図により）、絶縁領域５６で隔てられたｎＦＥＴデバイス領域５２とｐＦＥＴデバイス領域５４を有する半導体基板１２を備えた半導体構造体５０を示す。ｎＦＥＴデバイス領域５２の上には、ゲート誘電体５８、及びｎ型ドーパントでドープされたゲート導体６０を含むｎＦＥＴ６６がある。ｎＦＥＴ６６はまた、半導体基板１２の内部に配置されたソース／ドレイン拡散領域６２と、少なくともゲート導体６０の露出側壁上に配置されたスペーサ６４とを含む。ｐＦＥＴデバイス領域５４は、ゲート誘電体５８、及びｐ型ドーパントでドープされたゲート導体６０を含んだｐＦＥＴを含む。ｐＦＥＴ６８のソース／ドレイン拡散領域６２は、ｐＦＥＴ６８の設置面積で半導体基板１２の内部に存在し、スペーサ６４はまた、少なくともゲート導体６０の露出側壁上に存在する。示されるように、領域１８Ｔ及び２０Ｔを含む引張り窒化物ライナ１６Ｔは、ｎＦＥＴデバイス領域５２の内部に存在し、一方、領域１８Ｃ及び２０Ｃを含む圧縮窒化物ライナ１６ＣはｐＦＥＴデバイス領域５４の内部に存在する。
図５に示される構造体は、本発明の負のストレッサ材料が下部領域よりも高い密度をもつ上部領域を有するが、当技術分野で周知の従来の方法を用いて形成される。例えば、絶縁領域５６は、初めにリソグラフィ及びエッチングにより基板内にトレンチを画定することによって形成することができる。エッチング・ステップに続いて、随意のトレンチ誘電体ライナを形成することができ、その後に酸化物などのトレンチ誘電体をトレンチ内に堆積させることができる。トレンチ充填の後で化学機械研磨（ＣＭＰ）又は研削などの平坦化プロセスを実施することができる。或いは、シリコンの位置選定酸化プロセスを用いて絶縁領域を形成することができる。
次に、任意の従来のＣＭＯＳプロセスを利用して、ＦＥＴが半導体基板１２の表面上に形成され、ｎＦＥＴデバイス領域５２及びｐＦＥＴデバイス領域５４が形成される。１つの方法は、ゲート誘電体及びゲート導体を含む層状スタックを半導体基板１２の表面上に形成するステップを含む。ゲート誘電体は、酸化などの熱処理又は従来の堆積法によって形成することができる。本発明において用いることのできるゲート誘電体は、酸化物、窒化物、酸窒化物又はそれらの多層を含む。ゲート導体は従来の堆積法によって形成される。ポリＳｉ又はＳｉＧｅゲートが用いられるときは、導電性材料はイン・サイチュのドーピング堆積プロセスにより、又は堆積及びその後のイオン注入により形成することができる。注入マスク及び異なるイオン注入を用いて異なる導電率のＦＥＴを形成することができる。層状スタックの形成に続いて、少なくともゲート導体（及び隋意にゲート誘電体）をリソグラフィ及びエッチングによりパターン付けする。熱処理を用いて各パターン付けされたゲート領域の周りに保護層を形成することができる。その後、ソース／ドレイン延長部がイオン注入及びアニール処理により形成される。次に側壁スペーサが堆積及びエッチングにより形成され、その後にソース／ドレイン拡散領域がイオン注入及びアニール処理により形成される。上記のＳ／Ｄ延長部を活性化するのに用いられるアニール処理ステップは省くことができ、活性化はソース／ドレイン領域の活性化中に起り得る。幾つかの実施形態においては、側壁スペーサは、本発明の高密度化アモルファス・ストレッサ材料だけを又は別の絶縁材料とともに含むことができる。
この方法に加えて、従来のゲート置き換えプロセスを用いて半導体基板の表面上にＦＥＴを形成することができる。
次に、本発明のストレッサ材料が前述のステップを用いて形成される。具体的には、各々のＦＥＴの上のストレッサ材料は、本発明のステップを用いて単一プロセスで加工処理することができる。代替的に、各々のＦＥＴ上のストレッサ材料は、多重ステップで加工処理されるが、その際、非保護領域内のストレッサ材料の形成中、１つのデバイス領域上にブロック・マスクが形成され、次いでブロック・マスクが除去され、そして本発明のストレッサ材料を含有する先の非保護領域の上にブロック・マスクを形成することによってプロセスが繰り返される。高密度化後に、エッチング・ステップを用いてストレッサ材料を任意の所望の形状に成形することができる。
図６及び図７は、引張り歪み下（図６）及び圧縮歪み下（図７）での本発明の多層高密度化アモルファスＳｉＮストレッサ材料を、多層中断堆積させた従来技術の薄膜ＳｉＮストレッサ材料と比較したグラフである。本発明の材料は「本発明」と標識付けし、従来技術の材料は「従来技術」と標識付けしている。種々のＳｉＮ層の中断堆積法による従来技術のＳｉＮ膜形成方法は、ストレッサ材料の応力値を増加させる既知の手段を与える。これらの図に示されるデータは、本発明の方法はＳｉＮの応力値を、従来技術を用いて達成できる値を超えて、さらに増加させることができることを示す。
具体的には、本発明のプロセスを用いると、各堆積ステップの間に高密度化を施さない類似の多層膜に比べて、応力値の７０％の増加を達成することができる。
ＰＥＣＶＤを利用する本発明の方法を用いて、１６層の応力ＳｉＮ膜を調製した。この多層構造体の各ＳｉＮ層は、１０〜１０，０００Åの間の厚さをもち、各々の堆積の間に
ＳｉＮ膜に活性窒素処理、即ちプラズマ窒化を用いて高密度化を施した。その膜のＸ線反射率（ＸＲＲ）データは、各々の個々の層が２つの領域（下部領域、及び下部領域よりも高い密度を有する上部領域）から成ることを示した。以下の表１は、上部領域の密度をまとめたものである。明らかに活性窒素処理は実質的に高密度の上部膜をもたらす。上部領域の厚さは１５〜２５Åの間と見積られる。処理の最適の継続時間は１０秒から６０秒までである。この時間範囲を超えて処理時間を長くしても、上部領域の密度には何ら実質的な増加は生じず、膜の厚さ又は応力値を増加させることもなかった。
Figure 0004818352
本発明は、その好ましい実施形態に関して詳しく示され説明されているが、当業者であれば、本発明の趣旨と範囲から逸脱することなく形態及び細部における前述の及び他の変更を施すことができることを理解するであろう。従って、本発明は説明され例証された通りの形態及び細部に限定されず、添付の特許請求の範囲に含まれることが意図されている。
本発明は半導体デバイスの製造のために有用である。より具体的には、本発明はアモルファス薄膜ストレッサ内の応力の増加したレベルを提供する。この応力誘起材料により提供される半導体デバイスは、ＣＭＯＳ回路に対して非常に重要な著しく優れた性能を有する。
トランジスタの上部に高応力ＳｉＮライナを付けることによってＣＭＯＳトランジスタのチャネル領域内に応力を発生させる、従来技術の半導体構造体を（断面図で）示す図的記述である。 半導体基板の表面上に形成されるストレッサ材料の応力値を増加させるための本発明の種々の加工処理ステップを（断面図で）示す図的記述である。 半導体基板の表面上に形成されるストレッサ材料の応力値を増加させるための本発明の種々の加工処理ステップを（断面図で）示す図的記述である。 半導体基板の表面上に形成されるストレッサ材料の応力値を増加させるための本発明の種々の加工処理ステップを（断面図で）示す図的記述である。 半導体基板及び半導体基板上に形成されるトランジスタ・デバイスの上部に、本発明の高応力ストレッサ材料を付けることによってＣＭＯＳトランジスタのチャネル領域内に応力を発生させる半導体構造体を（断面図で）示す図的記述である。 本発明のＳｉＮストレッサ材料と、引張り歪みの下で多層中断堆積法によリ形成された従来技術のＳｉＮストレッサ材料との比較を示すグラフである。 本発明のＳｉＮストレッサ材料と、圧縮歪みの下で多層中断堆積法によリ形成された従来技術のＳｉＮストレッサ材料との比較を示すグラフである。
符号の説明
１０：構造体
１２：半導体基板
１４、１６、１６Ａ、１６Ｂ：アモルファス薄膜ストレッサ材料
１８、１８Ａ、１８Ｂ：下部領域（非高密度化領域）
２０、２０Ａ、２０Ｂ：上部領域（高密度化領域）
５０、１００：半導体構造体
１０２：半導体領域
５２、１０４：ｎＦＥＴデバイス領域
５４、１０６：ｐＦＥＴデバイス領域
５６、１０８：絶縁領域
６６、１２０：ｎＦＥＴ
６８，１２８：ｐＦＥＴ
６４、１２１：スペーサ
５８、１２２：ゲート誘電体
６０、１２４：ゲート導体
１２５：トランジスタ・チャネル
６２、１２６：ソース／ドレイン拡散領域
１６Ｔ、１３０：引張り窒化物ライナ
１６Ｃ、１３２：圧縮窒化物ライナ

Claims (16)

  1. 堆積ストレッサ材料の応力レベルを上昇させる方法であって、
    基板の少なくとも表面上にアモルファス膜ストレッサ材料を形成するステップと、
    前記アモルファス膜ストレッサ材料の機械的歪みの状態は実質的に変化させずに当該ストレッサ材料の応力値を増加させるために、前記アモルファス膜ストレッサ材料の上部領域が下部領域に比べてより高い密度を有するように高密度化するステップであって、前記機械的歪みの前記状態は引張り状態又は圧縮状態のいずれか一方である、前記高密度化するステップと
    を含む、前記方法。
  2. 堆積時のストレッサ材料の応力レベルを上昇させる方法であって、
    基板の少なくとも表面上にプラズマ強化化学気相堆積によってアモルファス膜ストレッサ材料を形成するステップと、
    前記アモルファス膜ストレッサ材料の機械的歪みの状態は実質的に変化させずに当該ストレッサ材料の応力値を増加させるために、５５０℃又はそれ以下の温度におけるプラズマ窒化により、前記アモルファス膜ストレッサ材料の上部領域が下部領域に比べてより高い密度を有するように高密度化するステップであって、前記機械的歪みの前記状態は引張り状態又は圧縮状態のいずれか一方である、前記高密度化するステップと
    を含む、前記方法。
  3. 半導体構造体を形成する方法であって、
    絶縁領域によって隔てられた、少なくとも１つのｎＦＥＴを含む少なくとも１つのｎＦＥＴ領域と、少なくとも１つのｐＦＥＴを含む少なくとも１つのｐＦＥＴ領域とを含む半導体基板を準備するステップと、
    前記基板の少なくとも表面上並びに前記ｎＦＥＴ及びｐＦＥＴの上に、アモルファス膜ストレッサ材料を形成するステップと、
    前記アモルファス膜ストレッサ材料の機械的歪みの状態は実質的に変化させずに当該ストレッサ材料の応力値を増加させるために、前記アモルファス膜ストレッサ材料の上部領域が下部領域に比べてより高い密度を有するように高密度化するステップであって、前記機械的歪みの前記状態は引張り状態又は圧縮状態のいずれか一方である、前記高密度化するステップと
    を含む、前記方法。
  4. 前記形成するステップ及び前記高密度化するステップは、予め選択された厚さを有する多層ストレッサ材料を設けるために繰り返される、請求項１〜３のいずれか一項に記載の方法。
  5. 前記アモルファス膜ストレッサ材料は、窒化物、酸化物、又は金属を含む、請求項１〜３のいずれか一項に記載の方法。
  6. 前記アモルファス膜ストレッサ材料は水素をさらに含有する、請求項５に記載の方法。
  7. 前記アモルファス膜ストレッサ材料は、ＳｉＮ又は、水素を含有するＳｉＮを含む、請求項１〜３のいずれか一項に記載の方法。
  8. 前記形成するステップは、５５０℃又はそれ以下の温度で実施される堆積プロセスを含む、請求項１〜３のいずれか一項に記載の方法。
  9. 前記堆積プロセスは、化学気相堆積、プラズマ強化化学気相堆積、又は急速熱化学気相堆積のうちの１つを含む、請求項１〜３のいずれか一項に記載の方法。
  10. 前記高密度化するステップは、プラズマ窒化を含む、請求項１又は３のいずれか一項に記載の方法。
  11. 前記高密度化するステップは、窒素含有プラズマの存在下において、５５０℃又はそれ以下の温度で実施されるプラズマ窒化を含む、請求項１〜３のいずれか一項に記載の方法。
  12. 前記窒素含有プラズマは、原子状窒素、分子状窒素又は原子状窒素イオンのうちの１つを含む、請求項１１に記載の方法。
  13. 前記プラズマ窒化は、０．５秒から２００秒までの時間実施される、請求項２又は１０〜１２のいずれか一項に記載の方法。
  14. 前記高密度化するステップは、前記アモルファス膜ストレッサ材料の上部領域と下部領域を形成する、請求項１〜３のいずれか一項に記載の方法。
  15. 前記上部領域は、０．５ｎｍから５０ｎｍまでの厚さを有する、請求項１〜３のいずれか一項に記載の方法。
  16. 前記高密度化されたアモルファス・ストレッサ膜材料を成形するステップをさらに含む、請求項１〜３のいずれか一項に記載の方法。
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