JP2007005627A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】
電界効果トランジスタの上に応力制御膜を形成し、熱処理又はアンモニア又は水素によるプラズマ処理を施して、応力制御膜の全体又はその一部の材質を変化させることにより応力制御膜の真性応力を変更する工程を有する半導体装置の製造方法。
【選択図】 図4
Description
Doped Drain)領域を形成する。nチャネル型電界効果トランジスタの場合には砒素(As)又は燐(P)をイオン注入し、pチャネル型電界効果トランジスタの場合にはボロン(B)をイオン注入する。次に、プラズマCVDによりシリコン窒化膜とシリコン酸化膜を堆積し、異方性エッチングを施してゲート電極4にゲートサイドウオール5を形成する。次に、ゲート電極4及びゲートサイドウオール5をマスクとしてイオン注入を行い、ソース領域6とドレイン領域7を形成する。nチャネル型電界効果トランジスタの場合には砒素をイオン注入し、pチャネル型電界効果トランジスタの場合にはボロンをイオン注入する。次に、半導体基板1の全面にコバルトをスパッタリングにより堆積し、次に瞬時熱処理(RTA:Rapid Thermal Anneal)を行って、ソース領域6、ドレイン領域7及びゲート電極4の上のコバルトをシリサイド化(CoSi)した導電層8を形成する。
2、22 素子分離領域
3、23、24 ゲート絶縁膜
4、25、26 ゲート電極
5、27、28 ゲートサイドウオール
6、29、31 ソース領域
7、30、32 ドレイン領域
8、33、34 導電層
9 チャネル形成領域
10 応力制御膜
13、37 プラズマ
35 応力制御膜
36 マスク層
40 nチャネル形成領域
41 pチャネル形成領域
Claims (6)
- 基板上にトランジスタを形成する工程と、
前記トランジスタに応力を発生させる応力制御膜を形成する工程と、
前記応力制御膜を形成した後に前記応力制御膜に熱処理又はプラズマ処理を施して応力制御膜の応力を調整する工程と、を有する半導体装置の製造方法。 - 前記熱処理は、少なくとも500℃を超える温度の熱処理であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記トランジスタは電界効果トランジスタであり、前記応力制御膜は前記電界効果型トランジスタのチャネル形成領域に応力を発生させる応力制御膜であって、前記熱処理を施す工程は、前記応力制御膜の応力を、引張り応力が増大する方向に調整する工程であることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 半導体基板上に第一チャネル形成領域を有する第一導電型電界効果トランジスタと第二チャネル形成領域を有する第二導電型電界効果トランジスタとを形成する工程と、
前記第一チャネル形成領域及び第二チャネル形成領域に応力を発生させる応力制御膜を前記第一導電型電界効果トランジスタ及び前記第二導電型電界効果トランジスタの上に形成する工程と、
前記応力制御膜の上にマスク層を形成する工程と、
前記第二導電型電界効果トランジスタの上の前記マスク層を除去する工程と、
前記マスク層が除去された部分の応力制御膜にプラズマ処理を施す工程と、を有する半導体装置の製造方法。 - 前記プラズマ処理は、アンモニア又は水素を含むガスによるプラズマ処理であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法。
- 前記プラズマ処理を施す工程は、前記応力制御膜の応力を、引張り応力が減少する方向に調整する工程であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法。
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007200961A (ja) * | 2006-01-24 | 2007-08-09 | Sharp Corp | 半導体装置およびその製造方法 |
JP2009016407A (ja) * | 2007-07-02 | 2009-01-22 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2013033846A (ja) * | 2011-08-02 | 2013-02-14 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2013077828A (ja) * | 2012-12-05 | 2013-04-25 | Renesas Electronics Corp | 半導体装置の製造方法 |
US8790972B2 (en) | 2010-08-19 | 2014-07-29 | Samsung Electronics Co., Ltd. | Methods of forming CMOS transistors using tensile stress layers and hydrogen plasma treatment |
WO2023127483A1 (ja) * | 2021-12-27 | 2023-07-06 | 東京エレクトロン株式会社 | 基板処理方法および基板処理システム |
WO2023162072A1 (ja) * | 2022-02-24 | 2023-08-31 | 株式会社Kokusai Electric | 成膜方法、半導体装置の製造方法、成膜装置、およびプログラム |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0837308A (ja) * | 1994-07-21 | 1996-02-06 | Matsushita Electron Corp | 薄膜トランジスタの製造方法 |
JPH08203893A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 半導体装置の製造方法 |
JPH10189577A (ja) * | 1996-12-25 | 1998-07-21 | Canon Sales Co Inc | 層間絶縁膜の形成方法、半導体装置及びその製造方法 |
JP2001250949A (ja) * | 2000-03-02 | 2001-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
WO2002043151A1 (en) * | 2000-11-22 | 2002-05-30 | Hitachi, Ltd | Semiconductor device and method for fabricating the same |
JP2002198368A (ja) * | 2000-12-26 | 2002-07-12 | Nec Corp | 半導体装置の製造方法 |
JP2004335980A (ja) * | 2003-05-12 | 2004-11-25 | Sumitomo Electric Ind Ltd | シリコン窒化膜を形成する方法及び半導体装置の製造方法 |
-
2005
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0837308A (ja) * | 1994-07-21 | 1996-02-06 | Matsushita Electron Corp | 薄膜トランジスタの製造方法 |
JPH08203893A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 半導体装置の製造方法 |
JPH10189577A (ja) * | 1996-12-25 | 1998-07-21 | Canon Sales Co Inc | 層間絶縁膜の形成方法、半導体装置及びその製造方法 |
JP2001250949A (ja) * | 2000-03-02 | 2001-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
WO2002043151A1 (en) * | 2000-11-22 | 2002-05-30 | Hitachi, Ltd | Semiconductor device and method for fabricating the same |
JP2002198368A (ja) * | 2000-12-26 | 2002-07-12 | Nec Corp | 半導体装置の製造方法 |
JP2004335980A (ja) * | 2003-05-12 | 2004-11-25 | Sumitomo Electric Ind Ltd | シリコン窒化膜を形成する方法及び半導体装置の製造方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007200961A (ja) * | 2006-01-24 | 2007-08-09 | Sharp Corp | 半導体装置およびその製造方法 |
JP2009016407A (ja) * | 2007-07-02 | 2009-01-22 | Renesas Technology Corp | 半導体装置の製造方法 |
US8790972B2 (en) | 2010-08-19 | 2014-07-29 | Samsung Electronics Co., Ltd. | Methods of forming CMOS transistors using tensile stress layers and hydrogen plasma treatment |
JP2013033846A (ja) * | 2011-08-02 | 2013-02-14 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2013077828A (ja) * | 2012-12-05 | 2013-04-25 | Renesas Electronics Corp | 半導体装置の製造方法 |
WO2023127483A1 (ja) * | 2021-12-27 | 2023-07-06 | 東京エレクトロン株式会社 | 基板処理方法および基板処理システム |
WO2023162072A1 (ja) * | 2022-02-24 | 2023-08-31 | 株式会社Kokusai Electric | 成膜方法、半導体装置の製造方法、成膜装置、およびプログラム |
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