JP2001168337A - Ｓｏｉ半導体集積回路及びその製造方法 - Google Patents
Ｓｏｉ半導体集積回路及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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-
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Abstract
(57)【要約】
【課題】 商業的なＳＯＩ製品に適用可能で、ＳＯＩ
ＭＯＳトランジスタにおけるフローティングボディ効果
を除去するための技術を提供すること。 【解決手段】 トランジスタ活性領域１ａ、その一側に
配置されたボディライン１ｂ、両者間に位置するボディ
延長部１ｅをＳＯＩ基板上に形成し、トランジスタ活性
領域１ａ（ＳＯＩ ＭＯＳトランジスタ）のボディ領域
を前記ボディ延長部１ｅを介して、接地線又は電源線９
と接続されたボディライン１ｂに電気的に接続する。
ＭＯＳトランジスタにおけるフローティングボディ効果
を除去するための技術を提供すること。 【解決手段】 トランジスタ活性領域１ａ、その一側に
配置されたボディライン１ｂ、両者間に位置するボディ
延長部１ｅをＳＯＩ基板上に形成し、トランジスタ活性
領域１ａ（ＳＯＩ ＭＯＳトランジスタ）のボディ領域
を前記ボディ延長部１ｅを介して、接地線又は電源線９
と接続されたボディライン１ｂに電気的に接続する。
Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩ（ｓｉｌｉｃ
ｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）技術に関するもので
あり、特にＳＯＩ ＭＯＳトランジスタのフローティン
グボディ効果を除去するためのＳＯＩ半導体集積回路及
びその製造方法に関するものである。
ｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）技術に関するもので
あり、特にＳＯＩ ＭＯＳトランジスタのフローティン
グボディ効果を除去するためのＳＯＩ半導体集積回路及
びその製造方法に関するものである。
【０００２】
【従来の技術】半導体製造産業において、半導体集積回
路の動作速度を向上させるために寄生容量及び寄生抵抗
を減少させるための多くの努力が払われている。
路の動作速度を向上させるために寄生容量及び寄生抵抗
を減少させるための多くの努力が払われている。
【０００３】ＳＯＩ ＭＯＳトランジスタは少ない接合
容量及び優れた素子分離特性のような固有の長所のた
め、低電力／高速半導体集積回路素子への応用において
バルクＭＯＳトランジスタに比べて優れている。
容量及び優れた素子分離特性のような固有の長所のた
め、低電力／高速半導体集積回路素子への応用において
バルクＭＯＳトランジスタに比べて優れている。
【０００４】これに加えて、ＳＯＩ ＭＯＳトランジス
タは高いパッキング密度と共にソフトエラーに対した耐
性、素子の動作時の消費電力及びラッチアップに対した
耐性が優れる長所を有している。
タは高いパッキング密度と共にソフトエラーに対した耐
性、素子の動作時の消費電力及びラッチアップに対した
耐性が優れる長所を有している。
【０００５】上記したようなＳＯＩ素子の特徴にもかか
わらず、ＳＯＩ半導体集積回路は工程技術及び素子設計
においての技術的な問題によって商業的に広く利用され
ていない。
わらず、ＳＯＩ半導体集積回路は工程技術及び素子設計
においての技術的な問題によって商業的に広く利用され
ていない。
【０００６】図１は従来技術に従う典型的なＳＯＩ Ｍ
ＯＳトランジスタの構造を示す。ＳＯＩ ＭＯＳトラン
ジスタは絶縁膜１５上にゲート電極２０、ゲート絶縁膜
２１、ソース領域２３及びドレイン領域２４を具備す
る。絶縁膜１５の裏面は支持基板１０と接触する。
ＯＳトランジスタの構造を示す。ＳＯＩ ＭＯＳトラン
ジスタは絶縁膜１５上にゲート電極２０、ゲート絶縁膜
２１、ソース領域２３及びドレイン領域２４を具備す
る。絶縁膜１５の裏面は支持基板１０と接触する。
【０００７】ＳＯＩ ＭＯＳトランジスタのボディ領域
３０が絶縁膜１５によって電気的に孤立した状態にある
ので、ボディ領域３０の電圧はソース領域２３、ドレイ
ン領域２４又はゲート電極２０に印加される電圧によっ
て変わる。
３０が絶縁膜１５によって電気的に孤立した状態にある
ので、ボディ領域３０の電圧はソース領域２３、ドレイ
ン領域２４又はゲート電極２０に印加される電圧によっ
て変わる。
【０００８】ＳＯＩ ＭＯＳトランジスタでいわゆるフ
ローティングボディ効果と呼ばれる現象に起因するボデ
ィ領域３０の電圧変動はＳＯＩ素子の適切な動作を阻害
する要因になる。これら阻害要因のうち最も一般的なこ
ととしてキンク（ｋｉｎｋ）効果及びバイポーラ効果を
挙げることができる。
ローティングボディ効果と呼ばれる現象に起因するボデ
ィ領域３０の電圧変動はＳＯＩ素子の適切な動作を阻害
する要因になる。これら阻害要因のうち最も一般的なこ
ととしてキンク（ｋｉｎｋ）効果及びバイポーラ効果を
挙げることができる。
【０００９】チャンネル領域が部分的に空乏化されドレ
イン領域２４に高い電圧が印加されると、ＳＯＩ ＭＯ
Ｓトランジスタに形成される電界はドレイン領域２４の
近傍での衝突イオン化（ｉｍｐａｃｔ ｉｏｎｉｚａｔ
ｉｏｎ）を誘発させる。
イン領域２４に高い電圧が印加されると、ＳＯＩ ＭＯ
Ｓトランジスタに形成される電界はドレイン領域２４の
近傍での衝突イオン化（ｉｍｐａｃｔ ｉｏｎｉｚａｔ
ｉｏｎ）を誘発させる。
【００１０】従って、ＳＯＩ ＭＯＳトランジスタがＮ
ＭＯＳトランジスタである場合に衝突イオン化によって
生成されたホールはボディ領域３０に注入され、それに
よってボディ領域３０は正のポテンシャルを有するよう
に帯電される。ボディ領域３０に蓄積されたこれら正の
電荷はボディ領域３０のポテンシャルを増加させてＳＯ
Ｉ ＭＯＳトランジスタのスレッショルド電圧を減少さ
せる結果を招来する。
ＭＯＳトランジスタである場合に衝突イオン化によって
生成されたホールはボディ領域３０に注入され、それに
よってボディ領域３０は正のポテンシャルを有するよう
に帯電される。ボディ領域３０に蓄積されたこれら正の
電荷はボディ領域３０のポテンシャルを増加させてＳＯ
Ｉ ＭＯＳトランジスタのスレッショルド電圧を減少さ
せる結果を招来する。
【００１１】スレッショルド電圧の減少はドレイン電流
を増加させるのでスレッショルド電圧の変化はＳＯＩ
ＭＯＳトランジスタの出力特性上で“キンク（ｋｉｎ
ｋ）”現象を発生させる。
を増加させるのでスレッショルド電圧の変化はＳＯＩ
ＭＯＳトランジスタの出力特性上で“キンク（ｋｉｎ
ｋ）”現象を発生させる。
【００１２】ボディ領域３０の電圧増加による他の結果
はＭＯＳトランジスタが横型バイポーラトランジスタ構
造、即ちソース領域２３、ボディ領域３０及びドレイン
領域２４で構成されたｎｐｎ構造を含むので横型バイポ
ーラ構造のターンオンである。
はＭＯＳトランジスタが横型バイポーラトランジスタ構
造、即ちソース領域２３、ボディ領域３０及びドレイン
領域２４で構成されたｎｐｎ構造を含むので横型バイポ
ーラ構造のターンオンである。
【００１３】ＭＯＳトランジスタのボディ領域３０が正
の電圧にバイアスされることによって、横型ｎｐｎ構造
のエミッタ及びベース接合に該当するソース領域２３及
びボディ領域３０の間の接合に順バイアスが印加されて
電子がソース領域２３からボディ領域３０に注入され
る。
の電圧にバイアスされることによって、横型ｎｐｎ構造
のエミッタ及びベース接合に該当するソース領域２３及
びボディ領域３０の間の接合に順バイアスが印加されて
電子がソース領域２３からボディ領域３０に注入され
る。
【００１４】ボディ領域３０に注入された電子はドレイ
ン空乏領域に到達してドレイン電流に加わる。結果的
に、ドレイン電流はゲート電極２０の制御下に流れるチ
ャンネル電流よりはむしろ寄生バイポーラトランジスタ
によって支配的に制御される。このような効果を寄生バ
イポーラ効果という。ＳＯＩ ＭＯＳトランジスタの寄
生バイポーラ動作は特にスイッチング回路でダイナミッ
ク漏洩電流を惹起させる。
ン空乏領域に到達してドレイン電流に加わる。結果的
に、ドレイン電流はゲート電極２０の制御下に流れるチ
ャンネル電流よりはむしろ寄生バイポーラトランジスタ
によって支配的に制御される。このような効果を寄生バ
イポーラ効果という。ＳＯＩ ＭＯＳトランジスタの寄
生バイポーラ動作は特にスイッチング回路でダイナミッ
ク漏洩電流を惹起させる。
【００１５】図２（ａ）に示されたような多重送信回路
で、ノードＡ及びＢに全て論理“１”に該当する高電圧
が印加されると、出力ノードＣは論理“１”に該当する
高電圧を示す。次に、ノードＡの電圧が論理“０”に該
当する低電圧にスイッチングされると、出力ノードＣは
高電圧を維持すべきである。
で、ノードＡ及びＢに全て論理“１”に該当する高電圧
が印加されると、出力ノードＣは論理“１”に該当する
高電圧を示す。次に、ノードＡの電圧が論理“０”に該
当する低電圧にスイッチングされると、出力ノードＣは
高電圧を維持すべきである。
【００１６】しかし、ノードＡが論理“０”に該当する
電圧を有しノードＣが論理“１”に該当する電圧を有す
る状態で、ノードＢの電圧がどのような理由であっても
論理“０”に該当する低電圧にスイッチングされると、
出力ノードＣの電圧は寄生バイポーラ効果に起因するダ
イナミック漏洩電流によって瞬間的に論理“０”に近い
電圧に下降する。
電圧を有しノードＣが論理“１”に該当する電圧を有す
る状態で、ノードＢの電圧がどのような理由であっても
論理“０”に該当する低電圧にスイッチングされると、
出力ノードＣの電圧は寄生バイポーラ効果に起因するダ
イナミック漏洩電流によって瞬間的に論理“０”に近い
電圧に下降する。
【００１７】図２（ｂ）は従来技術に従う多重送信回路
のノードＣでの出力電圧の瞬間的な下降現象を示す波形
図である。ここで、横軸は時間（ｔ）を示し縦軸はノー
ドＣの電圧を示す。
のノードＣでの出力電圧の瞬間的な下降現象を示す波形
図である。ここで、横軸は時間（ｔ）を示し縦軸はノー
ドＣの電圧を示す。
【００１８】ＳＯＩ ＭＯＳトランジスタで観察される
フローティングボディ効果に起因して発生するこのよう
な阻害要因を治癒するために幾つかの技術が提案されて
いる。
フローティングボディ効果に起因して発生するこのよう
な阻害要因を治癒するために幾つかの技術が提案されて
いる。
【００１９】例えば、Ｆ．Ａｓｓａｄｅｒａｇｈｉ等は
１９９４年ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔｅｒ、Ｖｏｌ．１５，Ｎｏ．１２に“Ａ ｄ
ｙｎａｍｉｃ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ
ＭＯＳＦＥＴ（ＤＴＭＯＳ）ｆｏｒ ｖｅｒｙ ｌｏｗ
ｖｏｌｔａｇｅ ｏｐｅｒａｔｉｏｎ”というタイト
ルでフローティングボディ効果を減少させるための技術
を提案した。
１９９４年ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔｅｒ、Ｖｏｌ．１５，Ｎｏ．１２に“Ａ ｄ
ｙｎａｍｉｃ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ
ＭＯＳＦＥＴ（ＤＴＭＯＳ）ｆｏｒ ｖｅｒｙ ｌｏｗ
ｖｏｌｔａｇｅ ｏｐｅｒａｔｉｏｎ”というタイト
ルでフローティングボディ効果を減少させるための技術
を提案した。
【００２０】Ｆ．Ａｓｓａｄｅｒａｇｈｉ等はＳＯＩ
ＭＯＳトランジスタのゲートにフローティングされたボ
ディを接続させることでフローティングボディ効果を除
去しようとする試みをした。しかし、ゲート電圧が高く
てソース及びドレイン電圧が低い場合にはソース及びド
レインの間のダイナミック漏洩電流を避けることができ
ないので、これらの技術は低電圧動作に対してのみ適用
が可能である。
ＭＯＳトランジスタのゲートにフローティングされたボ
ディを接続させることでフローティングボディ効果を除
去しようとする試みをした。しかし、ゲート電圧が高く
てソース及びドレイン電圧が低い場合にはソース及びド
レインの間のダイナミック漏洩電流を避けることができ
ないので、これらの技術は低電圧動作に対してのみ適用
が可能である。
【００２１】ＳＯＩ素子でのフローティングボディ効果
を解決するための異なる試みとして、Ｊ．Ｗ．Ｓｌｅｉ
ｇｈｔ等は１９９９年ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．
４６，Ｎｏ．７に“ＤＣａｎｄ ｔｒａｎｓｉｅｎｔ
ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ａｃｏｍｐ
ａｃｔ Ｓｃｈｏｔｔｋｙ ｂｏｄｙ ｃｏｎｔａｃｔ
ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＳＯＩ ｔｒａｎｓ
ｉｓｔｏｒ”というタイトルで新しいＳｃｈｏｔｔｋｙ
ボディコンタクト技術を提案した。
を解決するための異なる試みとして、Ｊ．Ｗ．Ｓｌｅｉ
ｇｈｔ等は１９９９年ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．
４６，Ｎｏ．７に“ＤＣａｎｄ ｔｒａｎｓｉｅｎｔ
ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ａｃｏｍｐ
ａｃｔ Ｓｃｈｏｔｔｋｙ ｂｏｄｙ ｃｏｎｔａｃｔ
ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＳＯＩ ｔｒａｎｓ
ｉｓｔｏｒ”というタイトルで新しいＳｃｈｏｔｔｋｙ
ボディコンタクト技術を提案した。
【００２２】この技術は部分的に空乏化されたＳＯＩト
ランジスタのボディを接触させるための自己整合のＳｃ
ｈｏｔｔｋｙダイオード方法を提供する。ここで、Ｓｃ
ｈｏｔｔｋｙダイオードはソース／ドレインターミナル
に位置してフローティングされたボディをソース／ドレ
イン領域に接触させる。
ランジスタのボディを接触させるための自己整合のＳｃ
ｈｏｔｔｋｙダイオード方法を提供する。ここで、Ｓｃ
ｈｏｔｔｋｙダイオードはソース／ドレインターミナル
に位置してフローティングされたボディをソース／ドレ
イン領域に接触させる。
【００２３】図３（ａ）及び図３（ｂ）は各々従来技術
に従ってボディコンタクトをソース／ドレイン及びゲー
トに接続させるための概略的なレイアウト図である。図
３（ａ）を参照すると、ｎ+ソース領域２３がｐ+領域３
１を通じてボディ領域３０と接続される。
に従ってボディコンタクトをソース／ドレイン及びゲー
トに接続させるための概略的なレイアウト図である。図
３（ａ）を参照すると、ｎ+ソース領域２３がｐ+領域３
１を通じてボディ領域３０と接続される。
【００２４】前者の従来技術に従ってゲート及びボディ
間のコンタクトを図示する図３（ｂ）を参照すると、ボ
ディ領域３０はコンタクト３３を通じてゲート電極２０
と電気的に接続される。
間のコンタクトを図示する図３（ｂ）を参照すると、ボ
ディ領域３０はコンタクト３３を通じてゲート電極２０
と電気的に接続される。
【００２５】
【発明が解決しようとする課題】しかし、従来技術で開
示されたボディコンタクト技術、即ちボディをソース又
はゲートのうちいずれか一つに接続させる技術は商業的
なＳＯＩ半導体集積回路に適用するには基本的な制約が
伴う。
示されたボディコンタクト技術、即ちボディをソース又
はゲートのうちいずれか一つに接続させる技術は商業的
なＳＯＩ半導体集積回路に適用するには基本的な制約が
伴う。
【００２６】即ち、全体回路のうちダイナミック漏洩電
流に関連した部分のみが従来技術によるボディコンタク
ト技術によって受動的に治癒されるが、ＳＯＩ半導体集
積回路の固有のフローティングボディ問題は解決しにく
い。
流に関連した部分のみが従来技術によるボディコンタク
ト技術によって受動的に治癒されるが、ＳＯＩ半導体集
積回路の固有のフローティングボディ問題は解決しにく
い。
【００２７】したがって、例えばＳＯＩ基板上に制作さ
れる６４ビットマイクロプロセッサを構成する約１５０
万個のトランジスタのうち通常５万個乃至１０万個のト
ランジスタのみがボディコンタクト技術によってフロー
ティングボディ効果が治癒され、他は治癒されない。
れる６４ビットマイクロプロセッサを構成する約１５０
万個のトランジスタのうち通常５万個乃至１０万個のト
ランジスタのみがボディコンタクト技術によってフロー
ティングボディ効果が治癒され、他は治癒されない。
【００２８】そこで、ＳＯＩ半導体集積回路においてフ
ローティングボディ効果を除去するための新規な方法及
び構造が要求されている。
ローティングボディ効果を除去するための新規な方法及
び構造が要求されている。
【００２９】本発明は、ＳＯＩ半導体集積回路において
フローティングボディ効果を除去するための技術を提供
することを目的とする。
フローティングボディ効果を除去するための技術を提供
することを目的とする。
【００３０】本発明は、ＳＯＩ半導体集積回路において
キンク効果を解決する技術を提供することを他の目的と
する。
キンク効果を解決する技術を提供することを他の目的と
する。
【００３１】本発明は、ＳＯＩ半導体集積回路において
寄生バイポーラ効果を除去して結果的にダイナミック漏
洩電流を除去する技術を提供することを更に他の目的と
する。
寄生バイポーラ効果を除去して結果的にダイナミック漏
洩電流を除去する技術を提供することを更に他の目的と
する。
【００３２】本発明は、商業的なＳＯＩ製品に適用可能
でフローティングボディ効果を除去して結果的にダイナ
ミック漏洩電流を除去する技術を提供することを更に他
の目的とする。
でフローティングボディ効果を除去して結果的にダイナ
ミック漏洩電流を除去する技術を提供することを更に他
の目的とする。
【００３３】本発明は、従来のレイアウトと互換性を有
しながらフローティングボディ効果を除去するための解
決策を提供することを更に他の目的とする。
しながらフローティングボディ効果を除去するための解
決策を提供することを更に他の目的とする。
【００３４】
【課題を解決するための手段】本発明は、ＳＯＩ ＭＯ
Ｓトランジスタのボディ領域を接地線又は電源線と接続
されたボディラインに電気的に連結させるボディ延長部
を有するＳＯＩ半導体集積回路及びその製造方法を提供
する。
Ｓトランジスタのボディ領域を接地線又は電源線と接続
されたボディラインに電気的に連結させるボディ延長部
を有するＳＯＩ半導体集積回路及びその製造方法を提供
する。
【００３５】本発明に従うＳＯＩ半導体集積回路は絶縁
体によって取り囲まれた少なくとも一つの孤立したＳＯ
Ｉ ＭＯＳトランジスタ、ＳＯＩ ＭＯＳトランジスタ
の一側に配置されたボディライン及びＳＯＩ ＭＯＳト
ランジスタのボディ領域の一側壁とボディラインを電気
的に連結させるボディ延長部を含む。これによって、ボ
ディラインの一側に複数個のＳＯＩトランジスタを配置
させることができる。これに加えて、複数個のＳＯＩト
ランジスタはボディラインの両側に配置させることもで
きる。
体によって取り囲まれた少なくとも一つの孤立したＳＯ
Ｉ ＭＯＳトランジスタ、ＳＯＩ ＭＯＳトランジスタ
の一側に配置されたボディライン及びＳＯＩ ＭＯＳト
ランジスタのボディ領域の一側壁とボディラインを電気
的に連結させるボディ延長部を含む。これによって、ボ
ディラインの一側に複数個のＳＯＩトランジスタを配置
させることができる。これに加えて、複数個のＳＯＩト
ランジスタはボディラインの両側に配置させることもで
きる。
【００３６】ＳＯＩトランジスタは支持基板、この支持
基板上に積層された埋込絶縁層及びこの埋込絶縁層上に
積層された半導体層よりなるＳＯＩ基板の所定領域に形
成される。より具体的には、ＳＯＩトランジスタは半導
体層の所定領域より形成され素子分離膜によって取り囲
まれたトランジスタ活性領域及びこのトランジスタ活性
領域の上面を横切る絶縁されたゲートパターンを含む。
ボディラインはやはり素子分離膜によって取り囲まれ
る。結果的に、トランジスタ活性領域及びボディライン
の側壁は素子分離膜によって取り囲まれる。素子分離膜
は埋込絶縁層と接触する。
基板上に積層された埋込絶縁層及びこの埋込絶縁層上に
積層された半導体層よりなるＳＯＩ基板の所定領域に形
成される。より具体的には、ＳＯＩトランジスタは半導
体層の所定領域より形成され素子分離膜によって取り囲
まれたトランジスタ活性領域及びこのトランジスタ活性
領域の上面を横切る絶縁されたゲートパターンを含む。
ボディラインはやはり素子分離膜によって取り囲まれ
る。結果的に、トランジスタ活性領域及びボディライン
の側壁は素子分離膜によって取り囲まれる。素子分離膜
は埋込絶縁層と接触する。
【００３７】ボディ延長部はトランジスタ活性領域の一
側壁から延長されボディラインと接続される。ボディ延
長部はトランジスタ活性領域より薄い厚さを有する。さ
らに、ボディ延長部の表面はボディ絶縁層によって覆わ
れる。
側壁から延長されボディラインと接続される。ボディ延
長部はトランジスタ活性領域より薄い厚さを有する。さ
らに、ボディ延長部の表面はボディ絶縁層によって覆わ
れる。
【００３８】絶縁されたゲートパターン及びトランジス
タ活性領域の間にはゲート絶縁層が介在され、絶縁され
たゲートパターンの一端はボディ絶縁層と重畳される。
ボディ絶縁層はゲート絶縁層より厚い。従って、絶縁さ
れたゲートパターンに印加される電圧によってボディ延
長部にチャンネルが形成されることを防止することがで
きる。
タ活性領域の間にはゲート絶縁層が介在され、絶縁され
たゲートパターンの一端はボディ絶縁層と重畳される。
ボディ絶縁層はゲート絶縁層より厚い。従って、絶縁さ
れたゲートパターンに印加される電圧によってボディ延
長部にチャンネルが形成されることを防止することがで
きる。
【００３９】本発明に従うＳＯＩ半導体集積回路の製造
方法は、ＳＯＩ基板に少なくとも一つのＳＯＩ ＭＯＳ
トランジスタを形成し、このＳＯＩ ＭＯＳトランジス
タの一側に配置されたボディラインを形成し、前記ＳＯ
Ｉ ＭＯＳトランジスタのボディ領域をボディラインに
電気的に連結させるボディ延長部を形成することを含
む。ここで、ＳＯＩ基板は支持基板、この支持基板上に
形成された埋込絶縁層及びこの埋込絶縁層上に形成され
た半導体層を含む。従って、ボディラインの一側に又は
両側に複数個のＳＯＩ ＭＯＳトランジスタを形成する
ことができる。
方法は、ＳＯＩ基板に少なくとも一つのＳＯＩ ＭＯＳ
トランジスタを形成し、このＳＯＩ ＭＯＳトランジス
タの一側に配置されたボディラインを形成し、前記ＳＯ
Ｉ ＭＯＳトランジスタのボディ領域をボディラインに
電気的に連結させるボディ延長部を形成することを含
む。ここで、ＳＯＩ基板は支持基板、この支持基板上に
形成された埋込絶縁層及びこの埋込絶縁層上に形成され
た半導体層を含む。従って、ボディラインの一側に又は
両側に複数個のＳＯＩ ＭＯＳトランジスタを形成する
ことができる。
【００４０】ＳＯＩ ＭＯＳトランジスタ、ボディライ
ン及びボディ延長部を形成する方法は、半導体層の所定
領域を選択的にエッチングして少なくとも一つの孤立し
たトランジスタ活性領域及びこのトランジスタ活性領域
の一側にボディライン活性領域を限定するトレンチ領域
を形成することを含む。このトレンチ領域は半導体層の
厚さより薄い深さに形成する。これによって、トレンチ
領域の底に半導体層より薄い半導体残留物層が残存す
る。続いて、埋込絶縁層が露出される時まで半導体残留
物層の所定領域を選択的にエッチングして、埋込絶縁層
を露出させる素子分離領域を形成すると同時に、トラン
ジスタ活性領域の一側壁をボディライン活性領域の一側
壁に接続させるボディ延長部を残存させる。したがっ
て、素子分離領域はボディ延長部を露出させるトレンチ
領域より深い。
ン及びボディ延長部を形成する方法は、半導体層の所定
領域を選択的にエッチングして少なくとも一つの孤立し
たトランジスタ活性領域及びこのトランジスタ活性領域
の一側にボディライン活性領域を限定するトレンチ領域
を形成することを含む。このトレンチ領域は半導体層の
厚さより薄い深さに形成する。これによって、トレンチ
領域の底に半導体層より薄い半導体残留物層が残存す
る。続いて、埋込絶縁層が露出される時まで半導体残留
物層の所定領域を選択的にエッチングして、埋込絶縁層
を露出させる素子分離領域を形成すると同時に、トラン
ジスタ活性領域の一側壁をボディライン活性領域の一側
壁に接続させるボディ延長部を残存させる。したがっ
て、素子分離領域はボディ延長部を露出させるトレンチ
領域より深い。
【００４１】続いて、ボディ延長部を露出させるトレン
チ領域及び埋込絶縁層を露出させる素子分離領域内に各
々ボディ絶縁層及び素子分離膜を形成する。さらに、ト
ランジスタ活性領域の上面を横切る絶縁されたゲートパ
ターンを形成する。このゲートパターンはその一端がボ
ディ絶縁層と重畳されるように形成される。ここで、ゲ
ートパターンとトランジスタ活性領域の間にはゲート絶
縁層が介在される。ボディ絶縁層はこのゲート絶縁層よ
り厚い。従って、ゲートパターンに所定の電圧が印加さ
れでもボディ絶縁層下のボディ延長部に反転チャンネル
が形成されることを防止することができる。その後、ボ
ディライン活性領域にＳＯＩ ＭＯＳトランジスタのチ
ャンネル領域、即ち半導体層と同一の導電型不純物を注
入して比抵抗が低いボディラインを形成する。
チ領域及び埋込絶縁層を露出させる素子分離領域内に各
々ボディ絶縁層及び素子分離膜を形成する。さらに、ト
ランジスタ活性領域の上面を横切る絶縁されたゲートパ
ターンを形成する。このゲートパターンはその一端がボ
ディ絶縁層と重畳されるように形成される。ここで、ゲ
ートパターンとトランジスタ活性領域の間にはゲート絶
縁層が介在される。ボディ絶縁層はこのゲート絶縁層よ
り厚い。従って、ゲートパターンに所定の電圧が印加さ
れでもボディ絶縁層下のボディ延長部に反転チャンネル
が形成されることを防止することができる。その後、ボ
ディライン活性領域にＳＯＩ ＭＯＳトランジスタのチ
ャンネル領域、即ち半導体層と同一の導電型不純物を注
入して比抵抗が低いボディラインを形成する。
【００４２】以上のような本発明によれば、ＳＯＩ Ｍ
ＯＳトランジスタのボディ領域がその一側に配置された
ボディライン（接地又は電源）にボディ延長部を介して
接続されるため、フローティングボディ効果を除去して
キンク効果及び寄生バイポーラ効果（ダイナミック漏洩
電流）を除去することができるとともに、商業的なＳＯ
Ｉ製品に適用可能であり、レイアウトも従来と互換性を
有する。
ＯＳトランジスタのボディ領域がその一側に配置された
ボディライン（接地又は電源）にボディ延長部を介して
接続されるため、フローティングボディ効果を除去して
キンク効果及び寄生バイポーラ効果（ダイナミック漏洩
電流）を除去することができるとともに、商業的なＳＯ
Ｉ製品に適用可能であり、レイアウトも従来と互換性を
有する。
【００４３】
【発明の実施の形態】以下、図面を参照しながら本発明
の好適な実施の形態を説明する。図４（ａ）及び図５は
本発明の好ましい実施形態に従うＳＯＩ半導体集積回路
の一部分を概略的に示す平面図及び斜視図である。
の好適な実施の形態を説明する。図４（ａ）及び図５は
本発明の好ましい実施形態に従うＳＯＩ半導体集積回路
の一部分を概略的に示す平面図及び斜視図である。
【００４４】図４（ａ）及び図５を参照してＳＯＩ Ｎ
ＭＯＳトランジスタを含むＳＯＩ半導体集積回路の構造
を説明する。しかし、本発明はＳＯＩ ＰＭＯＳトラン
ジスタを含むＳＯＩ半導体集積回路にも適用することが
可能である。さらに、本発明はＳＯＩ ＮＭＯＳトラン
ジスタ及びＳＯＩ ＰＭＯＳトランジスタを全て含むＳ
ＯＩ半導体集積回路に適合するように変形させることも
可能である。
ＭＯＳトランジスタを含むＳＯＩ半導体集積回路の構造
を説明する。しかし、本発明はＳＯＩ ＰＭＯＳトラン
ジスタを含むＳＯＩ半導体集積回路にも適用することが
可能である。さらに、本発明はＳＯＩ ＮＭＯＳトラン
ジスタ及びＳＯＩ ＰＭＯＳトランジスタを全て含むＳ
ＯＩ半導体集積回路に適合するように変形させることも
可能である。
【００４５】図４（ａ）及び図５を参照すると、ＳＯＩ
基板の所定領域に少なくとも一つの孤立したトランジス
タ活性領域１ａが位置する。このトランジスタ活性領域
１ａの一側にはボディライン１ｂが配置される。具体的
に、トランジスタ活性領域１ａはボディライン１ｂの一
側に配置される。ボディライン１ｂはトランジスタ活性
領域１ａの一側壁から延長されたボディ延長部１ｅと電
気的に接続される。ボディライン１ｂは一直線形態であ
ることが好ましい。ここで、ＳＯＩ基板は支持基板５
３、この支持基板５３上に積層された埋込絶縁層５１及
びこの埋込絶縁層５１上に積層された半導体層からな
る。半導体層は第１導電型を有する。第１導電型はＰ型
又はＮ型でありうる。半導体層の導電型がＰ型である場
合に半導体層にはＳＯＩＮチャンネルＭＯＳトランジス
タが形成される。これとは違って、半導体層の導電型が
Ｎ型である場合に半導体層にはＳＯＩＰチャンネルＭＯ
Ｓトランジスタが形成される。半導体層はシリコン層、
ゲルマニウム層又は化合物半導体層でありうる。
基板の所定領域に少なくとも一つの孤立したトランジス
タ活性領域１ａが位置する。このトランジスタ活性領域
１ａの一側にはボディライン１ｂが配置される。具体的
に、トランジスタ活性領域１ａはボディライン１ｂの一
側に配置される。ボディライン１ｂはトランジスタ活性
領域１ａの一側壁から延長されたボディ延長部１ｅと電
気的に接続される。ボディライン１ｂは一直線形態であ
ることが好ましい。ここで、ＳＯＩ基板は支持基板５
３、この支持基板５３上に積層された埋込絶縁層５１及
びこの埋込絶縁層５１上に積層された半導体層からな
る。半導体層は第１導電型を有する。第１導電型はＰ型
又はＮ型でありうる。半導体層の導電型がＰ型である場
合に半導体層にはＳＯＩＮチャンネルＭＯＳトランジス
タが形成される。これとは違って、半導体層の導電型が
Ｎ型である場合に半導体層にはＳＯＩＰチャンネルＭＯ
Ｓトランジスタが形成される。半導体層はシリコン層、
ゲルマニウム層又は化合物半導体層でありうる。
【００４６】トランジスタ活性領域１ａ、ボディライン
１ｂ及びボディ延長部１ｅは半導体層の所定領域からな
る。さらに、これら三領域は全て同一の導電型を有す
る。ボディ延長部１ｅはトランジスタ活性領域１ａ及び
ボディライン１ｂより薄い厚さを有し、ボディ延長部１
ｅの底面は埋込絶縁層５１と接触する。従って、ボディ
延長部１ｅの上面はトランジスタ活性領域１ａ及びボデ
ィライン１ｂの上面より低い。ボディ延長部１ｅの上面
はボディ絶縁層３ａによって覆われる。さらに、トラン
ジスタ活性領域１ａ、ボディ延長部１ｅ及びボディライ
ン１ｂ周辺の埋込絶縁層５１は素子分離膜（図示せず）
によって覆われる。
１ｂ及びボディ延長部１ｅは半導体層の所定領域からな
る。さらに、これら三領域は全て同一の導電型を有す
る。ボディ延長部１ｅはトランジスタ活性領域１ａ及び
ボディライン１ｂより薄い厚さを有し、ボディ延長部１
ｅの底面は埋込絶縁層５１と接触する。従って、ボディ
延長部１ｅの上面はトランジスタ活性領域１ａ及びボデ
ィライン１ｂの上面より低い。ボディ延長部１ｅの上面
はボディ絶縁層３ａによって覆われる。さらに、トラン
ジスタ活性領域１ａ、ボディ延長部１ｅ及びボディライ
ン１ｂ周辺の埋込絶縁層５１は素子分離膜（図示せず）
によって覆われる。
【００４７】トランジスタ活性領域１ａの上面にゲート
電極５を含む絶縁されたゲートパターンが積層される。
ゲート電極５はトランジスタ活性領域１ａの上面を横切
って、その一端はボディ絶縁層３ａと重畳される。ゲー
ト電極５及びトランジスタ活性領域１ａの間にはゲート
絶縁層（図示せず）が介在される。ボディ絶縁層３ａは
ゲート絶縁層より厚い厚さを有する。従ってゲート電極
５にＳＯＩ半導体集積回路の動作電圧が印加されでもボ
ディ延長部１ｅの表面に反転チャンネルが形成されるこ
とを防止することができる。
電極５を含む絶縁されたゲートパターンが積層される。
ゲート電極５はトランジスタ活性領域１ａの上面を横切
って、その一端はボディ絶縁層３ａと重畳される。ゲー
ト電極５及びトランジスタ活性領域１ａの間にはゲート
絶縁層（図示せず）が介在される。ボディ絶縁層３ａは
ゲート絶縁層より厚い厚さを有する。従ってゲート電極
５にＳＯＩ半導体集積回路の動作電圧が印加されでもボ
ディ延長部１ｅの表面に反転チャンネルが形成されるこ
とを防止することができる。
【００４８】ゲート電極５の一側に位置するトランジス
タ活性領域１ａには第２導電型のソース領域１ｓが形成
され、ゲート電極５の他の一側に位置するトランジスタ
活性領域１ａには第２導電型のドレイン領域１ｄが形成
される。これによって、ゲート電極５の下部のトランジ
スタ活性領域１ａはチャンネル領域を含むボディ領域１
ｃに該当する。ゲート電極５、ソース／ドレイン領域１
ｓ，１ｄ及びボディ領域１ｃはＳＯＩ ＰＭＯＳトラン
ジスタを構成する。これに加えて、ゲート電極５又はゲ
ート電極５を含むゲートパターンの側壁には絶縁スペー
サ（図示せず）を形成することができる。ソース／ドレ
イン領域１ｓ，１ｄ及びボディライン１ｂ上に金属シリ
サイド層（図示せず）を積層することもできる。この金
属シリサイド層は絶縁スペーサによりゲート電極５と電
気的に隔離される。さらに、ゲート電極５上に金属シリ
サイド層が積層されることもある。
タ活性領域１ａには第２導電型のソース領域１ｓが形成
され、ゲート電極５の他の一側に位置するトランジスタ
活性領域１ａには第２導電型のドレイン領域１ｄが形成
される。これによって、ゲート電極５の下部のトランジ
スタ活性領域１ａはチャンネル領域を含むボディ領域１
ｃに該当する。ゲート電極５、ソース／ドレイン領域１
ｓ，１ｄ及びボディ領域１ｃはＳＯＩ ＰＭＯＳトラン
ジスタを構成する。これに加えて、ゲート電極５又はゲ
ート電極５を含むゲートパターンの側壁には絶縁スペー
サ（図示せず）を形成することができる。ソース／ドレ
イン領域１ｓ，１ｄ及びボディライン１ｂ上に金属シリ
サイド層（図示せず）を積層することもできる。この金
属シリサイド層は絶縁スペーサによりゲート電極５と電
気的に隔離される。さらに、ゲート電極５上に金属シリ
サイド層が積層されることもある。
【００４９】ＳＯＩ ＭＯＳトランジスタ及び金属シリ
サイド層を含むＳＯＩ基板は層間絶縁膜（図示せず）に
よって覆われる。さらに、層間絶縁膜上には電源線又は
接地線のような配線９が形成される。この配線９は層間
絶縁膜の所定領域を貫通するコンタクトホール７を通じ
てボディライン１ｂと電気的に接続される。ここで、Ｓ
ＯＩ ＭＯＳトランジスタがＰチャンネルトランジスタ
である場合には配線９は電源線に該当し、ＳＯＩ ＭＯ
ＳトランジスタがＮチャンネルトランジスタである場合
には配線９は接地線に該当する。
サイド層を含むＳＯＩ基板は層間絶縁膜（図示せず）に
よって覆われる。さらに、層間絶縁膜上には電源線又は
接地線のような配線９が形成される。この配線９は層間
絶縁膜の所定領域を貫通するコンタクトホール７を通じ
てボディライン１ｂと電気的に接続される。ここで、Ｓ
ＯＩ ＭＯＳトランジスタがＰチャンネルトランジスタ
である場合には配線９は電源線に該当し、ＳＯＩ ＭＯ
ＳトランジスタがＮチャンネルトランジスタである場合
には配線９は接地線に該当する。
【００５０】一方、ＳＯＩ ＭＯＳトランジスタ、正し
くは複数個のＳＯＩ ＭＯＳトランジスタは図４（ｂ）
に図示されたようにボディライン１ｂの両側に配置する
こともできる。ここで、各ＳＯＩ ＭＯＳトランジスタ
の構造は図４（ａ）及び図５で説明したＳＯＩ ＭＯＳ
トランジスタの構造と同一である。
くは複数個のＳＯＩ ＭＯＳトランジスタは図４（ｂ）
に図示されたようにボディライン１ｂの両側に配置する
こともできる。ここで、各ＳＯＩ ＭＯＳトランジスタ
の構造は図４（ａ）及び図５で説明したＳＯＩ ＭＯＳ
トランジスタの構造と同一である。
【００５１】図６乃至図１１は本発明に従うＳＯＩ半導
体集積回路を製造する方法を説明するための断面図であ
る。ここで、図６乃至図１１の各図において、（ａ）は
図４（ａ）のＩ−Ｉ′線に従う断面図であり、（ｂ）は
図４（ａ）のＩＩ−ＩＩ′線に従う断面図であり、
（ｃ）は図４（ａ）のＩＩＩ−ＩＩＩ′線に従う断面図
である。
体集積回路を製造する方法を説明するための断面図であ
る。ここで、図６乃至図１１の各図において、（ａ）は
図４（ａ）のＩ−Ｉ′線に従う断面図であり、（ｂ）は
図４（ａ）のＩＩ−ＩＩ′線に従う断面図であり、
（ｃ）は図４（ａ）のＩＩＩ−ＩＩＩ′線に従う断面図
である。
【００５２】図６を参照すると、ＳＯＩ基板２上にトレ
ンチマスク層６０を形成する。ＳＯＩ基板２は支持基板
５３、この支持基板５３上に形成された埋込絶縁層５１
及びこの埋込絶縁層５１上に形成された半導体層１から
構成される。ここで、半導体層１は第１導電型、例えば
Ｐ型である。しかし、第１導電型はＮ型でもありうる。
従って、トレンチマスク層６０は第１導電型の半導体層
１上に形成される。トレンチマスク層６０は順次に積層
されたパッド酸化層５５及びパッド窒化層５７を含む。
これに加えて、トレンチマスク層６０はパッド窒化層５
７上に形成されたハードマスク層５９を更に含むことが
できる。ハードマスク層５９はシリコン層のような半導
体層１に対して高いエッチング選択比を有するＣＶＤ酸
化層で形成することが好ましい。トレンチマスク層６０
上に第１フォトレジストパターン６１を形成する。この
第１フォトレジストパターン６１のうち少なくとも一つ
は孤立したトランジスタ活性領域を限定する。他の一つ
の第１フォトレジストパターン６１はトランジスタ活性
領域の一側にボディライン活性領域を限定する。
ンチマスク層６０を形成する。ＳＯＩ基板２は支持基板
５３、この支持基板５３上に形成された埋込絶縁層５１
及びこの埋込絶縁層５１上に形成された半導体層１から
構成される。ここで、半導体層１は第１導電型、例えば
Ｐ型である。しかし、第１導電型はＮ型でもありうる。
従って、トレンチマスク層６０は第１導電型の半導体層
１上に形成される。トレンチマスク層６０は順次に積層
されたパッド酸化層５５及びパッド窒化層５７を含む。
これに加えて、トレンチマスク層６０はパッド窒化層５
７上に形成されたハードマスク層５９を更に含むことが
できる。ハードマスク層５９はシリコン層のような半導
体層１に対して高いエッチング選択比を有するＣＶＤ酸
化層で形成することが好ましい。トレンチマスク層６０
上に第１フォトレジストパターン６１を形成する。この
第１フォトレジストパターン６１のうち少なくとも一つ
は孤立したトランジスタ活性領域を限定する。他の一つ
の第１フォトレジストパターン６１はトランジスタ活性
領域の一側にボディライン活性領域を限定する。
【００５３】図７を参照すると、第１フォトレジストパ
ターン６１をエッチングマスクに使用して半導体層１が
露出される時までトレンチマスク層６０をエッチングす
る。その結果、少なくとも一つの第１トレンチマスクパ
ターン６０ａ及び第２トレンチマスクパターン６０ｂが
形成される。第１トレンチマスクパターン６０ａは順次
に積層された第１パッド酸化層パターン５５ａ、第１パ
ッド窒化層パターン５７ａ及び第１ハードマスクパター
ン５９ａを含み、第２トレンチマスクパターン６０ｂは
順次に積層された第２パッド酸化層パターン５５ｂ、第
２パッド窒化層パターン５７ｂ及び第２ハードマスクパ
ターン５９ｂを含む。続いて、第１フォトレジストパタ
ーン６１を除去する。
ターン６１をエッチングマスクに使用して半導体層１が
露出される時までトレンチマスク層６０をエッチングす
る。その結果、少なくとも一つの第１トレンチマスクパ
ターン６０ａ及び第２トレンチマスクパターン６０ｂが
形成される。第１トレンチマスクパターン６０ａは順次
に積層された第１パッド酸化層パターン５５ａ、第１パ
ッド窒化層パターン５７ａ及び第１ハードマスクパター
ン５９ａを含み、第２トレンチマスクパターン６０ｂは
順次に積層された第２パッド酸化層パターン５５ｂ、第
２パッド窒化層パターン５７ｂ及び第２ハードマスクパ
ターン５９ｂを含む。続いて、第１フォトレジストパタ
ーン６１を除去する。
【００５４】続いて、第１及び第２トレンチマスクパタ
ーン６０ａ、６０ｂをエッチングマスクに使用して露出
された半導体層１をエッチングしてトレンチ領域Ｔ１を
形成する。この時、露出された半導体層１を半導体層１
の初期厚さより薄い厚さとなるようにエッチングする。
その結果、トレンチ領域Ｔ１の底に半導体残留物層が残
存する。トレンチ領域Ｔ１は少なくとも一つのトランジ
スタ活性領域１ａ及びボディライン活性領域１ｂを限定
する。これによって、トランジスタ活性領域１ａ及びボ
ディライン活性領域１ｂ周辺の埋込絶縁層５１は半導体
残留物層によって依然覆われる。
ーン６０ａ、６０ｂをエッチングマスクに使用して露出
された半導体層１をエッチングしてトレンチ領域Ｔ１を
形成する。この時、露出された半導体層１を半導体層１
の初期厚さより薄い厚さとなるようにエッチングする。
その結果、トレンチ領域Ｔ１の底に半導体残留物層が残
存する。トレンチ領域Ｔ１は少なくとも一つのトランジ
スタ活性領域１ａ及びボディライン活性領域１ｂを限定
する。これによって、トランジスタ活性領域１ａ及びボ
ディライン活性領域１ｂ周辺の埋込絶縁層５１は半導体
残留物層によって依然覆われる。
【００５５】図８を参照すると、半導体残留物層の所定
領域上に第２フォトレジストパターン６３を形成する。
この第２フォトレジストパターン６３は図８（ａ）及び
図８（ｃ）に示されたようにトランジスタ活性領域１ａ
及びボディライン活性領域１ｂの間の半導体残留物層の
所定領域を覆う。その後、埋込絶縁層５１が露出される
時まで第２フォトレジストパターン６３及び第１及び第
２トレンチマスクパターン６０ａ、６０ｂをエッチング
マスクに使用して半導体残留物層をエッチングする。そ
の結果、埋込絶縁層５１を露出させる素子分離領域Ｔ２
が形成されると同時に第２フォトレジストパターン６３
下に図８（ａ）及び図８（ｃ）に図示されたように半導
体残留物層の一部分よりなるボディ延長部１ｅが形成さ
れる。従って、ボディライン活性領域１ｂはボディ延長
部１ｅを通じてトランジスタ活性領域１ａと電気的に接
続される。
領域上に第２フォトレジストパターン６３を形成する。
この第２フォトレジストパターン６３は図８（ａ）及び
図８（ｃ）に示されたようにトランジスタ活性領域１ａ
及びボディライン活性領域１ｂの間の半導体残留物層の
所定領域を覆う。その後、埋込絶縁層５１が露出される
時まで第２フォトレジストパターン６３及び第１及び第
２トレンチマスクパターン６０ａ、６０ｂをエッチング
マスクに使用して半導体残留物層をエッチングする。そ
の結果、埋込絶縁層５１を露出させる素子分離領域Ｔ２
が形成されると同時に第２フォトレジストパターン６３
下に図８（ａ）及び図８（ｃ）に図示されたように半導
体残留物層の一部分よりなるボディ延長部１ｅが形成さ
れる。従って、ボディライン活性領域１ｂはボディ延長
部１ｅを通じてトランジスタ活性領域１ａと電気的に接
続される。
【００５６】図９を参照すると、第２フォトレジストパ
ターン６３を除去する。続いて、トレンチ領域Ｔ１及び
素子分離領域Ｔ２が形成された結果物全面にＣＶＤ酸化
膜のような絶縁層を形成する。この時、絶縁層はトレン
チ領域Ｔ１及び素子分離領域Ｔ２を完全に満たすように
形成することが好ましい。
ターン６３を除去する。続いて、トレンチ領域Ｔ１及び
素子分離領域Ｔ２が形成された結果物全面にＣＶＤ酸化
膜のような絶縁層を形成する。この時、絶縁層はトレン
チ領域Ｔ１及び素子分離領域Ｔ２を完全に満たすように
形成することが好ましい。
【００５７】次に、第１及び第２トレンチマスクパター
ン６０ａ、６０ｂが露出される時まで絶縁層を平坦化さ
せて埋込絶縁層５１及びボディ延長部１ｅ上に各々素子
分離膜３ｂ及びボディ絶縁層３ａを形成する。この時、
第１及び第２パッド窒化層パターン５７ａ，５７ｂはエ
ッチング阻止膜としての役割をする。従って、トレンチ
マスク層６０がＣＶＤ酸化層５９を含む場合には、エッ
チバック工程又は化学機械的研磨（ＣＭＰ；ｃｈｅｍｉ
ｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）
工程のような平坦化工程を実施する間に第１及び第２ハ
ードマスクパターン５９ａ、５９ｂが除去される。結果
的に、ボディ絶縁層３ａ及び素子分離膜３ｂを形成した
後は第１及び第２変形トレンチマスクパターン６０
ａ′、６０ｂ′が残存する。
ン６０ａ、６０ｂが露出される時まで絶縁層を平坦化さ
せて埋込絶縁層５１及びボディ延長部１ｅ上に各々素子
分離膜３ｂ及びボディ絶縁層３ａを形成する。この時、
第１及び第２パッド窒化層パターン５７ａ，５７ｂはエ
ッチング阻止膜としての役割をする。従って、トレンチ
マスク層６０がＣＶＤ酸化層５９を含む場合には、エッ
チバック工程又は化学機械的研磨（ＣＭＰ；ｃｈｅｍｉ
ｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）
工程のような平坦化工程を実施する間に第１及び第２ハ
ードマスクパターン５９ａ、５９ｂが除去される。結果
的に、ボディ絶縁層３ａ及び素子分離膜３ｂを形成した
後は第１及び第２変形トレンチマスクパターン６０
ａ′、６０ｂ′が残存する。
【００５８】図１０を参照すると、通常の技術を使用し
て第１及び第２変形トレンチマスクパターン６０ａ′、
６０ｂ′を除去してトランジスタ活性領域１ａ及びボデ
ィライン活性領域１ｂを露出させる。続いて、露出され
たトランジスタ活性領域１ａ及びボディライン活性領域
１ｂ上にゲート絶縁層６５を形成する。さらに、ゲート
絶縁層６５を含む基板全面にゲート物質層を形成する。
このゲート物質層は導電層及びキャッピング絶縁層を順
次に積層させて形成する。より詳細には、導電層はドー
ピングされたポリシリコン層で形成し、キャッピング絶
縁層はＣＶＤ酸化層又はシリコン窒化層で形成する。他
の方法では、ゲート物質層は導電層のみで形成すること
ができる。
て第１及び第２変形トレンチマスクパターン６０ａ′、
６０ｂ′を除去してトランジスタ活性領域１ａ及びボデ
ィライン活性領域１ｂを露出させる。続いて、露出され
たトランジスタ活性領域１ａ及びボディライン活性領域
１ｂ上にゲート絶縁層６５を形成する。さらに、ゲート
絶縁層６５を含む基板全面にゲート物質層を形成する。
このゲート物質層は導電層及びキャッピング絶縁層を順
次に積層させて形成する。より詳細には、導電層はドー
ピングされたポリシリコン層で形成し、キャッピング絶
縁層はＣＶＤ酸化層又はシリコン窒化層で形成する。他
の方法では、ゲート物質層は導電層のみで形成すること
ができる。
【００５９】続いて、ゲート物質層をパターニングして
トランジスタ活性領域１ａの上面を横切る絶縁されたゲ
ートパターン６７を形成する。この絶縁されたゲートパ
ターン６７の一端は図１０（ａ）及び図１０（ｃ）に図
示されたようにボディ絶縁層３ａと重畳される。ここ
で、導電層及びキャッピング絶縁層を順次に積層させて
ゲート物質層を形成する場合にはゲートパターン６７は
導電層よりなるゲート電極５及びキャッピング絶縁層よ
りなるキャッピング絶縁層パターン６を含む。しかし、
キャッピング絶縁層の形成を省略する場合にはゲートパ
ターン６７はゲート電極５のみからなる。
トランジスタ活性領域１ａの上面を横切る絶縁されたゲ
ートパターン６７を形成する。この絶縁されたゲートパ
ターン６７の一端は図１０（ａ）及び図１０（ｃ）に図
示されたようにボディ絶縁層３ａと重畳される。ここ
で、導電層及びキャッピング絶縁層を順次に積層させて
ゲート物質層を形成する場合にはゲートパターン６７は
導電層よりなるゲート電極５及びキャッピング絶縁層よ
りなるキャッピング絶縁層パターン６を含む。しかし、
キャッピング絶縁層の形成を省略する場合にはゲートパ
ターン６７はゲート電極５のみからなる。
【００６０】続いて、ゲートパターン６７をイオン注入
マスクに使用してトランジスタ活性領域１ａに選択的に
第２導電型の不純物を注入して、ゲートパターン６７の
両側に各々低濃度不純物領域１ｓ′、１ｄ′を形成す
る。ここで、第２導電型は第１導電型と反対の導電型で
ある。例えば、第１導電型がＰ型である場合は第２導電
型はＮ型である。低濃度不純物領域１ｓ′、１ｄ′の間
のトランジスタ活性領域１ａはボディ領域１ｃに該当す
る。このボディ領域１ｃはゲートパターン６７の下部の
チャンネル領域を含む。
マスクに使用してトランジスタ活性領域１ａに選択的に
第２導電型の不純物を注入して、ゲートパターン６７の
両側に各々低濃度不純物領域１ｓ′、１ｄ′を形成す
る。ここで、第２導電型は第１導電型と反対の導電型で
ある。例えば、第１導電型がＰ型である場合は第２導電
型はＮ型である。低濃度不純物領域１ｓ′、１ｄ′の間
のトランジスタ活性領域１ａはボディ領域１ｃに該当す
る。このボディ領域１ｃはゲートパターン６７の下部の
チャンネル領域を含む。
【００６１】図１１を参照すると、通常の技術を使用し
てゲートパターン６７の側壁に絶縁スペーサ６９を形成
する。この絶縁スペーサ６９はシリコン酸化層又はシリ
コン窒化層で形成する。続いて、ゲートパターン６７及
び絶縁スペーサ６９をイオン注入マスクに使用してトラ
ンジスタ活性領域１ａに選択的に第２導電型の不純物を
注入して、ゲートパターン６７の両側に各々高濃度不純
物領域１ｓ″、１ｄ″を形成する。その結果、スペーサ
６９の下部には低濃度不純物領域１ｓ′、１ｄ′が残存
する。これによって、ゲートパターン６７の両側に各々
ＬＤＤ構造のソース／ドレイン領域１ｓ，１ｄが形成さ
れる。結果的に、ボディ領域１ｃは、図１１に図示され
たようにボディ延長部１ｅを通じてボディライン活性領
域１ｂと電気的に接続される。ここで、ゲート電極５、
ソース／ドレイン領域１ｓ，１ｄ及びボディ領域１ｃは
ＳＯＩ ＭＯＳトランジスタを構成する。
てゲートパターン６７の側壁に絶縁スペーサ６９を形成
する。この絶縁スペーサ６９はシリコン酸化層又はシリ
コン窒化層で形成する。続いて、ゲートパターン６７及
び絶縁スペーサ６９をイオン注入マスクに使用してトラ
ンジスタ活性領域１ａに選択的に第２導電型の不純物を
注入して、ゲートパターン６７の両側に各々高濃度不純
物領域１ｓ″、１ｄ″を形成する。その結果、スペーサ
６９の下部には低濃度不純物領域１ｓ′、１ｄ′が残存
する。これによって、ゲートパターン６７の両側に各々
ＬＤＤ構造のソース／ドレイン領域１ｓ，１ｄが形成さ
れる。結果的に、ボディ領域１ｃは、図１１に図示され
たようにボディ延長部１ｅを通じてボディライン活性領
域１ｂと電気的に接続される。ここで、ゲート電極５、
ソース／ドレイン領域１ｓ，１ｄ及びボディ領域１ｃは
ＳＯＩ ＭＯＳトランジスタを構成する。
【００６２】続いて、相対的に低い抵抗を有するボディ
ライン１ｂを形成するためにボディライン活性領域１ｂ
に選択的に第１導電型の不純物を注入する。その後、結
果物の表面を洗浄してソース／ドレイン領域１ｓ，１ｄ
及びボディライン１ｂの表面を露出させる。さらに、露
出されたソース／ドレイン領域１ｓ，１ｄ及び露出され
たボディライン１ｂ上に通常のサリサイド（ＳＡＬＩＣ
ＩＤＥ；ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄ
ｅ）工程を使用して選択的に金属シリサイド層７１を形
成する。この金属シリサイド層７１はチタンシリサイド
層、タンタルシリサイド層又はコバルトシリサイド層の
ような高融点金属シリサイド層に形成する。ゲートパタ
ーン６７がゲート電極５のみで形成される場合にはゲー
ト電極５上にも金属シリサイド層７１が形成される。
ライン１ｂを形成するためにボディライン活性領域１ｂ
に選択的に第１導電型の不純物を注入する。その後、結
果物の表面を洗浄してソース／ドレイン領域１ｓ，１ｄ
及びボディライン１ｂの表面を露出させる。さらに、露
出されたソース／ドレイン領域１ｓ，１ｄ及び露出され
たボディライン１ｂ上に通常のサリサイド（ＳＡＬＩＣ
ＩＤＥ；ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄ
ｅ）工程を使用して選択的に金属シリサイド層７１を形
成する。この金属シリサイド層７１はチタンシリサイド
層、タンタルシリサイド層又はコバルトシリサイド層の
ような高融点金属シリサイド層に形成する。ゲートパタ
ーン６７がゲート電極５のみで形成される場合にはゲー
ト電極５上にも金属シリサイド層７１が形成される。
【００６３】金属シリサイド層７１を含む基板の全面に
層間絶縁層（図示せず）を形成する。この層間絶縁層を
パターニングしてボディライン１ｂの所定領域を露出さ
せるコンタクトホール（図４の７）を形成する。その
後、層間絶縁層上にコンタクトホール７を満たす導電層
を形成し、これをパターニングしてコンタクトホール７
を通じてボディライン１ｂと電気的に連結された配線９
を形成する。この配線９は接地線又は電源線でありう
る。例えば、ＳＯＩ ＭＯＳトランジスタがＮチャンネ
ルＭＯＳトランジスタである場合に配線９は接地線に該
当し、ＳＯＩ ＭＯＳトランジスタがＰチャンネルＭＯ
Ｓトランジスタである場合に配線９は電源線に該当す
る。
層間絶縁層（図示せず）を形成する。この層間絶縁層を
パターニングしてボディライン１ｂの所定領域を露出さ
せるコンタクトホール（図４の７）を形成する。その
後、層間絶縁層上にコンタクトホール７を満たす導電層
を形成し、これをパターニングしてコンタクトホール７
を通じてボディライン１ｂと電気的に連結された配線９
を形成する。この配線９は接地線又は電源線でありう
る。例えば、ＳＯＩ ＭＯＳトランジスタがＮチャンネ
ルＭＯＳトランジスタである場合に配線９は接地線に該
当し、ＳＯＩ ＭＯＳトランジスタがＰチャンネルＭＯ
Ｓトランジスタである場合に配線９は電源線に該当す
る。
【００６４】以上、本発明の具体的な実施形態について
説明した。しかし、上記実施形態は一例にすぎず、本発
明は当業者に周知のように本発明の思想内で変形するこ
とが可能である。従って、本発明は上述した実施形態に
限定されて解析されてはならず、本発明の思想内で種々
の形態に具体化することができる。
説明した。しかし、上記実施形態は一例にすぎず、本発
明は当業者に周知のように本発明の思想内で変形するこ
とが可能である。従って、本発明は上述した実施形態に
限定されて解析されてはならず、本発明の思想内で種々
の形態に具体化することができる。
【００６５】
【発明の効果】上述した本発明によると、ＳＯＩ ＭＯ
Ｓトランジスタのボディ領域が電気的にフローティング
されることを防止することができる。これによって、信
頼性を有して集積度が高いＳＯＩ半導体集積回路を具現
することが可能である。しかも、本発明によれば、商業
的なＳＯＩ製品に適用可能で、レイアウトも従来と互換
性を有する。
Ｓトランジスタのボディ領域が電気的にフローティング
されることを防止することができる。これによって、信
頼性を有して集積度が高いＳＯＩ半導体集積回路を具現
することが可能である。しかも、本発明によれば、商業
的なＳＯＩ製品に適用可能で、レイアウトも従来と互換
性を有する。
【図１】従来技術に従う典型的なＳＯＩ ＭＯＳトラン
ジスタを示す概略的な断面図である。
ジスタを示す概略的な断面図である。
【図２】従来のＳＯＩ半導体集積回路でフローティング
ボディ効果に起因して発生するダイナミック漏洩電流を
説明するための多重送信回路図及びその出力波形図であ
る。
ボディ効果に起因して発生するダイナミック漏洩電流を
説明するための多重送信回路図及びその出力波形図であ
る。
【図３】従来技術に従ってボディコンタクトを有するＳ
ＯＩ ＭＯＳトランジスタの概略的なレイアウト図であ
る。
ＯＩ ＭＯＳトランジスタの概略的なレイアウト図であ
る。
【図４】本発明の好ましい実施形態に従うＳＯＩ半導体
集積回路の概略的な平面図である。
集積回路の概略的な平面図である。
【図５】本発明の好ましい実施形態に従うＳＯＩ半導体
集積回路の概略的な斜視図である。
集積回路の概略的な斜視図である。
【図６】本発明の好ましい実施形態に従うＳＯＩ半導体
集積回路の製造方法を説明するための断面図である。
集積回路の製造方法を説明するための断面図である。
【図７】本発明の好ましい実施形態に従うＳＯＩ半導体
集積回路の製造方法を説明するための断面図である。
集積回路の製造方法を説明するための断面図である。
【図８】本発明の好ましい実施形態に従うＳＯＩ半導体
集積回路の製造方法を説明するための断面図である。
集積回路の製造方法を説明するための断面図である。
【図９】本発明の好ましい実施形態に従うＳＯＩ半導体
集積回路の製造方法を説明するための断面図である。
集積回路の製造方法を説明するための断面図である。
【図１０】本発明の好ましい実施形態に従うＳＯＩ半導
体集積回路の製造方法を説明するための断面図である。
体集積回路の製造方法を説明するための断面図である。
【図１１】本発明の好ましい実施形態に従うＳＯＩ半導
体集積回路の製造方法を説明するための断面図である。
体集積回路の製造方法を説明するための断面図である。
１ａ トランジスタ活性領域 １ｄ ドレイン領域 １ｓ ソース領域 ５ ゲート領域 １ｅ ボディ延長部 ３ａ ボディ絶縁層 １ｂ ボディライン ９ 配線 ５１ 埋込絶縁層 ５３ 支持基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 姜 ▲ヒー▼ 晟 大韓民国京畿道城南市盆唐区亭子洞110番 地 ハンソルタウン青玖アパート105棟 1101号 (72)発明者 高 ▲ヨン▼ 建 大韓民国ソウル市宋波区歌樂洞 歌樂詩詠 アパート９棟303号 (72)発明者 朴 星 培 大韓民国京畿道群浦市山本洞1092番地 三 星アパート1132棟1504号
Claims (28)
- 【請求項１】 支持基板、この支持基板上の埋込絶縁層
及びこの埋込絶縁層上の第１導電型の半導体層よりなる
ＳＯＩ基板に形成されたＳＯＩ半導体集積回路におい
て、 前記半導体層の所定領域よりなる少なくとも一つの孤立
したトランジスタ活性領域と、 このトランジスタ活性領域の一側に配置され前記半導体
層の一部分よりなる第１導電型のボディラインと、 前記トランジスタ活性領域及び前記ボディラインの側壁
を取り囲んで、前記埋込絶縁層と接触する素子分離膜
と、 前記トランジスタ活性領域の一側壁から延長され前記ボ
ディラインと電気的に接続され、前記トランジスタ活性
領域より薄い厚さを有する第１導電型のボディ延長部
と、 このボディ延長部上に形成されたボディ絶縁層と、 前記トランジスタ活性領域の上面を横切って、前記ボデ
ィ絶縁層と重畳された絶縁されたゲートパターンとを含
むことを特徴とするＳＯＩ半導体集積回路。 - 【請求項２】 前記第１導電型はｐ型又はｎ型であるこ
とを特徴とする請求項１に記載のＳＯＩ半導体集積回
路。 - 【請求項３】 前記ボディライン上に形成された金属シ
リサイド層を更に含むことを特徴とする請求項１に記載
のＳＯＩ半導体集積回路。 - 【請求項４】 前記絶縁されたゲートパターン及び前記
トランジスタ活性領域の間に介在されたゲート絶縁層を
更に含むことを特徴とする請求項１に記載のＳＯＩ半導
体集積回路。 - 【請求項５】 前記絶縁されたゲートパターンの側壁に
形成された絶縁層スペーサを更に含むことを特徴とする
請求項１に記載のＳＯＩ半導体集積回路。 - 【請求項６】 前記ゲートパターンは導電性ゲート電極
を含むことを特徴とする請求項１に記載のＳＯＩ半導体
集積回路。 - 【請求項７】 前記ゲート電極上に形成された金属シリ
サイド層を更に含むことを特徴とする請求項６に記載の
ＳＯＩ半導体集積回路。 - 【請求項８】 前記ゲートパターンは導電性ゲート電極
及びこの導電性ゲート電極上に形成されたキャッピング
絶縁層を含むことを特徴とする請求項１に記載のＳＯＩ
半導体集積回路。 - 【請求項９】 前記ゲートパターンの両側の前記トラン
ジスタ活性領域に各々ソース領域及びドレイン領域を更
に含み、これらソース／ドレイン領域は前記第１導電型
と反対の第２導電型であることを特徴とする請求項１に
記載のＳＯＩ半導体集積回路。 - 【請求項１０】 前記ソース領域及びドレイン領域上に
形成された金属シリサイド層を更に含むことを特徴とす
る請求項９に記載のＳＯＩ半導体集積回路。 - 【請求項１１】 前記ボディラインの上面を通過して、
このボディラインと電気的に接続された接地線又は電源
線を更に含むことを特徴とする請求項１に記載のＳＯＩ
半導体集積回路。 - 【請求項１２】 前記ボディラインは一直線形態である
ことを特徴とする請求項１に記載のＳＯＩ半導体集積回
路。 - 【請求項１３】 前記少なくとも一つのトランジスタ活
性領域は複数個のトランジスタ活性領域であることを特
徴とする請求項１に記載のＳＯＩ半導体集積回路。 - 【請求項１４】 前記複数個のトランジスタ活性領域は
前記ボディラインの一側に又は両側に配置されたことを
特徴とする請求項１３に記載のＳＯＩ半導体集積回路。 - 【請求項１５】 支持基板、この支持基板上の埋込絶縁
層及びこの埋込絶縁層上の第１導電型の半導体層よりな
るＳＯＩ基板にＳＯＩ半導体集積回路を製造する方法に
おいて、 前記半導体層の所定領域を選択的にエッチングして少な
くとも一つの孤立したトランジスタ活性領域及びこのト
ランジスタ活性領域の一側にボディライン活性領域を限
定するトレンチ領域を形成すると同時に前記トレンチ領
域の底に前記半導体層より薄い半導体残留物層を残存さ
せる段階と、 前記埋込絶縁層が露出する時まで前記半導体残留物層を
選択的にエッチングして前記トレンチ領域より深い素子
分離領域を形成すると同時に前記トランジスタ活性領域
の一側壁を前記ボディライン活性領域の一側壁に接続さ
せる第１導電型のボディ延長部を残存させる段階と、 前記ボディ延長部を露出させる前記トレンチ領域及び前
記埋込絶縁層を露出させる前記素子分離領域内に各々ボ
ディ絶縁層及び素子分離膜を形成する段階と、 前記トランジスタ活性領域の上面を横切って前記ボディ
絶縁層と重畳される絶縁されたゲートパターンを形成す
る段階と、 前記ボディライン活性領域に第１導電型の不純物をドー
ピングさせてボディラインを形成する段階とを含むこと
を特徴とするＳＯＩ半導体集積回路の製造方法。 - 【請求項１６】 前記トレンチ領域及び前記半導体残留
物層を形成する段階は、 前記半導体層上に少なくとも一つの第１トレンチマスク
パターン及び第２トレンチマスクパターンを形成する段
階と、 前記第１及び第２トレンチマスクパターンをエッチング
マスクに使用して前記半導体層を前記半導体層の厚さよ
り薄い厚さだけエッチングする段階とを含むことを特徴
とする請求項１５に記載のＳＯＩ半導体集積回路の製造
方法。 - 【請求項１７】 前記第１及び第２トレンチマスクパタ
ーンを形成する段階は、 前記半導体層上にトレンチマスク層を形成する段階と、 前記トレンチマスク層をパターニングする段階とを含む
ことを特徴とする請求項１６に記載のＳＯＩ半導体集積
回路の製造方法。 - 【請求項１８】 前記トレンチマスク層は、前記半導体
層上にパッド酸化層及びパッド窒化層を順次に積層させ
て形成することを特徴とする請求項１７に記載のＳＯＩ
半導体集積回路の製造方法。 - 【請求項１９】 前記トレンチマスク層は、前記半導体
層上にパッド酸化層、パッド窒化層及びハードマスク層
を順次に積層させて形成することを特徴とする請求項１
７に記載のＳＯＩ半導体集積回路の製造方法。 - 【請求項２０】 前記ボディ絶縁層及び前記素子分離膜
を形成する段階は、 前記素子分離領域が形成された結果物全面に前記トレン
チ領域及び前記素子分離領域を満たす絶縁層を形成する
段階と、 前記第１及び第２トレンチマスクパターンが露出される
時まで前記絶縁層を平坦化させる段階と、 前記第１及び第２トレンチマスクパターンを除去して前
記トランジスタ活性領域及び前記ボディライン活性領域
を露出させる段階とを含むことを特徴とする請求項１６
に記載のＳＯＩ半導体集積回路の製造方法。 - 【請求項２１】 前記絶縁されたゲートパターンを形成
する段階は、 前記トランジスタ活性領域及び前記ボディライン活性領
域表面上にゲート絶縁層を形成する段階と、 前記ゲート絶縁層が形成された結果物全面にゲート物質
層を形成する段階と、 前記ゲート物質層をパターニングする段階とを含むこと
を特徴とする請求項１５に記載のＳＯＩ半導体集積回路
の製造方法。 - 【請求項２２】 前記ゲート物質層は導電層で形成する
ことを特徴とする請求項２１に記載のＳＯＩ半導体集積
回路の製造方法。 - 【請求項２３】 前記ゲート物質層は、導電層及びキャ
ッピング絶縁層を順次に積層させて形成することを特徴
とする請求項２１に記載のＳＯＩ半導体集積回路の製造
方法。 - 【請求項２４】 前記ゲートパターンの側壁に絶縁層ス
ペーサを形成する段階を更に含むことを特徴とする請求
項１５に記載のＳＯＩ半導体集積回路の製造方法。 - 【請求項２５】 前記ゲートパターンの両側の前記トラ
ンジスタ活性領域に各々ソース領域及びドレイン領域を
形成する段階を更に含み、前記ソース／ドレイン領域は
前記第１導電型と反対の第２導電型の不純物がドーピン
グされたことを特徴とする請求項１５に記載のＳＯＩ半
導体集積回路の製造方法。 - 【請求項２６】 少なくとも前記ボディライン及び前記
ゲートパターン両側の前記トランジスタ活性領域上に選
択的に金属シリサイド層を形成する段階を更に含むこと
を特徴とする請求項２４に記載のＳＯＩ半導体集積回路
の製造方法。 - 【請求項２７】 前記金属シリサイド層はサリサイド
（ｓａｌｉｃｉｄｅ；ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉ
ｌｉｃｉｄｅ）工程を使用して形成することを特徴とす
る請求項２６に記載のＳＯＩ半導体集積回路の製造方
法。 - 【請求項２８】 前記ゲートパターン及び前記ボディラ
インが形成された結果物全面に層間絶縁層を形成する段
階は、 前記層間絶縁層をパターニングして前記ボディラインの
所定領域を露出させるコンタクトホールを形成する段階
と、 前記層間絶縁層上に前記コンタクトホールを通じて前記
ボディラインと電気的に接続された電源線又は接地線を
形成する段階とを更に含むことを特徴とする請求項１５
に記載のＳＯＩ半導体集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16147999P | 1999-10-25 | 1999-10-25 | |
| US60/161479 | 1999-10-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168337A true JP2001168337A (ja) | 2001-06-22 |
Family
ID=22581341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000323881A Pending JP2001168337A (ja) | 1999-10-25 | 2000-10-24 | Ｓｏｉ半導体集積回路及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6498370B1 (ja) |
| JP (1) | JP2001168337A (ja) |
| KR (1) | KR100343288B1 (ja) |
| CN (1) | CN1218397C (ja) |
| FR (1) | FR2800908B1 (ja) |
| GB (1) | GB2360874B (ja) |
| TW (1) | TW463319B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7008834B2 (en) | 2003-11-14 | 2006-03-07 | Fujitsu Limited | Method for manufacturing a semiconductor device |
| KR20060117206A (ko) * | 2005-05-13 | 2006-11-16 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 장치의 제조 방법 |
Families Citing this family (44)
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