CN1705137A - 半导体装置 - Google Patents

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Abstract

本发明的目的在于提供一种半导体装置，即使该半导体装置是微细化的装置，也可以防止栅极寄生电容增大。在NMOS区(NR)和PMOS区(PR)中，分别在MOS晶体管之间配设部分分离绝缘膜(PT1)，部分分离绝缘膜(PT1)具有从SOI层(3)的主面向上侧突出的部分的厚度比沟槽深度、即从SOI层(3)的主面向下延伸的部分的厚度厚、且部分分离绝缘膜(PT1)的下部的SOI层(3)的厚度比分离部厚的结构。

Description

半导体装置
                            技术领域
本发明涉及半导体装置，特别涉及具有将完全沟槽分离结构和部分沟槽分离结构合并的合并沟槽分离结构的半导体装置。
                            背景技术
在硅衬底上配设埋入氧化膜和SOI(Silicon On Insulator：硅绝缘体)层而形成SOI衬底，在该SOI衬底上形成的SOI结构的半导体装置(以后称SOI器件)具有可以减小寄生电容、速度快、工作稳定、功耗低的特征，可以用于便携式设备等中。
作为SOI器件的一个例子，有在SOI层的表面内设置到达埋入氧化膜的沟槽，并利用通过在该沟槽内埋入绝缘物而形成的完全沟槽分离绝缘膜使元件之间电隔离的完全沟槽分离(FTI)结构的SOI器件。
但是，因冲突电离现象而引起的载流子(在NMOS中是空穴)停留在沟道形成区，因此，或产生纽结，或使工作耐压劣化，此外，因沟道形成区的电位不稳定而产生延迟时间随频率变化等衬底浮置效应，因此，会出现各种各样的问题。
于是，设计出一种部分沟槽分离(PTI)结构，在SOI层的表面内形成沟槽，而在沟槽的底部和埋入氧化膜之间留出规定厚度的SOI层，并在该沟槽内埋入绝缘物，由此，形成部分(partial)沟槽分离(PTI)结构。
通过PIT结构的采用，可以使载流子通过沟槽分离绝缘膜下部的阱区而移动，可以防止载流子停留在沟道形成区，此外，因可以通过阱区来固定沟道形成区的电位，故不会发生因衬底浮置效应而产生的各种问题。
此外，像专利文献1和专利文献2记载的那样，提出将FTI结构和PTI结构合并而一并具有各自的特征的合并沟道分离结构(HTI结构)。
HTI结构的截面形状具有贯通SOI层而到达埋入氧化膜的完全沟槽部和在其下部具有SOI层的部分沟槽部。
【专利文献1】特开2001-230315号公报(图1)
【专利文献2】特开2000-243973号公报(图55～图57)
随着半导体元件的微细化，晶体管的栅极长度和布线间隔等变短，与此对应，栅极高度、层间绝缘膜的厚度和SOI层的膜厚等纵向(垂直衬底主面的方向)尺寸也变小，可以预想整个装置的尺寸都按比例变小。
但是，随着尺寸按比例变小，就需要PTI结构的分离氧化膜的膜厚变薄，当在该分离氧化膜上延伸栅极时，该栅极的寄生电容就可能变大到不可忽视的程度。
                            发明内容
本发明是为了解决上述问题而提出的，其目的在于提供一种半导体装置，即使该半导体装置是微细化的装置，也可以防止栅极寄生电容增大。
本发明方案1的半导体装置包括：具有作为基础的衬底部、配设在上述衬底部上的埋入氧化膜、配设在上述埋入氧化膜上的SOI层的SOI衬底；分别配设在上述SOI层上的第1和第2区域内的第1和第2元件分离绝缘膜；配设在上述第1区域和上述第2区域之间的第3元件分离绝缘膜，上述第1和第2元件分离绝缘膜形成在其下部具有上述SOI层的部分沟槽分离结构，上述第3元件分离绝缘膜至少包含一部分贯通上述SOI层到达上述埋入氧化膜的完全沟槽分离结构，上述第1和第2元件分离绝缘膜具有从上述SOI层的主面向上侧突出的突出部的厚度比从上述SOI层的主面向下延伸的分离部的厚度厚的结构。
本发明方案10的半导体装置包括：具有作为基础的衬底部、配设在上述衬底部上的埋入氧化膜、配设在上述埋入氧化膜上的SOI层的SOI衬底；分别配设在上述SOI层上的第1和第2区域内的第1和第2元件分离绝缘膜；配设在上述第1区域和上述第2区域之间的第3元件分离绝缘膜，上述第1元件分离绝缘膜形成在其下部具有上述SOI层的部分沟槽分离结构，上述第2和第3元件分离绝缘膜至少包含一部分贯通上述SOI层而到达上述埋入氧化膜的完全沟槽分离结构，上述第1元件分离绝缘膜具有从上述SOI层的主面向上侧突出的突出部的厚度比从上述SOI层的主面向下延伸的分离部的厚度厚的结构，上述第2元件分离绝缘膜只具有上述完全沟槽分离结构，上述第3元件分离绝缘膜形成具有形成上述完全沟槽分离结构的部分和形成上述部分沟槽分离结构的部分的合并沟槽分离结构，在形成上述部分沟槽分离结构的部分中，上述突出部的厚度比上述分离部的厚度厚，上述分离部的下部的分离下SOI层的厚度比上述分离部的厚度厚，上述第2元件分离绝缘膜的上述突出部的厚度和上述第3元件分离绝缘膜的形成上述完全沟槽分离结构部分中的上述突出部的厚度具有比上述第1元件分离绝缘膜的上述突出部的厚度薄的结构。
若按照本发明方案1的半导体装置，第1和第2元件分离绝缘膜具有从SOI层的主面向上侧突出的突出部的厚度比从SOI层的主面向下延伸的分离部的厚度厚的结构，所以，可以抑制栅极在第1和第2元件分离绝缘膜上延伸时该栅极寄生电容的增大，可以使装置很好地工作。
若按照本发明方案10的半导体装置，第2元件分离绝缘膜的突出部的厚度和第3元件分离绝缘膜的形成完全沟槽分离结构部分的突出部的厚度具有比第1元件分离绝缘膜的突出部的厚度薄的结构，所以，容易减小栅极长度的变动幅度，容易控制栅极的尺寸。
                            附图说明
图1是表示按比例减小前的晶体管和部分分离绝缘膜的结构的截面图。
图2是表示按比例减小后的晶体管和部分分离绝缘膜的结构的截面图。
图3是说明本发明的实施方式1的SOI器件的平面结构的图。
图4是说明本发明的实施方式1的SOI器件的截面结构的图。
图5是说明本发明的实施方式1的SOI器件的平面结构的图。
图6是说明本发明的实施方式1的SOI器件的制造方法的截面图。
图7是说明本发明的实施方式1的SOI器件的制造方法的截面图。
图8是说明本发明的实施方式1的SOI器件的制造方法的截面图。
图9是说明本发明的实施方式1的SOI器件的制造方法的截面图。
图10是说明本发明的实施方式1的SOI器件的制造方法的截面图。
图11是说明本发明的实施方式1的SOI器件的制造方法的截面图。
图12是说明本发明的实施方式1的SOI器件的制造方法的截面图。
图13是说明栅极的栅极长度变动的平面图。
图14是说明栅极的栅极长度变动的截面图。
图15是说明栅极的栅极长度变动的截面图。
图16是说明栅极的栅极长度变动的截面图。
图17是表示栅极的栅极长度变动量和分离绝缘膜的突出部的厚度的关系的图。
图18是说明本发明的实施方式2的SOI器件的截面结构的图。
图19是说明本发明的实施方式2的SOI器件的制造方法的截面图。
图20是说明本发明的实施方式2的SOI器件的制造方法的截面图。
图21是说明本发明的实施方式2的SOI器件的变形例的截面结构的图。
图22是说明本发明的实施方式2的SOI器件的变形例的平面结构的图。
图23是说明本发明的实施方式2的SOI器件的变形例的截面结构的图。
                        具体实施方式
在说明本发明的实施方式之前，使用图1和图2说明达成本发明的技术思想的过程。
图1和图2是表示按比例减小前后的晶体管和部分分离绝缘膜的结构的截面图。
图1示出按比例减小前的状态，在由硅衬底1、配设在该硅衬底1上的埋入氧化膜2和配设在埋入氧化膜2上的SOI层3构成的SOI衬底SB上配设2个MOS晶体管T10。
MOS晶体管T10相互之间由下部配设SOI层3的部分分离绝缘膜PT10隔离。
MOS晶体管T10具有：有选择地配设在SOI层3上的栅极绝缘膜101、配设在栅极绝缘膜101上的栅极102和将它们的侧面覆盖的侧壁绝缘膜103。
再有，面向图1，左侧的MOS晶体管T10示出其栅极长度方向的截面形状，右侧的MOS晶体管T10示出其栅极宽度方向的截面形状，在部分分离绝缘膜PT10上延伸有栅极102的一部分。
此外，在MOS晶体管T10的侧壁绝缘膜103外侧的SOI层3的表面内配设有源漏层105，在比源漏层105浅的位置上配设延伸层104。
延伸层104是形成比源漏层浅的结的杂质层，和源漏层是同一导电类型，作为源漏层起作用，所以，应称作源漏延伸层，但为了方便起见，将其称作延伸层。
这里，设MOS晶体管T10的栅极长度为Lg1、SOI层3的厚度为tSOI1、部分分离绝缘膜PT10的厚度为ttot1。此外，在部分分离绝缘膜PT10中，设从SOI层3的主面向上侧突出的部分(称作突出部)的厚度为t1，从SOI层3的主面向下延伸的部分(称作分离部)的厚度为t2。再有，厚度t1和厚度t2的合计相当于厚度ttot1。
图2示出将这样构成的半导体装置按0.7的比例缩小后的结构。
在图2中，在SOI衬底SB上配设2个MOS晶体管T20，MOS晶体管T20相互之间由下部配设SOI层3的部分分离绝缘膜PT20隔离。
MOS晶体管T20具有：有选择地配设在SOI层3上的栅极绝缘膜201、配设在栅极绝缘膜201上的栅极202和将它们的侧面覆盖的侧壁绝缘膜203。
再有，面向图2，左侧的MOS晶体管T20示出其栅极长度方向的截面形状，右侧的MOS晶体管T20示出其栅极宽度方向的截面形状，在部分分离绝缘膜PT20上延伸有栅极202的一部分。
此外，在MOS晶体管T20的侧壁绝缘膜203外侧的SOI层3的表面内配设有源漏层205，在比源漏层205浅的位置上配设延伸层204。
这里，设MOS晶体管T20的栅极长度为Lg2、SOI层3的厚度为tSOI2、部分分离绝缘膜PT20的厚度为ttot2。此外，在部分分离绝缘膜PT20中，设从SOI层3的主面向上侧突出的部分的厚度为t3，从SOI层3的主面向下延伸的部分的厚度为t4。再有，厚度t3和厚度t4的合计相当于厚度ttot2。
当缩放比例是0.7时，栅极长度Lg2约等于栅极长度Lg1的0.7倍，厚度tSOI2约等于厚度tSOI1的0.7倍，厚度ttot2约等于ttot1的0.7倍。
这样，当半导体装置按比例缩小时，几乎对所有的构成要素，在半导体衬底的主面的水平方向和垂直方向上，都按该比例进行缩小。
部分分离绝缘膜PT20因SOI层3的厚度是tSOI1的0.7倍，故在SOI层3内延伸部分的厚度变成t2的0.7倍，总厚度ttot2也与其成比例地变薄。结果，在部分分离绝缘膜PT20上延伸的栅极202的寄生电容增大，得到对装置工作不好的结果。
这里，作为即使进行按比例缩小但分离绝缘膜的膜厚不减小的结构，虽然考虑使从SOI层的主面向下延伸的部分的厚度变厚、即将沟槽加深的结构，但是，这时，配设在分离绝缘膜的下部的SOI层的厚度变薄，该部分的电阻值有可能增大。此外，当不能正确地控制沟槽的深度时，SOI层的电阻值会出现偏差。
因此，经过发明者的进一步研究，得到在分离绝缘膜中不使从SOI层的主面向下延伸的部分的厚度变厚，而使从SOI层的主面向上侧突出的部分的厚度变厚的技术思想。在下面说明的本发明的实施方式中，示出使该技术思想具体化的结构。
<A.实施方式1>
<A-1.装置的构成>
作为本发明的半导体装置的实施方式1，首先使用图3说明SOI器件100的平面构成。
在图3中，N沟道型MOS晶体管T1和P沟道型MOS晶体管T2各自的栅极12和22相邻并排配置在栅极的长度方向。
而且，在MOS晶体管T1和T2各自的栅极12和22的栅极宽度方向的一端的前头配设电位固定用的主体固定区BR1和BR2。
再有，MOS晶体管T1的配设区和MOS晶体管T2的配设区是电隔离的，为方便起见，在图3中用虚线X示出其形状。
其次，作为SOI器件1 00的截面结构，图4示出图3所示的A-A线的截面结构，图5示出B-B线的截面结构。
如图4所示，SOI器件100配设在由硅衬底1、配设在该硅衬底1上的埋入氧化膜2和配设在埋入氧化膜2上的SOI层3构成的SOI衬底SB上。
在SOI衬底SB上，分成配设N沟道型MOS晶体管T1的NMOS区NR(第1区)和配设P沟道型MOS晶体管T2的PMOS区PR(第2区)，两个区域通过具有将FTI结构和PTI结构合并的合并沟槽分离(HTI)结构的合并分离绝缘膜HT1实现电隔离。
这里，合并分离绝缘膜HT1在中央部分变成贯通SOI层3到达埋入氧化膜2的FTI结构，在两端部变成在下部具有SOI层3的PTI结构，截面的轮廓形状大致呈T字形。
再有，合并沟槽分离结构不限于上述大致T字形形状，若是具有PTI结构和FTI结构的合并结构，不管截面形状如何都可称之为合并沟槽分离结构。
此外，对于NMOS区NR和PMOS区PR，分别在MOS晶体管之间配设部分分离绝缘膜PT1。
再有，在图3和图4中，MOS晶体管T1和T2分别只示出1个，这是为了方便，不管什么结构，对该个数都没有什么限制。
如图4所示，MOS晶体管T1具有有选择地配设在SOI层3上的栅极绝缘膜11、配设在栅极绝缘膜11上的栅极12和将它们的侧面覆盖的侧壁绝缘膜13。
此外，在MOS晶体管T1的侧壁绝缘膜13外侧的SOI层3的表面内配设有源漏层15，在比源漏层15浅的位置上配设延伸层14。
MOS晶体管T2具有有选择地配设在SOI层3上的栅极绝缘膜21、配设在栅极绝缘膜21上的栅极22和将它们的侧面覆盖的侧壁绝缘膜23。
此外，在MOS晶体管T2的侧壁绝缘膜23外侧的SOI层3的表面内配设有源漏层25，在比源漏层25浅的位置上配设延伸层24。
延伸层14和24是形成比源漏层浅的结的杂质层，和源漏层是同一导电类型，作为源漏层起作用，所以，应称作源漏延伸层，但为了方便起见，将其称作延伸层。
而且，配设例如由氧化硅膜构成的层间绝缘膜5，将SOI衬底SB全部覆盖，贯通层间绝缘膜5设置多个接触部CH，连接到源漏层15和25上，各接触部CH连接到层间绝缘膜5上的引线WR。
再有，在层间绝缘膜5上进而形成多层层间绝缘膜，在图4中，为了简单而省略了图示。
此外，如图5所示，配设MOS晶体管T1的区域NR的主体固定区BR1和MOS晶体管T1的栅极1 2正下方的SOI层3成为通过具有部分分离结构的部分分离绝缘膜PT1的下部的SOI层3(分离下SOI层)实现电连接的结构。再有，区域PR的主体固定区BR2和MOS晶体管T2的栅极22正下方的SOI层3之间也具有同样的结构。
<A-2.制造方法>
其次，使用作为按顺序示出制造工序的截面图的图6～图12说明SOI器件100的制造方法。
首先，在图6所示的工序中，准备利用SIMOX法或贴合法等方法形成的、由硅衬底1、埋入氧化膜2和SOI层3构成的SOI衬底SB。这里，SOI层3的膜厚是20～200nm，埋入氧化膜2的膜厚是10～400nm。
然后，利用热氧化在SOI层3上形成厚5～30nm的焊盘氧化膜PDX，之后在600～800℃的形成温度下，利用CVD法在焊盘氧化膜PDX上堆积厚100～200nm的氮化硅膜SN。
然后，利用制作布线图案在氮化硅膜SN上形成抗蚀剂掩模RM1。抗蚀剂掩模RM1具有用来形成沟槽的开口部。
接着，在图7所示的工序中，将抗蚀剂掩模RM1作为掩蔽，利用刻蚀做成氮化硅膜SN、焊盘氧化膜PDX和SOI层3的图形，并在SOI层3上形成部分沟槽TR1和TR2。该蚀刻不将SOI层3全部蚀刻掉以使埋入氧化膜露出，而是使沟槽TR1和TR2的底部留出规定厚度的SOI层，更具体地说，通过调整蚀刻条件，使其留出超过SOI层3一半厚度的厚度。
其次，在除去抗蚀剂掩模RM1之后，在图8所示的工序中，在700～1100℃的温度下，对露出的SOI层3进行热氧化，在SOI层3的表面形成5～30nm厚的氧化硅膜OX1。
其次，在图9所示的工序中，利用制作布线图案在SOI衬底SB上形成抗蚀剂掩模RM2。抗蚀剂掩模RM2具有只使沟槽TR1的规定部分变成开口部OP1的图案。更具体地说，在后面形成的合并分离绝缘膜HT1(图4)中，具有只使与贯通SOI层3到达埋入氧化膜2的部分对应的区域变成开口部OP1的图案。
然后，在图10所示的工序中，按照抗蚀剂掩模RM2的开口图案刻蚀沟槽TR1，使埋入氧化膜2露出来以形成沟槽TR11，并除去抗蚀剂掩模RM2。
其次，在图11所示的工序中，在整个SOI衬底上形成150～600nm的氧化硅膜OX2，利用氧化硅膜OX2将沟槽TR1、TR11和TR2完全填埋。
氧化硅膜OX2例如利用HDP(高密度等离子体)-CVD法形成。HDP-CVD法是使用密度比一般的等离子体CVD高1～2个数量级的等离子体，同时进行溅射和沉积来堆积氧化膜，可以得到膜质良好的氧化硅膜。
再有，氧化硅膜OX2越过沟槽TR1和TR2将SOI衬底SB全部覆盖，所以，利用CMP处理对氧化硅膜OX2进行研磨，使其平坦化，直到至少露出氮化硅膜SN的表面。这时，最好将氮化硅膜SN研磨掉一半左右的厚度。
其次，在图12所示的工序中，利用湿刻蚀或干刻蚀除去氮化硅膜SN和焊盘氧化膜PDX，由此得到具有HTI结构的合并分离绝缘膜HT1和具有PTI结构的部分分离绝缘膜PT1。
再有，在图12中，示出了在面向合并分离绝缘膜HT1和部分分离绝缘膜PT1的SOI层3的表面存在氧化硅膜OX1的情况，但在图4中，将两者作为一体并省略其说明。
然后，在由合并分离绝缘膜HT1和部分分离绝缘膜PT1规定的活性区上形成栅极绝缘膜11和21、栅极12和22，将栅极12和22作为掩模，进行离子注入，分别形成延伸层14和24，在栅极12和22的侧面分别形成侧壁绝缘膜13和23。接着，将栅极12和侧壁绝缘膜13作为掩模，进行离子注入，形成源漏层15，将栅极22和侧壁绝缘膜23作为掩模，进行离子注入，形成源漏层25。
然后，在SOI衬底SB的整个主面上形成层间绝缘膜5，贯通层间绝缘膜5设置到达源漏层15和25的接触部CH，使引线层WR与接触部CH连接，由此形成图4所示的SOI器件100。
<A-3.效果>
在以上说明的SOI器件100中，MOS晶体管T1和T2各自的主体区通过部分分离绝缘膜PT1的下部的SOI层3在与主体固定区BR1和BR2之间使载流子可移动，能够防止载流子停留在沟道形成区，可以固定沟道形成区的电位，所以，能够抑制衬底浮置效应。
此外，如图4和图5所示，在NMOS区NR和PMOS区PR中，分别在MOS晶体管之间配设部分分离绝缘膜PT1，而部分分离绝缘膜PT1具有从上述SOI层3的主面向上侧突出的部分(突出部)的厚度比沟槽深度、即从上述SOI层3的主面向下延伸的部分(分离部)的厚度厚、而且部分分离绝缘膜PT1的下部的SOI层3(分离下SOI层)的厚度比分离部厚的结构。
通过采用这样的结构，如图5所示，可以抑制在部分分离绝缘膜PT1上延伸的栅极12的寄生电容的增大，可以使装置良好地工作。
此外，通过采用这样的结构，部分分离绝缘膜PT1的分离部的厚度占SOI层3的厚度的比例小，当进行半导体装置的按比例减小，按规定的比例使SOI层3的厚度变薄时，可以不使部分分离绝缘膜PT1的总厚度按比例变薄，可以大致保持部分分离绝缘膜PT1的厚度。
再有，从抑制寄生电容的观点来看，希望部分分离绝缘膜PT1的总厚度厚一点好，但实际上将其厚度设定为分离部的厚度的2倍至6倍左右。此外，可以将分离部的厚度设定为SOI层3的厚度的一半以下(最好是SOI层3的厚度的1/3至1/4)。
此外，如图4所示，在NMOS区NR和PMOS区PR之间，配设合并分离绝缘膜HT1，可以使上述2个区域实现完全电隔离，所以，可以防止发生闭锁。
此外，合并分离绝缘膜HT1的形成需经过形成部分分离绝缘膜PT1这道工序，所以，部分分离绝缘膜PT1可以在合并分离绝缘膜HT1的形成过程中形成，可以提高制造效率。
此外，如图4所示，作为高浓度杂质区的源漏层15和25被形成为与埋入氧化膜2接触，所以，在晶体管工作时，耗尽层与埋入氧化膜2接触，源漏间的寄生电容比在散装硅衬底上形成的器件(散装器件)小，可以确保SOI器件相对散装器件的优越性。
进而，沟槽深度(分离部的厚度)是SOI层3的一半以下，所以，在设置分离结构时，加在SOI衬底上的应力小，可以抑制因应力引起的源漏异常结漏电流。
此外，如图5所示，作为高浓度杂质区的主体固定区BR1和晶体管的主体区经分离下SOI层实现电连接。因此，对于NMOS区NR和PMOS区PR都是希望分离下SOI层的膜厚尽可能厚、电阻值小，即便是这样本发明也能够使分离部的厚度薄、使分离下SOI层的厚度厚，故比较有利。
进而，在形成源漏层时，源漏杂质的一部分通过分离绝缘膜注入(源漏注入)分离下SOI层，使SOI层包含的杂质(和源漏杂质相反的导电类型)的实际浓度降低，有使分离下SOI层的电阻值增加的可能性，但若是分离下SOI层的厚度可以变厚的本发明的结构，则即使因源漏注入而使分离下SOI层的电阻值多少有点增大，也可以抵消该电阻值的增大。
<A-4.变形例>
再有，在以上的说明中，说明了分离下SOI层的厚度比分离绝缘膜的分离部厚的结构，但如果可以不考虑分离下SOI层的电阻值，只要是突出部的厚度比分离绝缘膜的分离部厚的结构，则分离下SOI层的厚度不一定非得比分离绝缘膜的分离部厚。
<B.实施方式2>
<B-1.装置的构成>
在以上说明的实施方式1中，说明了在NMOS区NR和PMOS区PR中部分分离绝缘膜PT1或合并分离绝缘膜HT1等分离绝缘膜的厚度相同的结构，但也可以是在NMOS区NR和PMOS区PR中分离绝缘膜的厚度不同的结构。
即，在栅极形成工序中，当在整个衬底上形成了作为栅极材料的多晶硅层之后，通过有选择地进行蚀刻同时在NMOS区NR和PMOS区PR形成栅极，但因利用N沟道型和P沟道型注入(栅极注入)栅极的杂质的量不同，故成形时的刻蚀速度不同，栅极长度的最终尺寸不同。
更具体地说，若栅极宽度和分离绝缘膜的突出部的厚度相同，则栅极刻蚀速度低的P沟道型MOS晶体管的栅极长度比N沟道型MOS晶体管要长出10～20nm左右。
但是，若PMOS区PR的分离绝缘膜的突出部的厚度薄，则可以使P沟道型MOS晶体管的栅极长度和N沟道型MOS晶体管大致相同。
其理由可以使用图13～图17进行说明。
图13是表示从SOI层到分离绝缘膜延伸的栅极GT1的平面图，用虚线Y表示SOI层3和分离绝缘膜PT的边界，分离区标有阴影线。
如图13所示，栅极GT1形成为其侧面具有呈下宽上窄的倾斜，栅极GT1的底面部、即与SOI层3或分离绝缘膜PT相接的部分的栅极长度比栅极GT1的上面部的栅极长度Lg长。
这里，用长度Lge表示SOI层和分离绝缘膜的边界部的栅极GT1的底面部的栅极长度，用长度Lgc表示栅极GT1的栅极宽度方向的中央部的底面部的栅极长度。
这是一般的现象，从控制栅极尺寸的观点来看，希望倾斜角度几乎垂直。
但是，实际上，在SOI层和分离绝缘膜的边界上倾斜较明显。这是因为，当形成作为栅极材料的多晶硅层时，因分离绝缘膜PT和SOI层3的台阶差引起两者的边界部分的栅极材料的厚度变厚，结果，使刻蚀不能在整个区域内均匀地进行。
此外，图14示出图13中的C-C线的截面结构，图15示出D-D线的截面结构，图16示出E-E线的截面结构。
这样，如图14和图15所示，当栅极长度因栅极GT1的部位而异时，有可能对MOS晶体管工作特性产生影响。
这里，若设长度Lge和长度Lgc的差(Lge-Lgc)为ΔLg(栅极长度变动量)，则ΔLg愈小，整个栅极区的栅极长度愈均匀，MOS晶体管的工作特性愈好。
而且，分离绝缘膜的突出部的厚度愈厚，ΔLg愈有变大的倾向。
在图17中，示出栅极长度变动量ΔLg和分离绝缘膜的突出部的厚度(突出厚度)Lt(图16)的关系。
如图17所示，当突出厚度Lt是100nm时，ΔLg是40nm，当突出部的厚度Lt是80nm时，ΔLg是20nm。
这样，若分离绝缘膜的突出部的厚度薄，则可以减小栅极长度变动量。这意味着可以防止栅极长度变长。
通过利用该现象，可以消除因栅极刻蚀速度的差异引起的栅极长度的最终尺寸的差异。
即，如刚才说明的那样，若栅极宽度和分离绝缘膜的突出部的厚度相同，则P沟道型MOS晶体管的栅极长度比N沟道型MOS晶体管要长出10～20nm左右，若使PMOS区的分离绝缘膜的突出厚度比NMOS区NR薄10～20nm左右，则如图17所示，因ΔLg减小10～20nm，故可以消除栅极长度的增加，使P沟道型MOS晶体管的栅极长度和N沟道型MOS晶体管大致相同。
这里，图18将一例在NMOS区NR和PMOS区PR中分离绝缘膜的厚度不同的结构作为SOI器件100A示出。再有，在图18中，对和图4所示的SOI器件100相同的构成要素添加相同的符号并省略重复说明。
如图18所示，将NMOS区NR和PMOS区PR电隔离的合并分离绝缘膜HT2构成为使PMOS区PR一侧的突出部的厚度比NMOS区NR一侧薄。
因此，当MOS晶体管T2的栅极22在合并分离绝缘膜HT2上延伸时，可以防止栅极2 1的栅极长度变长。
此外，配设在MOS晶体管间的PMOS区PR中的部分分离绝缘膜PT2的突出部的厚度比NMOS区NR中部分分离绝缘膜PT1薄。
通过采用这样的结构，即使是栅极刻蚀速度低的P沟道型MOS晶体管T2的栅极22，其栅极长度也可以和N沟道型MOS晶体管T1相同。
<B-2.制造方法>
此外，使用图19和图20说明SOI器件100A的制造工序。
首先，经过使用图6～图11说明了的SOI器件100的制造工序，利用氧化硅膜OX2将沟槽TR1、TR11和TR2全部填埋，然后，利用CMP处理对氧化硅膜OX2进行研磨，使其平坦化，直到至少露出氮化硅膜SN的表面。
然后，在图19所示的工序中，用抗蚀剂掩模NM3将NMOS区NR覆盖，对整个PMOS区PR进行离子注入。这时的离子注入使用1×1012/cm2以上的剂量进行硼(B)、磷(P)、砷(As)等离子的注入。再有，若是As，则注入能量设定在30keV以下，若是B或P，则注入能量设定在10keV以下，可以在氧化硅膜OX2的表面附近产生注入损失。
在除去抗蚀剂掩模RM3之后，进行氟酸(HF)处理，因有注入损失的PMOS区PR的氧化硅膜OX2其对氟酸的刻蚀速度比NMOS区NR的氧化硅膜OX2高，故刻蚀快，突出部的厚度比NMOS区NR一侧薄。然后，利用湿刻蚀或干刻蚀除去氮化硅膜SN和焊盘氧化膜PDX。
结果，如图20所示，可以得到PMOS区PR一侧的凸出部的厚度比NMOS区NR一侧薄的合并分离绝缘膜HT2和比部分分离绝缘膜PT1薄的部分分离绝缘膜PT2。
<B-3.效果>
如以上说明的那样，通过NMOS区域和PMOS区中的分离绝缘膜的厚度不同的结构，可以消除因栅极刻蚀速度的差异引起的栅极长度的最终尺寸的差异。
<B-4.变形例1>
在以上的说明中，示出了NMOS区和PMOS区中的分离绝缘膜的厚度不同的结构，但作为分离绝缘膜的厚度随区域而变的例子，可以考虑使用工作电压不同的区域。
例如，在具有输入输出电路(I/O)部和核心电路部的半导体装置中，I/O部的工作电压是3.3V，核心电路部的工作电压是1.2V。
而且，在这样的半导体装置中，I/O部的MOS晶体管的栅极长度设定得比核心电路的MOS晶体管的栅极长度长，对尺寸控制的限制较缓和。
因此，在I/O部中，可以将分离绝缘膜的突出部的厚度(突出厚度)设定得比核心电路部厚，可以更加减小栅极的寄生电容。
例如，当设定核心电路部的栅极长度为100nm、I/O部的栅极长度为400nm时，若刚才说明了的栅极长度变动量ΔLg是20nm，则核心电路部的尺寸变动比是20/100＝20％，I/O部的尺寸变动比是20/400＝5％。
因此，若尺寸变动比的容许范围可以到20％，则核心电路部的栅极长度变动量ΔLg变成80nm，与此对应的分离绝缘膜的突出厚度变成超过100nm的值(图17)。另外，根据图17，核心电路部的突出厚度成为80nm。
这里，通过核心电路部和I/O部将一例分离绝缘膜的厚度不同的结构作为SOI器件200，在图21中示出。
如图21所示，SOI器件200配设在由硅衬底1、配设在该硅衬底1上的埋入氧化膜2和配设在埋入氧化膜2上的SOI层3构成的SOI衬底SB上。
SOI衬底上面分成核心电路区CR(第2区)和输入输出电路区IOR(第1区)，两区域之间通过合并分离绝缘膜HT3实现电隔离。
这里，合并分离绝缘膜HT3的中央部分变成贯通SOI层3而到达埋入氧化膜2的FTI结构，两端部变成下部具有SOI层3的PTI结构，截面的轮廓形状大致呈T字形。
此外，对于核心电路区CR和输入输出电路区IOR，分别在MOS晶体管之间配设部分分离绝缘膜PT3和PT4。
构成核心电路区CR的MOS晶体管T3具有在SOI层3上有选择地配设的栅极绝缘膜31、配设在栅极绝缘膜31上的栅极32和为了将它们的侧面覆盖而配设的侧壁绝缘膜33。
此外，在MOS晶体管T3的侧壁绝缘膜33的外侧的SOI层3的表面上配设源漏层35，在比源漏层35浅的位置上配设延伸层34。
构成输入输出电路区IOR的MOS晶体管T4具有在SOI层3上有选择地配设的栅极绝缘膜41、配设在栅极绝缘膜41上的栅极42和为了将它们的侧面覆盖而配设的侧壁绝缘膜43。再有，MOS晶体管T4的栅极绝缘膜41比MOS晶体管T3的栅极绝缘膜31厚。
此外，在MOS晶体管T4的侧壁绝缘膜43的外侧的SOI层3的表面上配设源漏层45，在比源漏层45浅的位置上配设延伸层44。
如图21所示，使核心电路区CR和输入输出电路区IOR电隔离的合并分离绝缘膜HT3具有使输入输出电路区IOR侧的突出部的厚度比核心电路区CR一侧厚的结构。
此外，在输入输出电路区IOR中，配设在MOS晶体管之间的部分分离绝缘膜PT4的突出部的厚度比核心电路区CR中的部分分离绝缘膜PT3厚。
通过采用这样的结构，可以更加减小输入输出电路区IOR中的栅极寄生电容。
<B-5.变形例2>
<B-5-1.应用于存储单元部的例1>
此外，在SRAM(静态随机存取存储器)等存储器件中，具有存储单元部和进行逻辑运算处理的运算部，但在存储单元部中，栅极的尺寸控制很重要，所以，希望使分离绝缘膜的突出部的厚度比运算部等其他电路区薄。
即，通常，因存储单元部的集成度高，故将栅极宽度设定在加工极限尺寸附近。另一方面，在运算部等其他电路区中，将栅极宽度设定得比存储单元部宽。
而且，若分离绝缘膜的突出部的厚度相同，则栅极宽度窄的一方有栅极长度变长(粗)的倾向，所以，在存储单元部中，希望使分离绝缘膜的突出部的厚度比其他电路区薄10～20nm。
通过采用这样的结构，容易进行存储单元部中的栅极尺寸的控制。
此外，为了减小寄生电容，对存储单元部的分离绝缘膜全部采用FTI结构也有效。这时，因可以使分离绝缘膜的突出部的厚度薄一些，故可以减小栅极长度变动量，容易控制栅极的尺寸。
此外，当存储单元部的分离绝缘膜全部采用FTI结构时，认为衬底浮置效应的影响会波及到MOS晶体管，为了减小该影响，用P沟道型MOS晶体管去构成存储单元部是有效的。
即，P沟道型MOS晶体管与N沟道型MOS晶体管相比，载流子的移动度小，电流也小，主体区积蓄的剩余载流子少，所以，难以受衬底浮置效应的影响。
再有，在配置在存储单元部的***的译码器等***电路或运算部中，可以通过像使用图4说明了的SOI器件100那样使用PTI结构或HTI结构的分离绝缘膜来抑制衬底浮置效应。
<B-5-2.应用于存储单元部的例2>
进而，当不能全部用P沟道型晶体管去构成存储单元的晶体管时，例如，在具有CMOS(互补MOS)反相器的情况下，对于配设了P沟道型的MOS晶体管的PMOS区PR，使分离绝缘膜全部是FTI结构是有效的。使用图22和图23说明该构成的一个例子。
图22是表示存储单元内的具有CMOS反相器的区域的平面图，该区域分成PMOS区PR和NMOS区NR。
如图22所示，多个活性区AR并列配置，跨过该多个活性区AR配设栅极GT10和GT20。栅极GT10和GT20都跨过PMOS区PR内的活性区AR和NMOS区NR内的活性区AR配设，分别构成组成CMOS反相器的P沟道型和N沟道型的MOS晶体管的公共栅极。
图23示出图22所示的G-G线的截面结构。
如图23所示，SOI衬底SB的上面分成PMOS区PR和NMOS区NR，PMOS区PR和NMOS区NR之间通过合并分离绝缘膜HT4实现电隔离，在PMOS区PR内，在MOS晶体管之间配设完全分离绝缘膜FT，在NMOS区NR内，在MOS晶体管之间配设部分分离绝缘膜PT5。而且，栅极GT10经过栅极绝缘膜GX、且跨过多个活性区AR配设。
这里，合并分离绝缘膜HT4的PMOS区PR一侧变成贯通SOI层3而到达埋入氧化膜2的FTI结构，NMOS区NR一侧变成下部具有SOI层3的PTI结构。
而且，在PMOS区PR中，完全分离绝缘膜FT和合并分离绝缘膜HT4的突出部的厚度变薄。
这样，通过使FTI结构部分的突出部的厚度变薄，可以减小栅极长度变动量，容易控制栅极的尺寸。

Claims (11)

1.一种半导体装置，其特征在于，包括：SOI衬底，具有作为基础的衬底部、配设在上述衬底部上的埋入氧化膜和配设在上述埋入氧化膜上的SOI层；第1和第2元件分离绝缘膜，分别配设在上述SOI层上的第1和第2区域内；以及第3元件分离绝缘膜，配设在上述第1区域和上述第2区域之间，
上述第1和第2元件分离绝缘膜成为在其下部具有上述SOI层的部分沟槽分离结构，
上述第3元件分离绝缘膜至少包含一部分贯通上述SOI层到达上述埋入氧化膜的完全沟槽分离结构，
上述第1和第2元件分离绝缘膜具有从上述SOI层的主面向上侧突出的突出部的厚度比从上述SOI层的主面向下延伸的分离部的厚度厚的结构。
2.权利要求1记载的半导体装置，其特征在于：在上述第1和第2元件分离绝缘膜中，上述分离部的下部的分离下SOI层的厚度比上述分离部的厚度厚。
3.权利要求2记载的半导体装置，其特征在于：上述第3元件分离绝缘膜形成合并沟槽分离结构，该结构具有形成上述完全沟槽分离结构的部分和形成上述部分沟槽分离结构的部分，
在形成上述部分沟槽分离结构的部分中，上述突出部的厚度比上述分离部的厚度厚，上述分离下SOI层的厚度比上述分离部的厚度厚。
4.权利要求1记载的半导体装置，其特征在于：在上述第1和第2元件分离绝缘膜中，上述突出部的厚度分别不同。
5.权利要求4记载的半导体装置，其特征在于：在上述第3元件分离绝缘膜中，包含在上述第1和/或第2区域内的、形成上述部分沟槽分离结构的部分的上述突出部的厚度和上述第1和/或第2元件分离绝缘膜的上述突出部的厚度相同。
6.权利要求4记载的半导体装置，其特征在于：上述第1区域是配设N沟道型的第1MOS晶体管的区域，上述第2区域是配设P沟道型的第2MOS晶体管的区域，上述第1元件分离绝缘膜的上述突出部的厚度比上述第2元件分离绝缘膜的上述突出部的厚度厚。
7.权利要求4记载的半导体装置，其特征在于：上述第1区域是配设在第1电压下工作的第1MOS晶体管的区域，上述第2区域是配设在比上述第1电压低的第2电压下工作的第2MOS晶体管的区域，上述第1元件分离绝缘膜的上述突出部的厚度比上述第2元件分离绝缘膜的上述突出部的厚度厚。
8.权利要求4记载的半导体装置，其特征在于：上述第1区域是配设具有第1栅极宽度的第1MOS晶体管的区域，上述第2区域是配设具有比上述第1栅极宽度短的第2栅极宽度的第2MOS晶体管的区域，上述第1元件分离绝缘膜的上述突出部的厚度比上述第2元件分离绝缘膜的上述突出部的厚度厚。
9.权利要求6至权利要求8的任何一项记载的半导体装置，其特征在于：上述第1和第2MOS晶体管分别具有与上述埋入氧化膜相接的源漏层。
10.一种半导体装置，其特征在于，包括：SOI衬底，具有作为基础的衬底部、配设在上述衬底部上的埋入氧化膜和配设在上述埋入氧化膜上的SOI层；第1和第2元件分离绝缘膜，分别配设在上述SOI层上的第1和第2区域内；以及第3元件分离绝缘膜，配设在上述第1区域和上述第2区域之间，
上述第1元件分离绝缘膜成为在其下部具有上述SOI层的部分沟槽分离结构，
上述第2和第3元件分离绝缘膜至少包含一部分贯通上述SOI层而到达上述埋入氧化膜的完全沟槽分离结构，
上述第1元件分离绝缘膜具有从上述SOI层的主面向上侧突出的突出部的厚度比从上述SOI层的主面向下延伸的分离部的厚度厚的结构，
上述第2元件分离绝缘膜只具有上述完全沟槽分离结构，
上述第3元件分离绝缘膜形成合并沟槽分离结构，该结构具有形成上述完全沟槽分离结构的部分和形成上述部分沟槽分离结构的部分，在形成上述部分沟槽分离结构的部分中，上述突出部的厚度比上述分离部的厚度厚，上述分离部的下部的分离下SOI层的厚度比上述分离部的厚度厚，
上述第2元件分离绝缘膜的上述突出部的厚度和上述第3元件分离绝缘膜的形成上述完全沟槽分离结构的部分中的上述突出部的厚度具有比上述第1元件分离绝缘膜的上述突出部的厚度薄的结构。
11.权利要求10记载的半导体装置，其特征在于：上述第1区域是配设N沟道型的MOS晶体管的区域，上述第2区域是配设P沟道型的MOS晶体管的区域。
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