JP4701244B2 - マイクロコンピュータ及びそのテスト方法 - Google Patents
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Description
して、JTAGによるバウンダリスキャンテスト(Boundary Scan Test)が広く行われている。このJTAGによりボードレベルのインターコネクトテストを行う場合、ASICの本来の動作を実行する回路(以下、ユーザ回路)を動作させることなく、JTAG回路のみを用いて行われる。これにより、ユーザ回路の回路構成に関わらず汎用的にテストを実施することが可能である。テスト方法としては、IEEE1149のEXTESTというテストがある(例えば非特許文献1参照)。
Sまたはソースシンクロナスタイプが主に用いられている。ソースシンクロナスインターフェイス(I/O回路)は、高速動作に適しており、DDR(Double Data Rate)やQDR(Quad Data Rate)などのSDRAM(Synchronous Dynamic Random Access Memory)や各種の高速CPUバスで用いられる。このインターフェイスは、チップデータと同時にラッチするためのクロックを送り側(以下、TR側)チップから受け取り側(以下、REC側)チップへ送る。
って、テストデータを送出する第1のフリップフロップと、このPLL回路から発信された動作クロックにしたがって、ソースシンクロナスにおける同期クロックを送出する第2のフリップフロップとを備える。一方、ソースシンクロナスインターフェイスによるデータの受け取り側のICは、第2のフリップフロップから送出された同期クロックにしたがって第1のフリップフロップから送出されたテストデータを取り込む第3のフリップフロップを備える。
また、このテスト方法によれば、チップ間の各接続経路を伝送したデータを個別に評価できるため、システムレベルテストとは異なり、問題が発見された場合に、容易に、その原因を特定することが可能となる。
まず、本発明の概要を説明する。本発明のテストは、ASIC上の複数のチップ(回路)に対して、データのやり取りが行われる(ソースシンクロナスに関わる)2つのチップの組ごとに着目し、TR(送り)側のチップからREC(受け取り)側のチップへの伝送をテストする。このテストでは、まずTR側チップおよびREC側チップ双方のソースシンクロナスに関わるフリップフロップが所定の値に初期化される。次に、実動作と同じスピードのクロックによってソースシンクロナスインターフェイスが駆動し、TR側フリップフロップの値(テストデータ)がREC側フリップフロップに伝送される。そして、REC側フリップフロップに格納された結果が読み出されて観測される。
第1の実施形態では、ソースシンクロナスを実現する方式として、TR側がデータとクロックを半サイクルずらして送り出す方式が用いられる場合について説明する。
図1は、本実施形態が適用されるソースシンクロナスに関わる回路の全体構成を示す図である。図1において、チップAがTR側チップ、チップBがREC側チップである。図1には、ソースシンクロナスに関わる回路部分のみが記載されているが、実際には、チップA、B共に、各々のシステム回路が存在していることは言うまでもない。なお、図1に示すチップA、チップBの別は、TR側チップであるかREC側チップであるかを示すに過ぎない。すなわち、ASIC内の各チップが、ソースシンクロナスインターフェイスにおける立場(TR側かREC側か)に応じて、チップAまたはチップBとなる。
データ転送用のTR側フリップフロップF1は、TDR_FFの制御により値(テストデータ)をセットされる。そして、マルチプレクサM1が制御信号SG_P=「1」を入力することでフリップフロップF1自身の出力を反転して再入力し、さらにPLL(Phase-Locked Loop)回路11からのクロック信号CLK2のフォーリングエッジにて、保持
している値を出力する(DATAOUT)。
一方、同期クロック送信用のTR側フリップフロップF2は、TDR_FFの制御により初期値をセットされる。そして、マルチプレクサM2が制御信号SG_P=「1」を入力することでフリップフロップF2自身の出力を反転して再入力し、さらにPLL回路11からのクロック信号CLK2をそのまま入力することによって、保持している値を同期クロックとして出力する(CLKOUT)。この構成により、フリップフロップF1の出力DATAOUTと、フリップフロップF2の出力CLKOUTとは、クロック信号CLK2の半サイクル分ずれることとなる。
ここで、PLL回路11から出力されるクロック信号CLK2は、実動作においてチップAの動作を制御する動作クロックと同じ周波数のクロック信号である。
データ受信用のREC側フリップフロップF3は、TDR_FFの制御により初期値をセットされる。そして、チップAから受信したCLKOUTを動作クロックSTB_clkとして反転せずそのまま入力し、これに応じてチップAから受信したDATAOUTを取り込む。これにより、フリップフロップF3からDATAOUTの値(テストデータ)が出力され(DP)、後に観測用のTDR_DPにラッチされる。
一方、もう一つのデータ受信用のREC側フリップフロップF4は、TDR_FFの制御により初期値をセットされる。そして、チップAから受信した同期クロックCLKOUTを動作クロックSTB_clkとして反転して入力し、これに応じてチップAから受信したDATAOUTを取り込む。これにより、フリップフロップF4からDATAOUTの値(テストデータ)が出力され(DN)、後に観測用のTDR_DNにラッチされる。
図3を参照すると、チップAのPLL回路11による2つのクロック信号CLK2のうち、1つめの立ち上がりでフリップフロップF2から同期クロック(CLKOUT)が出力され、STB_clkが立ち下がっている。そして、この1つめのクロック信号CLK2の立ち下がりでフリップフロップF1からテストデータ(DATAOUT)が出力されている。次に、2つめのクロック信号CLK2の立ち上がりで同期クロックの出力が終わってSTB_clkが立ち上がり、これによりテストデータの値がチップBのフリップフロップF3に取り込まれている(DP)。なお、図示の(F1=‘0’)は、TDR_FFによってF1が「0」に初期化されることを意味する。以下同様である。
図4を参照すると、チップAのPLL回路11による2つのクロック信号CLK2のうち、1つめの立ち上がりでフリップフロップF2から同期クロック(CLKOUT)が出力され、STB_clkが立ち上がっている。そして、この1つめのクロック信号CLK2の立ち下がりでフリップフロップF1からテストデータ(DATAOUT)が出力されている。次に、2つめのクロック信号CLK2の立ち上がりで同期クロックの出力が終わってSTB_clkが立ち下がり、これによりテストデータの値がチップBのフリップフロップF4に取り込まれている(DN)。
図5は、チップAのフリップフロップF1、F2を初期化する回路の構成を示す図である。図示のセット/リセット付きフリップフロップは、図2に示したチップAのフリップフロップF1またはフリップフロップF2である。図5において、まずTDR_FFに値が格納される。そして、UpdateDR_L=「1」で、TDR_FFに格納された値により、フリップフロップF1、F2がセットあるいはリセットされる。UpdateDR_Lという信号は、図11のように生成される。以下、同様である。図示の例では、TDR_FFの値が「1」であればフリップフロップF1、F2はリセットされ、TDR_FFの値が「0」であればフリップフロップF1、F2はセットされる。なお、図11は、非特許文献1のFig 5−5を参照しており、図中のA、B、C、D信号の生成、回
路表記方法は、Fig5−5に準じている。
以上はチップAのフリップフロップF1、F2の初期化方法の説明であるが、本実施形態では、チップBのフリップフロップF3、F4も同様の構成であり、チップBにおけるTDR_FFによりセットあるいはリセットされる。そのため、図中では、F1、F2(F3、F4)と表記した。
まずTR側のチップAを参照すると、このチップAには、上述したFF_TおよびTDR_FFの他に、動作クロックを発信する動作クロック発信部としてのPLL回路11および本テスト用のPLLコントローラ12と、PLL回路11から発信される動作クロックから2パルスを抽出して出力する2パルス生成部13と、JTAGの制御を行うためのTAPコントローラ14と、インストラクションレジスタ(Instruction Register:IR)15とを備える。そして、TAPコントローラ14およびインストラクションレジスタ15の出力は、インストラクションデコーダおよびゲートA1、A2、A3を経て、TDR_FF、FF_T、2パルス生成部13等に供給される。
ANDゲートA1は、テストビットがインストラクションレジスタ15に格納され、ShiftDR=「1」である場合に、TCKをTDR_FFに供給する。
ANDゲートA2は、テストビットがインストラクションレジスタ15に格納され、UpdateDR_L=「1」である場合に、FF_Tをセットまたはリセットするための制御信号をTDR_FFから供給する。FF_Tがセットされるかリセットされるかは、上述したようにTDR_FFにセットされている値による。これにより、FF_Tの初期値が決まる。
ANDゲートA3は、テストビットがインストラクションレジスタ15に格納され、RunTestIdle=‘1’(図11参照)で、FF_Tに対して内部をループ状態にする制御信号SG_Pを供給し、さらに2パルス生成部13に対してPLL回路11の出力から2パルスを取り出すためのトリガー信号を供給する。
ANDゲートA5は、テストビットがインストラクションレジスタ22に格納され、UpdateDR_L=「1」で、FF_Rをセットまたはリセットするための制御信号をTDR_FFに供給する。FF_Rがセットされるかリセットされるかは、上述したようにTDR_FFにセットされている値による。これにより、FF_Rの初期値が決まる。 また、TAPコントローラ21は、TDR_FFを動作制御するためのクロック信号ClockDRを供給している。
図6は、チップAおよびチップBにおけるテスト実行時の信号波形を示す図、図7は、テストの概略的な流れを示すフローチャートである。
本実施形態のテストは、大きく分けて、ソースシンクロナスに関わるフリップフロップ(TR側、REC側とも)に初期値を設定するフェーズ、実動作と同じスピードでソースシンクロナスインターフェイスを駆動するフェーズ、テスト結果を取り出すフェーズの3つのフェーズからなる。
以上のようにして、ソースシンクロナスに関わるTR側フリップフロップとREC側フリップフロップとの間で、実動作と同じスピードでテストデータが伝送される。そして、REC側に取り込まれた値(テスト結果)を評価することで、ソースシンクロナスインターフェイスのボードレベルでのアットスピードテストが実現される。
第2の実施形態では、ソースシンクロナスを実現する方式として、TR側がデータとクロックを同じクロックエッジで送り出す方式が用いられ、かつTR側フリップフロップをTDR_FFの値によりセットリセットを使って初期化する場合について説明する。
図12は、本実施形態が適用されるソースシンクロナスに関わる回路の全体構成を示す図である。図12において、チップAがTR側チップ、チップBがREC側チップである。図12には、ソースシンクロナスに関わる回路部分のみが記載されているが、実際には、チップA、B共に、各々のシステム回路が存在していることは言うまでもない。なお、図12に示すチップA、チップBの別は、TR側チップであるかREC側チップであるかを示すに過ぎない。すなわち、ASIC内の各チップが、ソースシンクロナスインターフェイスにおける立場(TR側かREC側か)に応じて、チップAまたはチップBとなる。 チップA、Bにおいて、FF_TはTR側フリップフロップであり、FF_RはREC側フリップフロップであり、TDR_FFはJTAG_TDRである。これらの構成は、図8、図9および図10に示した第1の実施形態のものと同様である。
データ転送用のTR側フリップフロップF11は、TDR_FFの制御により値(テストデータ)をセットされる。そして、マルチプレクサM1が制御信号SG_P=「1」を入力することでフリップフロップF11自身の出力を反転して再入力し、さらにPLL回路11からのクロック信号CLK2を反転せずそのまま入力することによって、保持している値を出力する(DATAOUT)。
一方、同期クロック送信用のTR側フリップフロップF12は、TDR_FFの制御により初期値をセットされる。そして、マルチプレクサM2が制御信号SG_P=「1」を入力することでフリップフロップF12自身の出力を反転して再入力し、さらにPLL回路11からのクロック信号CLK2を反転せずそのまま入力することによって、保持している値を同期クロックとして出力する(CLKOUT)。この構成により、フリップフロップF11の出力DATAOUTと、フリップフロップF12の出力CLKOUTとは、同じクロックエッジで出力されることとなる。
ここで、PLL回路11から出力されるクロック信号CLK2は、実動作においてチップAの動作を制御する動作クロックである。
データ受信用のREC側フリップフロップF13は、TDR_FFの制御により初期値をセットされる。次に、チップAから受信したCLKOUTを、DDL回路23で周期をπ/2だけ遅らせ、動作クロックDDL_clkとして反転せずそのまま入力する。そして、この動作クロックDDL_clkに応じてチップAから受信したDATAOUTを取り込む。これにより、フリップフロップF13からDATAOUTの値(テストデータ)が出力され(DP)、後に観測用のTDR_DPにラッチされる。
一方、もう一つのデータ受信用のREC側フリップフロップF14は、TDR_FFの制御により初期値をセットされる。次に、チップAから受信した同期クロックCLKOUTを、DDL回路23で周期をπ/2だけ遅らせ、動作クロックDDL_clkとする。そして、この動作クロックDDL_clkとして反転して入力し、これに応じてチップAから受信したDATAOUTを取り込む。これにより、フリップフロップF14からDATAOUTの値(テストデータ)が出力され(DN)、後に観測用のTDR_DNにラッチされる。
図14を参照すると、チップAのPLL回路11による2つのクロック信号CLK2のうち、1つめの立ち上がりでフリップフロップF11のテストデータ(DATAOUT)とフリップフロップF12の同期クロック(CLKOUT)が同時に出力されている。そして、この同期クロックからπ/2周期だけ遅れてDDL_clkが立ち上がっている。この結果、DDL_clkの立ち上がりのタイミングは、テストデータの真ん中になる。このDLL_clkが立ち上がりにより、テストデータの値がチップBのフリップフロップF13に取り込まれている(DP)。
図15を参照すると、チップAのPLL回路11による2つのクロック信号CLK2のうち、1つめの立ち上がりでフリップフロップF11のテストデータ(DATAOUT)とフリップフロップF12の同期クロック(CLKOUT)が同時に出力されている。そして、この同期クロックからπ/2遅れてDDL_clkが立ち下がっている。この結果、DDL_clkの立ち下がりのタイミングは、テストデータの真ん中になる。このDLL_clkが立ち下がりにより、テストデータの値がチップBのフリップフロップF14に取り込まれている(DN)。
まずTR側のチップAを参照すると、このチップAには、上述したFF_TおよびTDR_FFの他に、動作クロック発信部としてのPLL回路11およびPLLコントローラ12と、PLL回路11から発信される動作クロックから2パルスを抽出して出力する2パルス生成部13と、JTAGの制御を行うためのTAPコントローラ14と、インストラクションレジスタ(Instruction Register:IR)15とを備える。TAPコントローラ14およびインストラクションレジスタ15の出力は、ゲートA1、A2、A3を経て、TDR_FF、FF_T、2パルス生成部13等に供給される。
ANDゲートA1は、テストビットがインストラクションレジスタ15に格納され、ShiftDR=「1」である場合に、TCKをTDR_FFに供給する。
ANDゲートA2は、テストビットがインストラクションレジスタ15に格納され、UpdateDR_L=「1」である場合に、FF_Tをセットまたはリセットするための制御信号をTDR_FFから供給する。FF_Tがセットされるかリセットされるかは、上述したようにTDR_FFにセットされている値による。これにより、FF_Tの初期値が決まる。ここで、図13のフリップフロップF1が含まれるFF_Tの初期値はテストデータとなる。
ANDゲートA3は、テストビットがインストラクションレジスタ15に格納され、RunTestIdle=「1」ならば、FF_Tに対して内部をループ状態にする制御信号SG_Pを供給し、さらに2パルス生成部13に対してPLL回路11の出力から2パルスを取り出すためのトリガー信号を供給する。
ANDゲートA4は、テストビットがインストラクションレジスタ22に格納され、ShiftDR=「1」である場合に、マルチプレクサM1、M2に対して「1」のデータを選択させる制御信号を供給する。マルチプレクサM1、M2が「1」のデータを選択することで、テスト用クロックTCKによりTDI(テストデータイン)−TDO(テストデータアウト)のパスでスキャンが行われ、TDR_FFに値がセットされる。
ANDゲートA5は、テストビットがインストラクションレジスタ22に格納され、UpdateDR_L=「1」で、FF_Rをセットまたはリセットするための制御信号をTDR_FFから供給する。FF_Rがセットされるかリセットされるかは、上述したようにTDR_FFにセットされている値による。これにより、FF_Rの初期値が決まる。
TAPコントローラ21のClockDRは、ShiftDR=「1」またはCaptureDR=「1」である場合に、テスト用クロックTCKをTDR_FFに供給する。これにより、TDI−TDOのパスでスキャンが行われたり、FF_Rの格納データがTDR_FFに取り込まれたりする。
第1の実施形態の動作と第2の実施形態の動作との相異なる点は、以下の点である。
まず、図7のステップ704において、第1の実施形態では、フリップフロップF1から出力されるテストデータとフリップフロップF2から出力される同期クロックの出力タイミングは、半サイクルだけずれている。これに対し、第2の実施形態では、フリップフロップF11から出力されるテストデータとフリップフロップF12から出力される同期クロックとが同じクロックエッジで出力される。
また、図7のステップ705において、第1の実施形態では、フリップフロップF3、F4は、フリップフロップF2から送られた同期クロックにしたがってフリップフロップF1から送られたテストデータを取り込む。これに対し、第2の実施形態では、フリップフロップF11から出力されたテストデータとフリップフロップF12から出力された同期クロックとのクロックエッジが同じタイミングであるため、DLL回路23により同期クロックをπ/2だけ遅らせる。そして、この遅らせた同期クロックにしたがって、フリップフロップF13、F14がテストデータを取り込む。
第3の実施形態では、第2の実施形態と同様に、ソースシンクロナスを実現する方式として、TR側がデータとクロックを同じクロックエッジで送り出す方式が用いられる。ただし、第3の実施形態では、TR側フリップフロップをJTAG_TDRとしての役割も持たせることによって、JTAG_TDRに値をセットする方法を用いて初期化する場合について説明する。
図16は、本実施形態が適用されるソースシンクロナスに関わる回路の全体構成を示す図である。図16において、チップAがTR側チップ、チップBがREC側チップである。図16には、ソースシンクロナスに関わる回路部分のみが記載されているが、実際には、チップA、B共に、各々のシステム回路が存在していることは言うまでもない。なお、図16に示すチップA、チップBの別は、TR側チップであるかREC側チップであるかを示すに過ぎない。すなわち、ASIC内の各チップが、ソースシンクロナスインターフェイスにおける立場(TR側かREC側か)に応じて、チップAまたはチップBとなる。
データ転送用のTR側フリップフロップF21は、マルチプレクサM3/1、M1/0ピンを経由するJTAG_TDRのスキャンパスを介して値(テストデータ)をセットされる。そして、マルチプレクサM1が制御信号SG_Pを入力することでフリップフロップF21自身の出力を反転して再入力し、さらにPLL回路11からのクロック信号CLK2を反転せずそのまま入力することによって、保持している値を出力する(DATAOUT)。
一方、同期クロック送信用のTR側フリップフロップF22は、マルチプレクサM4/1、M2/0ピンを経由するJTAG_TDRのスキャンパスを介して初期値をセットされる。そして、マルチプレクサM2が制御信号SG_Pを入力することでフリップフロップF22自身の出力を反転して再入力し、さらにPLL回路11からのクロック信号CLK2を反転せずそのまま入力することによって、保持している値を同期クロックとして出力する(CLKOUT)。この構成により、フリップフロップF21の出力DATAOUTと、フリップフロップF22の出力CLKOUTとは、同じクロックエッジで出力されることとなる。
ここで、PLL回路11から出力されるクロック信号CLK2は、実動作においてチップAの動作を制御する動作クロックである。
データ受信用のREC側フリップフロップF23は、TDR_FFの制御により初期値をセットされる。次に、チップAから受信したCLKOUTを、DDL回路23で周期をπ/2だけ遅らせ、動作クロックDDL_clkとして反転せずそのまま入力する。そして、この動作クロックDDL_clkに応じてチップAから受信したDATAOUTを取り込む。これにより、フリップフロップF23からDATAOUTの値(テストデータ)が出力され(DP)、後に観測用のTDR_DPにラッチされる。
一方、もう一つのデータ受信用のREC側フリップフロップF24は、TDR_FFの制御により初期値をセットされる。次に、チップAから受信した同期クロックCLKOUTを、DDL回路23で周期をπ/2だけ遅らせ、動作クロックDDL_clkとする。そして、この動作クロックDDL_clkとして反転して入力し、これに応じてチップAから受信したDATAOUTを取り込む。これにより、フリップフロップF24からDATAOUTの値(テストデータ)が出力され(DN)、後に観測用のTDR_DNにラッチされる。
図19を参照すると、チップAのPLL回路11による2つのクロック信号CLK2のうち、1つめの立ち上がりでフリップフロップF21のテストデータ(DATAOUT)とフリップフロップF22の同期クロック(CLKOUT)が同時に出力されている。そして、この同期クロックからπ/2周期だけ遅れてDDL_clkが立ち上がっている。この結果、DDL_clkの立ち上がりのタイミングは、テストデータの真ん中になる。このDLL_clkが立ち上がりにより、テストデータの値がチップBのフリップフロップF23に取り込まれている(DP)。
図20を参照すると、チップAのPLL回路11による2つのクロック信号CLK2のうち、1つめの立ち上がりでフリップフロップF21のテストデータ(DATAOUT)とフリップフロップF22の同期クロック(CLKOUT)が同時に出力されている。そして、この同期クロックからπ/2周期だけ遅れてDDL_clkが立ち下がっている。この結果、DDL_clkの立ち下がりのタイミングは、テストデータの真ん中になる。このDDL_clkが立ち下がりにより、テストデータの値がチップBのフリップフロップF24に取り込まれている(DN)。
図17は、チップAのフリップフロップF21、F22を初期化する回路の構成を示す図である。図17において、ShiftDR=「1」のときに、マルチプレクサS1に制御信号SS_Pが供給され、ClockDRが選択されてフリップフロップF21、F22に供給される。フリップフロップF21、F22は、この信号ClockDRにしたがい、JTAGのTDI(テストデータイン)からのデータを入力して初期化される。
一方、チップBのフリップフロップF23、F24は、第1の実施形態のソースシンクロナスに関わるフリップフロップF1−F4と同じく、TDR_FFの出力によりセット/リセットされる。したがって、図5に示した回路構成により、第1の実施形態と同様の方法で初期値が設定される。
まずTR側のチップAを参照すると、このチップAには、上述したFF_Tの他に、動作クロック発信部としてのPLL回路11およびPLLコントローラ12と、PLL回路11から発信される動作クロックから2パルスを抽出して出力する2パルス生成部13と、JTAGの制御を行うためのTAPコントローラ14と、インストラクションレジスタ(Instruction Register:IR)15とを備える。TAPコントローラ14およびインストラクションレジスタ15の出力は、ゲートA1、A3を経て、FF_T、2パルス生成部13等に供給される。
ANDゲートA1は、テストビットがインストラクションレジスタ15に格納され、ShiftDR=「1」である場合に、クロック信号ClockDRをFF_Tに供給する。これにより、FF_Tは直接初期化される。
ANDゲートA3は、テストビットがインストラクションレジスタ15に格納され、RunTestIdle=「1」ならば、FF_Tに対して内部をループ状態にする制御信号SG_Pを供給し、さらに2パルス生成部13に対してPLL回路11の出力から2パルスを取り出すためのトリガー信号を供給する。
ANDゲートA4は、テストビットがインストラクションレジスタ22に格納され、ShiftDR=「1」である場合に、マルチプレクサM1、M2に対して「1」のデータを選択させる制御信号を供給する。マルチプレクサM1、M2が「1」のデータを選択することで、テスト用クロックTCKによりTDI(テストデータイン)−TDO(テストデータアウト)のパスでスキャンが行われ、TDR_FFに値がセットされる。
ANDゲートA5は、テストビットがインストラクションレジスタ22に格納され、UpdateDR_L=「1」で、FF_Rをセットまたはリセットするための制御信号をTDR_FFから供給する。FF_Rがセットされるかリセットされるかは、上述したようにTDR_FFにセットされている値による。これにより、FF_Rの初期値が決まる。
TAPコントローラ21のClockDRは、ShiftDR=「1」またはCaptureDR=「1」である場合に、テスト用クロックTCKをTDR_FFに供給する。これにより、TDI−TDOのパスでスキャンが行われたり、FF_Rの格納データがTDR_FFに取り込まれたりする。
図21は、チップAおよびチップBにおけるテスト実行時の信号波形を示す図である。テストの概略的な流れは、図7を参照して説明した第1の実施形態と同様であるので、ここでも図7を参照して説明する。
まずチップA、Bのインストラクションレジスタ15、22にテストビットが格納される。これをトリガーとして、チップA、BのPLL回路11(チップBのPLL回路は図示していない)が動作クロックを発信する(ステップ701)。次に、ソースシンクロナスに関わるフリップフロップ(図16のFF_TおよびFF_R、図18のF21−F24)を任意の値に初期化する(ステップ702)。
Claims (6)
- 複数のソースシンクロナスインターフェイスの各々により接続された複数のIC(Integrated Circuit)を搭載したマイクロコンピュータにおいて、
前記ソースシンクロナスインターフェイスによるデータの送り側のICは、
通常動作における動作クロックを生成するPLL(Phase-Locked Loop)回路と、
前記PLL回路が生成した動作クロックにしたがって、データを送出する第1のフリップフロップと、
前記PLL回路が生成した動作クロックにしたがって、前記動作クロックと同じ周波数の同期クロックを送出する第2のフリップフロップと、
前記動作クロックから2つのパルス信号を抽出する2パルス生成回路とを備え、
前記第1のフリップフロップは、前記2パルス生成回路で抽出された前記2つのパルス信号にしたがって、前記データを送出し、
前記第2のフリップフロップは、前記2パルス生成回路で抽出された前記2つのパルス信号にしたがって、前記同期クロックを送出し、
前記送り側のICの前記第1のフリップフロップは、前記同期クロックよりも前記2つのパルス信号の半サイクル分遅らせて前記データを送出し、
前記ソースシンクロナスインターフェイスによるデータの受け取り側のICは、
前記第2のフリップフロップから送出された前記同期クロックにしたがって前記第1のフリップフロップから送出された前記データを取り込む第3のフリップフロップを備えることを特徴とするマイクロコンピュータ。 - 前記送り側のICの前記第1のフリップフロップは、セット/リセット付きフリップフロップであり、
前記送り側のICは、保持する値に応じて前記第1のフリップフロップをセットまたはリセットすることにより当該第1のフリップフロップに前記データを保持させるデータレジスタをさらに備えることを特徴とする請求項1に記載のマイクロコンピュータ。 - 前記送り側のICの前記第1のフリップフロップは、スキャンチェーンを構成し、当該スキャンチェーンを介してデータをスキャンシフトすることにより、当該第1のフリップフロップに前記データが入力されることを特徴とする請求項1に記載のマイクロコンピュータ。
- 複数のソースシンクロナスインターフェイスの各々により接続された複数のIC(Integrated Circuit)を搭載したマイクロコンピュータが実行する方法であって、
前記ソースシンクロナスインターフェイスによるデータの送り側のフリップフロップが、データを入力し保持するステップと、
通常動作における動作クロックを生成するステップと、
前記動作クロックから2つのパルス信号を抽出するステップと、
前記2つのパルス信号にしたがって、前記データを送出するステップと、
前記2つのパルス信号にしたがって、前記動作クロックと同じ周波数の同期クロックを送出するステップと、
前記ソースシンクロナスインターフェイスによるデータの受け取り側のフリップフロップが、前記同期クロックにしたがって前記データを取り込むステップと
を含み、
前記データを送出するステップは、前記同期クロックよりも前記2つのパルス信号の半サイクル分遅らせて前記データを送出することを特徴とする方法。 - 前記送り側のフリップフロップがデータを入力するステップは、
前記送り側のフリップフロップに対応して設けられたデータレジスタに所定の値を保持させるステップと、
前記データレジスタが保持する値に応じて当該データレジスタが対応する前記送り側のフリップフロップをセットまたはリセットすることにより当該送り側のフリップフロップに前記データを保持させるステップと
を含むことを特徴とする請求項4に記載の方法。 - 前記送り側のフリップフロップがデータを入力するステップでは、スキャンチェーンを構成する前記送り側のフリップフロップに対して、当該スキャンチェーンを介してデータをスキャンシフトすることにより、当該送り側のフリップフロップに前記データを保持させることを特徴とする請求項4に記載の方法。
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