JPH1183956A - 集積回路 - Google Patents
集積回路Info
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- JPH1183956A JPH1183956A JP10181914A JP18191498A JPH1183956A JP H1183956 A JPH1183956 A JP H1183956A JP 10181914 A JP10181914 A JP 10181914A JP 18191498 A JP18191498 A JP 18191498A JP H1183956 A JPH1183956 A JP H1183956A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318583—Design for test
- G01R31/318586—Design for test with partial scan or non-scannable parts
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 ＩＰコア形集積回路の試験を支援する。
【解決手段】 集積回路が知的財産コアを有する。知的
財産コアは、試験データ入力リード１５、試験データ出
力リード１３、制御リード１７、外部レジスタ存在及び
ＥＲＰリード３７を持つ試験アクセス・ポート３９を含
む。走査レジスタ２５が知的財産コアを囲い込み、ＥＲ
Ｐリード３７が走査レジスタの存在を示す信号を伝え
る。
財産コアは、試験データ入力リード１５、試験データ出
力リード１３、制御リード１７、外部レジスタ存在及び
ＥＲＰリード３７を持つ試験アクセス・ポート３９を含
む。走査レジスタ２５が知的財産コアを囲い込み、ＥＲ
Ｐリード３７が走査レジスタの存在を示す信号を伝え
る。
Description
【０００１】
【発明の属する技術分野】この発明は全般的に埋設（エ
ンベデッド）コアを持つ集積回路の試験、更に具体的に
言えば、ユーザが追加した走査レジスタのオプションを
効率良く支援するコアの設計に関する。
ンベデッド）コアを持つ集積回路の試験、更に具体的に
言えば、ユーザが追加した走査レジスタのオプションを
効率良く支援するコアの設計に関する。
【０００２】
【従来の技術及び課題】ディジタル信号プロセッサ、マ
イクロコントローラ、プロセッサ、Ｉ／Ｏ周辺回路及び
メモリのような既にある知的財産（ＩＰ）コアを再利用
することにより、複雑度の高い集積回路（ＩＣ）の速や
かな設計及び展開を達成することができる。このような
ＩＰコアが１９９６年１１月版のＩＥＥＥスペクトラム
誌に発表されたハント及びローソンの論文「チップ上シ
ステムのブロック構成」に記載されている。複雑度の高
いシステム・チップの製造を促進する方法として、ＩＰ
コアを市場売買することは、試験能力の為にコアを設計
する仕方を変える。典型的には、大抵のＩＰコアは最初
は、回路板上で使われる単独ＩＣとして設計されてい
た。今日のＩＣ製造技術の進歩により、かっては複数個
のＩＣを持つ回路板であったものを、複数個のコアを埋
設した１個のＩＣに移行させることが可能である。即
ち、ＩＣから埋設ＩＰコアへの変化が技術の傾向であ
る。
イクロコントローラ、プロセッサ、Ｉ／Ｏ周辺回路及び
メモリのような既にある知的財産（ＩＰ）コアを再利用
することにより、複雑度の高い集積回路（ＩＣ）の速や
かな設計及び展開を達成することができる。このような
ＩＰコアが１９９６年１１月版のＩＥＥＥスペクトラム
誌に発表されたハント及びローソンの論文「チップ上シ
ステムのブロック構成」に記載されている。複雑度の高
いシステム・チップの製造を促進する方法として、ＩＰ
コアを市場売買することは、試験能力の為にコアを設計
する仕方を変える。典型的には、大抵のＩＰコアは最初
は、回路板上で使われる単独ＩＣとして設計されてい
た。今日のＩＣ製造技術の進歩により、かっては複数個
のＩＣを持つ回路板であったものを、複数個のコアを埋
設した１個のＩＣに移行させることが可能である。即
ち、ＩＣから埋設ＩＰコアへの変化が技術の傾向であ
る。
【０００３】多数のＩＣを用いて設計された回路板で現
在みられるのと同じ多くの試験の問題が、多数のコアを
用いて設計されたＩＣでもみられる。
在みられるのと同じ多くの試験の問題が、多数のコアを
用いて設計されたＩＣでもみられる。
【０００４】ＩＣにある試験能力の基準、即ちＩＥＥＥ
基準１１４９．１（ここで引用する）を使うことは、回
路板レベルでＩＣ並びにＩＣの間の相互接続部を試験す
ることに関連する大抵の試験の問題を解決するのに効果
があることが実証された。この基準は、ＩＣレベルで
も、コア並びにコアの間の相互接続を試験することに関
連する問題を解決するのに効果があるはずである。
基準１１４９．１（ここで引用する）を使うことは、回
路板レベルでＩＣ並びにＩＣの間の相互接続部を試験す
ることに関連する大抵の試験の問題を解決するのに効果
があることが実証された。この基準は、ＩＣレベルで
も、コア並びにコアの間の相互接続を試験することに関
連する問題を解決するのに効果があるはずである。
【０００５】図１は、普通のＩＣに構成されたＩＥＥＥ
基準１１４９．１のアーキテクチュアを示す。このアー
キテクチュアは、（１）ＴＡＰコントローラ及び命令レ
ジスタで構成された試験アクセス・ポート（ＴＡＰ）１
１と、（２）複数個の試験データ・レジスタ（境界走査
レジスタ及びその他）と、（３）ＴＡＰコントローラを
介してアーキテクチュアに対する外部Ｉ／Ｏとなる１１
４９．１試験ポート・インターフェースとを含む。これ
らの素子及びその動作と作用は、周知であり、ＩＥＥＥ
基準１１４９．１に記載されている。境界走査レジスタ
は、ＩＣの各々の入力、出力、制御、入力／出力ピンに
走査セルを含む。
基準１１４９．１のアーキテクチュアを示す。このアー
キテクチュアは、（１）ＴＡＰコントローラ及び命令レ
ジスタで構成された試験アクセス・ポート（ＴＡＰ）１
１と、（２）複数個の試験データ・レジスタ（境界走査
レジスタ及びその他）と、（３）ＴＡＰコントローラを
介してアーキテクチュアに対する外部Ｉ／Ｏとなる１１
４９．１試験ポート・インターフェースとを含む。これ
らの素子及びその動作と作用は、周知であり、ＩＥＥＥ
基準１１４９．１に記載されている。境界走査レジスタ
は、ＩＣの各々の入力、出力、制御、入力／出力ピンに
走査セルを含む。
【０００６】通常モードでは、ＩＣは普通のように動作
して、信号を内部処理すると共に、透過形境界走査レジ
スタを介して他のＩＣに信号を外部連絡する。第１の試
験モードでは、ＩＣの機能回路を不作動にし、１３、１
５及び１７に示すＴＡＰ信号線を介して境界走査レジス
タをアクセスして制御し、それらの相互接続能力を検証
する為に、外部試験信号をＩＣの間で伝達する。この外
部相互接続試験モードを起動する為、１１４９．１ｅｘ
ｔｅｓｔ命令を走査によってＴＡＰ１１の命令レジスタ
に入れる。別の試験モードでは、ＩＣの機能回路を機能
的に不作動にすることができるが、１つ又は更に多くの
試験データ・レジスタに（ＴＡＰから）走査アクセスを
介して試験が可能であるように構成することができる。
走査によってＴＡＰの命令レジスタに入れた命令を使っ
て、ＴＡＰを選択された試験データ・レジスタ、即ち、
境界走査レジスタ並びに／又は内部試験データ・レジス
タまで接続し、直列試験データをこのレジスタに入力並
びに出力して、所定の試験又はその他の動作を行わせる
ことができるようにする。例えば、ｅｘｔｅｓｔ命令が
命令レジスタにロードされると、ＴＡＰがその直列入力
１５、直列出力１３及び制御信号１７を介して、境界走
査レジスタを選択し、そこまでの接続をする。一旦接続
されると、ＴＡＰはＩＣの外部試験ポート信号ピンに応
答して、境界走査レジスタに対する制御作用を出力し、
相互接続試験を実行する為に、境界走査レジスタに対し
て試験データを伝達する。同様に、内部走査試験、組込
み自己試験のトリガ作用（１１４９．１のｒｕｎｂｉｓ
ｔ命令）、又はＩＣ直列バイパス（１１４９．１バイパ
ス命令）のような他の種類の動作を実施することができ
るように、ＴＡＰが他の試験データ・レジスタを選択し
てそこまでの接続をすることができるようにするその他
の命令をロードすることができる。
して、信号を内部処理すると共に、透過形境界走査レジ
スタを介して他のＩＣに信号を外部連絡する。第１の試
験モードでは、ＩＣの機能回路を不作動にし、１３、１
５及び１７に示すＴＡＰ信号線を介して境界走査レジス
タをアクセスして制御し、それらの相互接続能力を検証
する為に、外部試験信号をＩＣの間で伝達する。この外
部相互接続試験モードを起動する為、１１４９．１ｅｘ
ｔｅｓｔ命令を走査によってＴＡＰ１１の命令レジスタ
に入れる。別の試験モードでは、ＩＣの機能回路を機能
的に不作動にすることができるが、１つ又は更に多くの
試験データ・レジスタに（ＴＡＰから）走査アクセスを
介して試験が可能であるように構成することができる。
走査によってＴＡＰの命令レジスタに入れた命令を使っ
て、ＴＡＰを選択された試験データ・レジスタ、即ち、
境界走査レジスタ並びに／又は内部試験データ・レジス
タまで接続し、直列試験データをこのレジスタに入力並
びに出力して、所定の試験又はその他の動作を行わせる
ことができるようにする。例えば、ｅｘｔｅｓｔ命令が
命令レジスタにロードされると、ＴＡＰがその直列入力
１５、直列出力１３及び制御信号１７を介して、境界走
査レジスタを選択し、そこまでの接続をする。一旦接続
されると、ＴＡＰはＩＣの外部試験ポート信号ピンに応
答して、境界走査レジスタに対する制御作用を出力し、
相互接続試験を実行する為に、境界走査レジスタに対し
て試験データを伝達する。同様に、内部走査試験、組込
み自己試験のトリガ作用（１１４９．１のｒｕｎｂｉｓ
ｔ命令）、又はＩＣ直列バイパス（１１４９．１バイパ
ス命令）のような他の種類の動作を実施することができ
るように、ＴＡＰが他の試験データ・レジスタを選択し
てそこまでの接続をすることができるようにするその他
の命令をロードすることができる。
【０００７】図１の完全な１１４９．１アーキテクチュ
アは殆ど常にＩＣで構成されていて、上に述べた外部及
び内部試験を行わせるが、それはＩＰコア形のＩＣでは
完全に構成することができないことがある。具体的に言
うと、ＩＰコアの販売業者は主にＩＰコアの性能で競争
しており、境界走査レジスタは、コアの境界に関連した
各々の入力、出力及び制御（例えば３状態制御）信号に
（スイッチ又はマルチプレクサを介して）不利な遅延を
加えるのが固有の性質である為、アーキテクチュアの境
界走査レジスタ部分はＩＰコアに構成されていないこと
がある。ＩＰコアの１部分として設けられる境界走査レ
ジスタをこの明細書ではコア側境界走査レジスタと呼
ぶ。それ自身のコア側境界走査レジスタを持つＩＰコア
は、図１のＩＣと全体的に同じ構造を有する。
アは殆ど常にＩＣで構成されていて、上に述べた外部及
び内部試験を行わせるが、それはＩＰコア形のＩＣでは
完全に構成することができないことがある。具体的に言
うと、ＩＰコアの販売業者は主にＩＰコアの性能で競争
しており、境界走査レジスタは、コアの境界に関連した
各々の入力、出力及び制御（例えば３状態制御）信号に
（スイッチ又はマルチプレクサを介して）不利な遅延を
加えるのが固有の性質である為、アーキテクチュアの境
界走査レジスタ部分はＩＰコアに構成されていないこと
がある。ＩＰコアの１部分として設けられる境界走査レ
ジスタをこの明細書ではコア側境界走査レジスタと呼
ぶ。それ自身のコア側境界走査レジスタを持つＩＰコア
は、図１のＩＣと全体的に同じ構造を有する。
【０００８】ＩＰコア供給業者が、性能の観点の為に、
境界走査レジスタを構成せず、コア自身がユーザによっ
て変更することができない場合（即ち、ハード・コアで
ある場合）、ＩＰコアのユーザは、このユーザが境界走
査を通じて相互接続試験をしたい場合、ＩＰコアの周り
にＴＡＰ及び境界走査レジスタを追加しなければならな
くなる。ＩＰコアを孤立させ、ＩＰコアと他のＩＰコア
の間で相互接続試験を実施する為に、ＩＰコアをＴＡＰ
及び境界走査レジスタで取囲むことは、既知の先行技術
であり、図２に示されている。
境界走査レジスタを構成せず、コア自身がユーザによっ
て変更することができない場合（即ち、ハード・コアで
ある場合）、ＩＰコアのユーザは、このユーザが境界走
査を通じて相互接続試験をしたい場合、ＩＰコアの周り
にＴＡＰ及び境界走査レジスタを追加しなければならな
くなる。ＩＰコアを孤立させ、ＩＰコアと他のＩＰコア
の間で相互接続試験を実施する為に、ＩＰコアをＴＡＰ
及び境界走査レジスタで取囲むことは、既知の先行技術
であり、図２に示されている。
【０００９】図２の破線ブロックの中が適当な１１４
９．１アーキテクチュアを持つＩＰコアであるが、図１
に示した境界走査レジスタ及び関連する信号線１３、１
５、１７はない。破線ブロックの外側に、ユーザが追加
した境界走査レジスタ２５及びＴＡＰ ２３が示されて
いる。境界走査レジスタ２５は、図１のコア側境界走査
レジスタと区別する為に陰影を施していない。ＴＡＰ
２３は、ユーザが設けた境界走査レジスタ２５をアクセ
スして制御する為に、ユーザによって設けられ、ＩＰコ
アのＴＡＰ ２１とは別個である。ＴＡＰ ２１は、普
通の１１４９．１境界走査命令、即ち、ｅｘｔｅｓｔ及
びサンプル／プリロードを支援しないので、ＴＡＰ １
１及びＴＡＰ ２３とは異なる。図２に示す方式は、ユ
ーザが追加した境界走査レジスタのアクセス及び制御の
為に、ＴＡＰ ２３を追加することを必要とするのが欠
点である。更に、ユーザは、ＩＰコアの内部試験／エミ
ュレーションの為にはＴＡＰ ２１を、又はＩＰコアと
ＩＣ内にある他のＩＰコア又は回路との間の（境界走査
レジスタを介しての）相互接続試験の為にはＴＡＰ２３
の何れかを選択することができなければならない。
９．１アーキテクチュアを持つＩＰコアであるが、図１
に示した境界走査レジスタ及び関連する信号線１３、１
５、１７はない。破線ブロックの外側に、ユーザが追加
した境界走査レジスタ２５及びＴＡＰ ２３が示されて
いる。境界走査レジスタ２５は、図１のコア側境界走査
レジスタと区別する為に陰影を施していない。ＴＡＰ
２３は、ユーザが設けた境界走査レジスタ２５をアクセ
スして制御する為に、ユーザによって設けられ、ＩＰコ
アのＴＡＰ ２１とは別個である。ＴＡＰ ２１は、普
通の１１４９．１境界走査命令、即ち、ｅｘｔｅｓｔ及
びサンプル／プリロードを支援しないので、ＴＡＰ １
１及びＴＡＰ ２３とは異なる。図２に示す方式は、ユ
ーザが追加した境界走査レジスタのアクセス及び制御の
為に、ＴＡＰ ２３を追加することを必要とするのが欠
点である。更に、ユーザは、ＩＰコアの内部試験／エミ
ュレーションの為にはＴＡＰ ２１を、又はＩＰコアと
ＩＣ内にある他のＩＰコア又は回路との間の（境界走査
レジスタを介しての）相互接続試験の為にはＴＡＰ２３
の何れかを選択することができなければならない。
【００１０】従って、境界走査を制御する為に別個のＴ
ＡＰを追加することに伴うオーバヘッドを使わず、ＩＰ
コアに境界走査をユーザが追加することができるように
することが望ましい。
ＡＰを追加することに伴うオーバヘッドを使わず、ＩＰ
コアに境界走査をユーザが追加することができるように
することが望ましい。
【００１１】この発明は、ユーザが追加した境界走査レ
ジスタをアクセスする為に、ＩＰコアのＴＡＰを再利用
することができるようにする。
ジスタをアクセスする為に、ＩＰコアのＴＡＰを再利用
することができるようにする。
【００１２】
【実施例】図３Ａの例は、境界走査レジスタはないが、
ユーザが追加した走査レジスタに接続するのに必要なア
クセス及び制御線を持つＩＰコアを破線ブロック内に示
している。図３Ａの例では、ＩＰコアのＴＡＰ ３９
が、ユーザが追加した走査レジスタ２５をアクセスして
制御する為の信号線１３、１５、１７を持つことが分か
る。この例では、ユーザが追加した走査レジスタは境界
走査レジスタである（図１のコア側境界走査レジスタと
区別する為に陰影を施さないで示してある）。ＴＡＰ
３９は、ユーザが追加した走査レジスタが構成されてい
るかどうかをＴＡＰに知らせる為の外部レジスタ存在
（ＥＲＰ）入力３７をも含む。
ユーザが追加した走査レジスタに接続するのに必要なア
クセス及び制御線を持つＩＰコアを破線ブロック内に示
している。図３Ａの例では、ＩＰコアのＴＡＰ ３９
が、ユーザが追加した走査レジスタ２５をアクセスして
制御する為の信号線１３、１５、１７を持つことが分か
る。この例では、ユーザが追加した走査レジスタは境界
走査レジスタである（図１のコア側境界走査レジスタと
区別する為に陰影を施さないで示してある）。ＴＡＰ
３９は、ユーザが追加した走査レジスタが構成されてい
るかどうかをＴＡＰに知らせる為の外部レジスタ存在
（ＥＲＰ）入力３７をも含む。
【００１３】図４の例は、図３ＡのＩＰコアのＴＡＰ
３９を更に詳しく示す。即ち、これはＴＡＰ ２１（図
２参照）の普通の１１４９．１試験ポート信号、即ち、
試験データ入力（ＴＤＩ）、試験クロック（ＴＣＫ）、
試験モード選択（ＴＭＳ）、試験リセット（ＴＲＳＴ）
及び試験データ出力（ＴＤＯ）を、ＴＡＰ ３９がユー
ザが構成した境界走査レジスタをアクセスして制御する
ことができるようにする為に追加された別の信号線１
３、１５、１７及び３７と共に含んでいる。ＴＡＰ ３
９の命令レジスタからの制御出力が４１に示されてい
る。図４は、上に述べた普通の１１４９．１試験ポート
信号がＩＣの外部端子でアクセス可能であることを示し
ている。
３９を更に詳しく示す。即ち、これはＴＡＰ ２１（図
２参照）の普通の１１４９．１試験ポート信号、即ち、
試験データ入力（ＴＤＩ）、試験クロック（ＴＣＫ）、
試験モード選択（ＴＭＳ）、試験リセット（ＴＲＳＴ）
及び試験データ出力（ＴＤＯ）を、ＴＡＰ ３９がユー
ザが構成した境界走査レジスタをアクセスして制御する
ことができるようにする為に追加された別の信号線１
３、１５、１７及び３７と共に含んでいる。ＴＡＰ ３
９の命令レジスタからの制御出力が４１に示されてい
る。図４は、上に述べた普通の１１４９．１試験ポート
信号がＩＣの外部端子でアクセス可能であることを示し
ている。
【００１４】上に述べた追加の外部信号を供給する他
に、ＩＰコア供給業者は、ＴＡＰ ３９の命令レジスタ
が、コア側境界走査レジスタをアクセスして制御する為
にＴＡＰ １１（図１参照）が使う必要な全ての１１４
９．１命令を含むように設計しなければならない。必要
な１１４９．１境界走査命令はｅｘｔｅｓｔ及びサンプ
ル／プリロード命令である。更にＩＰコア供給業者は、
他の必要な命令（例えば普通のバイパス命令）、随意選
択の命令（例えば普通のｉｎｔｅｓｔ、ｈｉｇｈｚ、ク
ランプ、ｒｕｎｂｉｓｔ、ＩＤコード、ユーザ・コード
命令）又は知的所有権に関するＩＰコア販売業者に特有
の命令の作用の下に、コア側境界走査レジスタがＴＡＰ
１１によって制御されるのと全く同じように、ユーザ
が追加した境界走査レジスタ２５を制御するようにＴＡ
Ｐ ３９の命令レジスタを設計しなければならない。
に、ＩＰコア供給業者は、ＴＡＰ ３９の命令レジスタ
が、コア側境界走査レジスタをアクセスして制御する為
にＴＡＰ １１（図１参照）が使う必要な全ての１１４
９．１命令を含むように設計しなければならない。必要
な１１４９．１境界走査命令はｅｘｔｅｓｔ及びサンプ
ル／プリロード命令である。更にＩＰコア供給業者は、
他の必要な命令（例えば普通のバイパス命令）、随意選
択の命令（例えば普通のｉｎｔｅｓｔ、ｈｉｇｈｚ、ク
ランプ、ｒｕｎｂｉｓｔ、ＩＤコード、ユーザ・コード
命令）又は知的所有権に関するＩＰコア販売業者に特有
の命令の作用の下に、コア側境界走査レジスタがＴＡＰ
１１によって制御されるのと全く同じように、ユーザ
が追加した境界走査レジスタ２５を制御するようにＴＡ
Ｐ ３９の命令レジスタを設計しなければならない。
【００１５】普通のｅｘｔｅｓｔ命令の場合、普通のＴ
ＡＰ １１（図１参照）はＩＰコアの動作を禁止し、境
界走査レジスタをＩＣのＴＤＩ及びＴＤＯピンに接続
し、相互接続試験を実施するように境界走査レジスタを
制御する。
ＡＰ １１（図１参照）はＩＰコアの動作を禁止し、境
界走査レジスタをＩＣのＴＤＩ及びＴＤＯピンに接続
し、相互接続試験を実施するように境界走査レジスタを
制御する。
【００１６】普通のサンプル／プリロード命令の場合、
普通のＴＡＰ １１はＩＰコアの動作を許可し、境界走
査レジスタをＩＣのＴＤＩ及びＴＤＯピンに接続し、境
界走査レジスタの中を通る機能的な信号が捕捉され、検
査の為に外へシフトさせられる間、境界走査レジスタが
透過形になるように制御する。
普通のＴＡＰ １１はＩＰコアの動作を許可し、境界走
査レジスタをＩＣのＴＤＩ及びＴＤＯピンに接続し、境
界走査レジスタの中を通る機能的な信号が捕捉され、検
査の為に外へシフトさせられる間、境界走査レジスタが
透過形になるように制御する。
【００１７】普通のバイパス命令の場合、普通のＴＡＰ
１１はＩＰコアの動作を許可し、内部バイパス・レジ
スタ（１１４９．１に定義された１ビット試験データ・
レジスタ）をＩＣのＴＤＩ及びＴＤＯピンに接続し、境
界走査レジスタを透過形であるように制御する。
１１はＩＰコアの動作を許可し、内部バイパス・レジ
スタ（１１４９．１に定義された１ビット試験データ・
レジスタ）をＩＣのＴＤＩ及びＴＤＯピンに接続し、境
界走査レジスタを透過形であるように制御する。
【００１８】普通のｉｎｔｅｓｔ命令の場合、普通のＴ
ＡＰ １１はＩＰコアを試験に適応させ、境界走査レジ
スタをＩＣのＴＤＩ及びＴＤＯピンに接続し、境界走査
レジスタをＩＰコアに対して試験を実施するように制御
する。
ＡＰ １１はＩＰコアを試験に適応させ、境界走査レジ
スタをＩＣのＴＤＩ及びＴＤＯピンに接続し、境界走査
レジスタをＩＰコアに対して試験を実施するように制御
する。
【００１９】普通のｈｉｇｈｚ命令の場合、普通のＴＡ
Ｐ １１がＩＰコアの動作を禁止し、内部バイパス・レ
ジスタをＩＣのＴＤＩ及びＴＤＯピンに接続し、境界走
査レジスタの出力を高インピーダンス状態に制御する。
Ｐ １１がＩＰコアの動作を禁止し、内部バイパス・レ
ジスタをＩＣのＴＤＩ及びＴＤＯピンに接続し、境界走
査レジスタの出力を高インピーダンス状態に制御する。
【００２０】普通のクランプ命令の場合、普通のＴＡＰ
１１がＩＰコアの動作を禁止し、内部バイパス・レジ
スタをＩＣのＴＤＩ及びＴＤＯピンに接続し、境界走査
レジスタを予定の静止入力／出力状態に制御する。
１１がＩＰコアの動作を禁止し、内部バイパス・レジ
スタをＩＣのＴＤＩ及びＴＤＯピンに接続し、境界走査
レジスタを予定の静止入力／出力状態に制御する。
【００２１】普通のｒｕｎｂｉｓｔ命令の場合、普通の
ＴＡＰ １１はＩＰコアをＢＩＳＴ試験に適応させ、Ｂ
ＩＳＴ動作の合格／不合格状態をアクセスする為に使わ
れる特定の内部試験データ・レジスタをＩＣのＴＤＩ及
びＴＤＯピンに接続し、境界走査レジスタを予定の静止
入力／出力状態に制御する。
ＴＡＰ １１はＩＰコアをＢＩＳＴ試験に適応させ、Ｂ
ＩＳＴ動作の合格／不合格状態をアクセスする為に使わ
れる特定の内部試験データ・レジスタをＩＣのＴＤＩ及
びＴＤＯピンに接続し、境界走査レジスタを予定の静止
入力／出力状態に制御する。
【００２２】普通のＩＤコード命令の場合、普通のＴＡ
Ｐ １１はＩＰコアの動作を許可し、内部ＩＤコード・
レジスタ（１１４９．１に特定されている、販売業者の
確認符号及びその他の情報を出力する為の３２ビット・
レジスタ）をＩＣのＴＤＩ及びＴＤＯピンに接続し、境
界走査レジスタを透過形であるように制御する。
Ｐ １１はＩＰコアの動作を許可し、内部ＩＤコード・
レジスタ（１１４９．１に特定されている、販売業者の
確認符号及びその他の情報を出力する為の３２ビット・
レジスタ）をＩＣのＴＤＩ及びＴＤＯピンに接続し、境
界走査レジスタを透過形であるように制御する。
【００２３】普通のユーザ・コード命令の場合、普通の
ＴＡＰ １１はＩＰコアの動作を許可し、内部ユーザ・
コード・レジスタ（１１４９．１に特定されている別の
販売業者の情報を出力する為のレジスタ）をＩＣのＴＤ
Ｉ及びＴＤＯピンに接続し、境界走査レジスタを透明で
あるように制御する。
ＴＡＰ １１はＩＰコアの動作を許可し、内部ユーザ・
コード・レジスタ（１１４９．１に特定されている別の
販売業者の情報を出力する為のレジスタ）をＩＣのＴＤ
Ｉ及びＴＤＯピンに接続し、境界走査レジスタを透明で
あるように制御する。
【００２４】上に述べたような信号及び命令を供給する
ＩＰコアでは、ＩＰコアのユーザは、ＩＰコアの周りに
境界走査レジスタを設計し、コア側信号線１３、１５、
１７をユーザが追加した境界走査レジスタに接続して、
境界走査試験能力を含めて完全な１１４９．１の試験能
力を達成するようにしさえすれば良い。この方式は、そ
れが完全な１１４９．１の試験能力を支援するが、ＩＰ
コア自身に境界走査レジスタを設けることによって性能
を劣化させることがＩＰコア供給業者に要求されない点
で、ＩＰコアの供給業者にとっては良い。この方式は、
それがユーザ（例えばＡＳＩＣ製造業者）が境界走査レ
ジスタ並びにそれに伴う性能を追加するかどうかを判断
することができるようにする点で、ＩＰコアのユーザに
とっても良い。更に、単にＩＰコアのＴＡＰとユーザが
追加した境界走査レジスタの間を接続することによっ
て、完全な１１４９．１の境界走査試験にアップグレー
ドすることが容易であることも、この過程はプッシュボ
タンの配置及び配送に有利に自動化することができるの
で、ＩＣ合成ツール供給業者にとっても恩典である。
ＩＰコアでは、ＩＰコアのユーザは、ＩＰコアの周りに
境界走査レジスタを設計し、コア側信号線１３、１５、
１７をユーザが追加した境界走査レジスタに接続して、
境界走査試験能力を含めて完全な１１４９．１の試験能
力を達成するようにしさえすれば良い。この方式は、そ
れが完全な１１４９．１の試験能力を支援するが、ＩＰ
コア自身に境界走査レジスタを設けることによって性能
を劣化させることがＩＰコア供給業者に要求されない点
で、ＩＰコアの供給業者にとっては良い。この方式は、
それがユーザ（例えばＡＳＩＣ製造業者）が境界走査レ
ジスタ並びにそれに伴う性能を追加するかどうかを判断
することができるようにする点で、ＩＰコアのユーザに
とっても良い。更に、単にＩＰコアのＴＡＰとユーザが
追加した境界走査レジスタの間を接続することによっ
て、完全な１１４９．１の境界走査試験にアップグレー
ドすることが容易であることも、この過程はプッシュボ
タンの配置及び配送に有利に自動化することができるの
で、ＩＣ合成ツール供給業者にとっても恩典である。
【００２５】図５の例では、ＩＰコアのＴＡＰ内にある
１１４９．１命令レジスタが、捕捉‐シフト‐更新（Ｃ
ＳＵ）レジスタ部及び復号部を持つことが分かる。普通
の１１４９．１命令の走査では、ＣＳＵレジスタ部が、
その並列入力に存在する状態情報を捕捉し、データをＴ
ＤＩからＴＤＯまでシフトする。シフト動作の間、捕捉
された状態情報が、新しい命令がシフトして入ってくる
のに連れて、外にシフトする。１１４９．１命令走査の
終りに、ＣＳＵレジスタにシフトして入ってきた新しい
命令が更新され、復号部に入力される。復号部が新しい
命令を復号し、新しい命令が実行されるようにする制御
作用を出力する。この命令は、前に述べた任意の形式で
あって良い。
１１４９．１命令レジスタが、捕捉‐シフト‐更新（Ｃ
ＳＵ）レジスタ部及び復号部を持つことが分かる。普通
の１１４９．１命令の走査では、ＣＳＵレジスタ部が、
その並列入力に存在する状態情報を捕捉し、データをＴ
ＤＩからＴＤＯまでシフトする。シフト動作の間、捕捉
された状態情報が、新しい命令がシフトして入ってくる
のに連れて、外にシフトする。１１４９．１命令走査の
終りに、ＣＳＵレジスタにシフトして入ってきた新しい
命令が更新され、復号部に入力される。復号部が新しい
命令を復号し、新しい命令が実行されるようにする制御
作用を出力する。この命令は、前に述べた任意の形式で
あって良い。
【００２６】ユーザが、境界走査レジスタを、図３及び
４に示した外部信号接続部１３、１５、１７を持つＩＰ
コアのＴＡＰに接続すると決定した時、ユーザは、外部
レジスタ存在（ＥＲＰ）信号をユーザが追加した境界走
査レジスタが存在することを示す論理状態にセットす
る。この例では、ＥＲＰが高であることが、ユーザが追
加した境界走査レジスタが存在することを表し、ＥＲＰ
が低であることは、ユーザが追加した境界走査レジスタ
が存在しないことを表す。図５に見られるように、ＥＲ
Ｐ信号が命令ＣＳＵレジスタ及び復号部の両方に入力さ
れる。ＥＲＰはＣＳＵレジスタ部に対する状態入力（即
ち、捕捉入力）である。ＥＲＰは復号部に対する別の復
号入力である。
４に示した外部信号接続部１３、１５、１７を持つＩＰ
コアのＴＡＰに接続すると決定した時、ユーザは、外部
レジスタ存在（ＥＲＰ）信号をユーザが追加した境界走
査レジスタが存在することを示す論理状態にセットす
る。この例では、ＥＲＰが高であることが、ユーザが追
加した境界走査レジスタが存在することを表し、ＥＲＰ
が低であることは、ユーザが追加した境界走査レジスタ
が存在しないことを表す。図５に見られるように、ＥＲ
Ｐ信号が命令ＣＳＵレジスタ及び復号部の両方に入力さ
れる。ＥＲＰはＣＳＵレジスタ部に対する状態入力（即
ち、捕捉入力）である。ＥＲＰは復号部に対する別の復
号入力である。
【００２７】命令走査動作の間、ＥＲＰ信号が捕捉さ
れ、他の状態入力と共に、ＣＳＵレジスタの外へシフト
させられる。ＣＳＵレジスタから走査されたＥＲＰ信号
を検査することにより、ユーザがＩＰコアに境界走査レ
ジスタを追加したかどうかを判断することができる（例
えばＥＲＰ高＝追加、ＥＲＰ低＝追加なし）。従って命
令ＣＳＵレジスタに対するＥＲＰ入力により、ＩＣのユ
ーザ（例えばシステム設計技術者）は、ユーザが追加し
た境界走査レジスタが存在するかしないかを判断するこ
とができる。
れ、他の状態入力と共に、ＣＳＵレジスタの外へシフト
させられる。ＣＳＵレジスタから走査されたＥＲＰ信号
を検査することにより、ユーザがＩＰコアに境界走査レ
ジスタを追加したかどうかを判断することができる（例
えばＥＲＰ高＝追加、ＥＲＰ低＝追加なし）。従って命
令ＣＳＵレジスタに対するＥＲＰ入力により、ＩＣのユ
ーザ（例えばシステム設計技術者）は、ユーザが追加し
た境界走査レジスタが存在するかしないかを判断するこ
とができる。
【００２８】ＥＲＰが高にセットされていて、ユーザが
追加した境界走査レジスタが存在することを示す場合、
復号部が、境界走査レジスタをアクセス並びに／又は制
御する１１４９．１命令に普通のように応答する。他
方、ＥＲＰが低にセットされていて、ユーザが追加した
境界走査レジスタが存在しないことを示す場合、復号部
は、通常は境界走査レジスタをアクセス並びに／又は制
御する全ての１１４９．１命令をデフォルトさせてバイ
パス命令にすることが好ましい。これは、ｅｘｔｅｓ
ｔ、ｉｎｔｅｓｔ、サンプル／プリロード、ｈｉｇｈｚ
及びクランプ命令が、ＥＲＰが低である時、全てデフォ
ルトしてバイパス命令になることを意味する。デフォル
トしてバイパス命令になることが好ましいのは、これ
が、命令レジスタの走査によって入れた未知・未確認の
命令に対して１１４９．１が普通使うデフォルト命令で
あるからである。
追加した境界走査レジスタが存在することを示す場合、
復号部が、境界走査レジスタをアクセス並びに／又は制
御する１１４９．１命令に普通のように応答する。他
方、ＥＲＰが低にセットされていて、ユーザが追加した
境界走査レジスタが存在しないことを示す場合、復号部
は、通常は境界走査レジスタをアクセス並びに／又は制
御する全ての１１４９．１命令をデフォルトさせてバイ
パス命令にすることが好ましい。これは、ｅｘｔｅｓ
ｔ、ｉｎｔｅｓｔ、サンプル／プリロード、ｈｉｇｈｚ
及びクランプ命令が、ＥＲＰが低である時、全てデフォ
ルトしてバイパス命令になることを意味する。デフォル
トしてバイパス命令になることが好ましいのは、これ
が、命令レジスタの走査によって入れた未知・未確認の
命令に対して１１４９．１が普通使うデフォルト命令で
あるからである。
【００２９】図３Ｂは、ＩＰコア販売業者によって提供
される様な、即ちユーザが追加した走査レジスタに希望
に応じて便利に接続する為にコア内に設けられた信号線
１３、１５、１７が設けられていて、コア側のＥＲＰ線
３７が、適当な論理レベルに便利に接続できるようにし
た、図３の破線ブロック内のＩＰコアだけを示す。コア
のユーザが境界走査レジスタを追加しない場合、コアが
ＩＣ内に埋設された時、線１３、１５、１７は接続され
ないままである。
される様な、即ちユーザが追加した走査レジスタに希望
に応じて便利に接続する為にコア内に設けられた信号線
１３、１５、１７が設けられていて、コア側のＥＲＰ線
３７が、適当な論理レベルに便利に接続できるようにし
た、図３の破線ブロック内のＩＰコアだけを示す。コア
のユーザが境界走査レジスタを追加しない場合、コアが
ＩＣ内に埋設された時、線１３、１５、１７は接続され
ないままである。
【００３０】図６Ａの例は、図３Ａと同様であるが、別
のユーザが追加した走査レジスタを含む。図６Ａの例で
は、ユーザが追加した汎用走査レジスタ６０が、前に述
べたユーザが追加した境界走査レジスタ２５の他に、Ｉ
Ｐコアにインターフェース接続されることが示されてい
る。この場合、追加の信号が、追加の走査レジスタが存
在するかしないかをＴＡＰ ３９Ａに知らせ、１７Ａに
示した制御線が、ＴＡＰ ３９Ａからの制御作用をレジ
スタ２５と共に走査レジスタ６０にも供給する。走査入
力１５及び走査出力１３を使って、境界走査レジスタ又
は汎用走査レジスタの何れかをアクセスする。図６Ａで
は、前に述べたように、ＥＲＰを使って、境界走査レジ
スタが存在するかしないかを示すと共に、存在していれ
ば、境界走査レジスタのアクセスを許可し、存在してい
なければ、デフォルトさせてバイパス命令にする。同様
に、ＥＲＰ１信号を使って、それが存在していれば、汎
用走査レジスタのアクセスを許可し、又はそれが存在し
ていないで、そのアクセスを試みた場合、デフォルトさ
せてバイパス命令にする。ＥＲＰ及びＥＲＰ１信号が、
図６Ａでは３７Ａにまとめて示されている。複数個のユ
ーザが追加した走査レジスタに対する走査アクセスは、
複数個のコア側走査レジスタに対する普通の１１４９．
１の走査アクセスと同様に動作する。
のユーザが追加した走査レジスタを含む。図６Ａの例で
は、ユーザが追加した汎用走査レジスタ６０が、前に述
べたユーザが追加した境界走査レジスタ２５の他に、Ｉ
Ｐコアにインターフェース接続されることが示されてい
る。この場合、追加の信号が、追加の走査レジスタが存
在するかしないかをＴＡＰ ３９Ａに知らせ、１７Ａに
示した制御線が、ＴＡＰ ３９Ａからの制御作用をレジ
スタ２５と共に走査レジスタ６０にも供給する。走査入
力１５及び走査出力１３を使って、境界走査レジスタ又
は汎用走査レジスタの何れかをアクセスする。図６Ａで
は、前に述べたように、ＥＲＰを使って、境界走査レジ
スタが存在するかしないかを示すと共に、存在していれ
ば、境界走査レジスタのアクセスを許可し、存在してい
なければ、デフォルトさせてバイパス命令にする。同様
に、ＥＲＰ１信号を使って、それが存在していれば、汎
用走査レジスタのアクセスを許可し、又はそれが存在し
ていないで、そのアクセスを試みた場合、デフォルトさ
せてバイパス命令にする。ＥＲＰ及びＥＲＰ１信号が、
図６Ａでは３７Ａにまとめて示されている。複数個のユ
ーザが追加した走査レジスタに対する走査アクセスは、
複数個のコア側走査レジスタに対する普通の１１４９．
１の走査アクセスと同様に動作する。
【００３１】６０に示したユーザが追加した走査レジス
タは、物理的にはコアの境界の外側で、即ちコアの外部
でＩＣ内にある。汎用走査レジスタ６０は、図６Ａのコ
アの境界に対して境界走査機能をしない任意の走査レジ
スタであって良い。この為、走査レジスタ６０は、境界
走査レジスタ２５と同じ構造を持っていても良いが、コ
アの境界に対して境界走査レジスタとしては作用しな
い。更に、コアの設計により、希望するだけ多くのユー
ザが追加した走査レジスタを追加することができる。図
６Ａの配置では、ＩＰコアのユーザは、ユーザが追加し
た境界走査レジスタ以外のユーザが追加した走査レジス
タを容易にアクセスして制御することができる。コアに
あるＴＡＰを介して汎用の走査に基づく入力／出力（１
１０）の為のユーザが追加した走査レジスタ（６０に示
すような）は、コアの外部の回路の拡張試験、ユーザが
限定したチップの状態ビットの監視、ユーザが限定した
チップ制御ビットの設定、及びチップの内側にある電気
的にプログラム可能な回路のプログラミングのようなチ
ップ上のシステムの内部での多くの用途に役立つことが
できる。
タは、物理的にはコアの境界の外側で、即ちコアの外部
でＩＣ内にある。汎用走査レジスタ６０は、図６Ａのコ
アの境界に対して境界走査機能をしない任意の走査レジ
スタであって良い。この為、走査レジスタ６０は、境界
走査レジスタ２５と同じ構造を持っていても良いが、コ
アの境界に対して境界走査レジスタとしては作用しな
い。更に、コアの設計により、希望するだけ多くのユー
ザが追加した走査レジスタを追加することができる。図
６Ａの配置では、ＩＰコアのユーザは、ユーザが追加し
た境界走査レジスタ以外のユーザが追加した走査レジス
タを容易にアクセスして制御することができる。コアに
あるＴＡＰを介して汎用の走査に基づく入力／出力（１
１０）の為のユーザが追加した走査レジスタ（６０に示
すような）は、コアの外部の回路の拡張試験、ユーザが
限定したチップの状態ビットの監視、ユーザが限定した
チップ制御ビットの設定、及びチップの内側にある電気
的にプログラム可能な回路のプログラミングのようなチ
ップ上のシステムの内部での多くの用途に役立つことが
できる。
【００３２】図６Ｂは、図３Ｂの図３Ａに対する関係と
同じ関係を図６Ａに対して持ち、ＩＰコア販売業者から
供給される時の図６ＡのＩＰコアだけを示している。
同じ関係を図６Ａに対して持ち、ＩＰコア販売業者から
供給される時の図６ＡのＩＰコアだけを示している。
【００３３】この発明の実施例を説明したが、この説明
はこの発明の範囲を制約するものではなく、この発明は
種々の実施例で実施することができる。
はこの発明の範囲を制約するものではなく、この発明は
種々の実施例で実施することができる。
【００３４】以上の説明に関し、更に以下の項目を開示
する。 （１） 境界走査レジスタのない少なくとも１つの知的
財産コアを含む集積回路と、前記コア内に形成されてい
て、試験入力及び出力リード及び制御リードを含む試験
アクセス・ポートとを有する集積回路。
する。 （１） 境界走査レジスタのない少なくとも１つの知的
財産コアを含む集積回路と、前記コア内に形成されてい
て、試験入力及び出力リード及び制御リードを含む試験
アクセス・ポートとを有する集積回路。
【００３５】（２） 第１項に記載の集積回路に於い
て、試験アクセス・ポートが外部レジスタ存在リードを
含む集積回路。 （３） 第１項に記載の集積回路に於いて、前記コアの
外側で前記集積回路に形成された走査レジスタを含み、
前記走査レジスタが試験入力及び出力リード及び制御リ
ードを介して前記試験アクセス・ポートに接続される集
積回路。
て、試験アクセス・ポートが外部レジスタ存在リードを
含む集積回路。 （３） 第１項に記載の集積回路に於いて、前記コアの
外側で前記集積回路に形成された走査レジスタを含み、
前記走査レジスタが試験入力及び出力リード及び制御リ
ードを介して前記試験アクセス・ポートに接続される集
積回路。
【００３６】（４） 第３項に記載の集積回路に於い
て、前記走査レジスタが境界走査レジスタであり、前記
試験アクセス・ポートが、境界走査レジスタが存在する
ことを示すように接続された外部レジスタ存在リードを
含む集積回路。 （５） 第３項に記載の集積回路に於いて、走査レジス
タが境界走査レジスタである集積回路。 （６） 第３項に記載の集積回路に於いて、走査レジス
タが汎用走査レジスタである集積回路。 （７） 第３項に記載の集積回路に於いて、試験アクセ
ス・ポートが、接続された走査レジスタが存在すること
を示すように接続された外部レジスタ存在リードを含む
集積回路。 （８） 第３項に記載の集積回路に於いて、電気的にプ
ログラム可能な回路を含み、前記走査レジスタは前記電
気的にプログラム可能な回路をプログラムする為に、前
記電気的にプログラム可能な回路に接続されている集積
回路。
て、前記走査レジスタが境界走査レジスタであり、前記
試験アクセス・ポートが、境界走査レジスタが存在する
ことを示すように接続された外部レジスタ存在リードを
含む集積回路。 （５） 第３項に記載の集積回路に於いて、走査レジス
タが境界走査レジスタである集積回路。 （６） 第３項に記載の集積回路に於いて、走査レジス
タが汎用走査レジスタである集積回路。 （７） 第３項に記載の集積回路に於いて、試験アクセ
ス・ポートが、接続された走査レジスタが存在すること
を示すように接続された外部レジスタ存在リードを含む
集積回路。 （８） 第３項に記載の集積回路に於いて、電気的にプ
ログラム可能な回路を含み、前記走査レジスタは前記電
気的にプログラム可能な回路をプログラムする為に、前
記電気的にプログラム可能な回路に接続されている集積
回路。
【００３７】（９） 第１項に記載の集積回路に於い
て、前記試験アクセス・ポートが捕捉‐シフト‐更新レ
ジスタと、復号部と、前記捕捉‐シフト‐更新レジスタ
及び復号部の両方に接続された外部レジスタ存在リード
とを含む集積回路。
て、前記試験アクセス・ポートが捕捉‐シフト‐更新レ
ジスタと、復号部と、前記捕捉‐シフト‐更新レジスタ
及び復号部の両方に接続された外部レジスタ存在リード
とを含む集積回路。
【００３８】（１０） 試験アクセス・ポートで境界走
査命令を実行する方法に於いて、外部レジスタ存在信号
が、ユーザが追加した境界走査レジスタが存在すること
を示す１つの論理状態にあることを感知し、境界走査命
令に対して普通通りに応答し、外部レジスタ存在信号
が、ユーザが追加した境界走査レジスタが存在しないこ
とを示す別の論理状態にあることを感知し、全ての境界
走査命令をデフォルトさせてバイパス命令にする工程を
含む方法。 （１１） 第１０項に記載の方法に於いて、外部レジス
タ存在信号が別の論理状態にあることを感知すること
が、ｅｘｔｅｓｔ、ｉｎｔｅｓｔ、サンプル/ プリロー
ド、ｈｉｇｈｚ及びクランプ命令の内の少なくとも１つ
をデフォルトさせてバイパス命令にする方法。
査命令を実行する方法に於いて、外部レジスタ存在信号
が、ユーザが追加した境界走査レジスタが存在すること
を示す１つの論理状態にあることを感知し、境界走査命
令に対して普通通りに応答し、外部レジスタ存在信号
が、ユーザが追加した境界走査レジスタが存在しないこ
とを示す別の論理状態にあることを感知し、全ての境界
走査命令をデフォルトさせてバイパス命令にする工程を
含む方法。 （１１） 第１０項に記載の方法に於いて、外部レジス
タ存在信号が別の論理状態にあることを感知すること
が、ｅｘｔｅｓｔ、ｉｎｔｅｓｔ、サンプル/ プリロー
ド、ｈｉｇｈｚ及びクランプ命令の内の少なくとも１つ
をデフォルトさせてバイパス命令にする方法。
【００３９】（１２） ユーザが追加した走査レジスタ
が存在することを決定する方法に於いて、外部レジスタ
存在信号の論理状態をシフトレジスタに捕捉し、前記シ
フトレジスタの内容を前記シフトレジスタの外へシフト
させ、前記シフトレジスタの外へシフトさせられたシフ
トレジスタの内容の中にある外部レジスタ存在信号の論
理状態を検査する工程を含む方法。
が存在することを決定する方法に於いて、外部レジスタ
存在信号の論理状態をシフトレジスタに捕捉し、前記シ
フトレジスタの内容を前記シフトレジスタの外へシフト
させ、前記シフトレジスタの外へシフトさせられたシフ
トレジスタの内容の中にある外部レジスタ存在信号の論
理状態を検査する工程を含む方法。
【００４０】（１３） 請求項１２記載の方法に於い
て、他の状態信号をシフトレジスタに捕捉することを含
む方法。 （１４） 集積回路が知的財産コアを有する。知的財産
コアは、試験データ入力リード１５、試験データ出力リ
ード１３、制御リード１７、外部レジスタ存在及びＥＲ
Ｐリード３７を持つ試験アクセス・ポート３９を含む。
走査レジスタ２５が知的財産コアを囲い込み、ＥＲＰリ
ード３７が走査レジスタの存在を示す信号を伝える。
て、他の状態信号をシフトレジスタに捕捉することを含
む方法。 （１４） 集積回路が知的財産コアを有する。知的財産
コアは、試験データ入力リード１５、試験データ出力リ
ード１３、制御リード１７、外部レジスタ存在及びＥＲ
Ｐリード３７を持つ試験アクセス・ポート３９を含む。
走査レジスタ２５が知的財産コアを囲い込み、ＥＲＰリ
ード３７が走査レジスタの存在を示す信号を伝える。
【図１】１１４９．１境界走査能力を持つ普通の集積回
路又はコア側に設けられた１１４９．１境界走査能力を
備えた普通のＩＰコアを示す図。
路又はコア側に設けられた１１４９．１境界走査能力を
備えた普通のＩＰコアを示す図。
【図２】ユーザが追加した境界走査を持つＩＰコアの普
通の形式を示す図。
通の形式を示す図。
【図３】Ａは、この発明によるユーザが追加した境界走
査を持つＩＰコアの図。Ｂは、この発明によるユーザが
追加した境界走査レジスタを支援するように構成された
ＩＰコアの図。
査を持つＩＰコアの図。Ｂは、この発明によるユーザが
追加した境界走査レジスタを支援するように構成された
ＩＰコアの図。
【図４】図３Ａ及び図３ＢのＴＡＰ制御信号を詳しく示
す図。
す図。
【図５】図３Ａ、図３Ｂ及び４のＴＡＰ内にある命令レ
ジスタの構造を示す図。
ジスタの構造を示す図。
【図６】Ａは、図３と同様に、この発明の別のユーザが
追加した走査レジスタを示す図。Ｂは、図３Ｂと同様
に、図６Ａのユーザが追加した走査レジスタを支援する
ように構成されたＩＰコアを示す図。
追加した走査レジスタを示す図。Ｂは、図３Ｂと同様
に、図６Ａのユーザが追加した走査レジスタを支援する
ように構成されたＩＰコアを示す図。
１３ 試験データ出力リード １５ 試験データ入力リード １７ 制御リード ２５ 走査レジスタ ３７ ＥＲＰリード ３９ 試験アクセス・ポート
Claims (2)
- 【請求項１】 境界走査レジスタのない少なくとも１つ
の知的財産コアを含む集積回路と、 前記コア内に形成されていて、試験入力及び出力リード
及び制御リードを含む試験アクセス・ポートとを有する
集積回路。 - 【請求項２】 試験アクセス・ポートで境界走査命令を
実行する方法に於いて、 外部レジスタ存在信号が、ユーザが追加した境界走査レ
ジスタが存在することを示す１つの論理状態にあること
を感知し、 境界走査命令に対して普通通りに応答し、外部レジスタ
存在信号が、ユーザが追加した境界走査レジスタが存在
しないことを示す別の論理状態にあることを感知し、全
ての境界走査命令をデフォルトさせてバイパス命令にす
る工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5137797P | 1997-06-30 | 1997-06-30 | |
| US051377 | 1997-07-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1183956A true JPH1183956A (ja) | 1999-03-26 |
Family
ID=21970941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10181914A Pending JPH1183956A (ja) | 1997-06-30 | 1998-06-29 | 集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6223315B1 (ja) |
| JP (1) | JPH1183956A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20050060865A (ko) * | 2003-12-17 | 2005-06-22 | 한국전자통신연구원 | 신호 단자 단락과 정상 동작 검출을 위하여 에스오씨아이피 코아를 스캔 시험할 수 있는 집적회로 장치 및 그방법 |
| CN113740710A (zh) * | 2021-09-02 | 2021-12-03 | 展讯通信（上海）有限公司 | 输出测试电路及芯片 |
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