JP4800289B2 - 電源制御装置及びその電源制御装置を有するシステムｌｓｉ - Google Patents

Description

本発明は，電源制御装置及びその電源制御装置を有するシステムＬＳＩに関し，特に，複数のＣＰＵに対応する電源ドメインの電源電圧とクロック周波数とを制御する電源制御装置及びその電源制御装置を有するシステムＬＳＩに関する。

次世代のＬＳＩは，複数のＣＰＵコア（以下単にＣＰＵと称する）や複数のロジック回路ブロックなどを有し，それぞれが別々の電源ドメイン（電源領域）に属している。ＬＳＩ内を複数の電源ドメインに分離することで，ある電源ドメインに属するＣＰＵやロジック回路ブロックの動作状態に起因して発生する電源ノイズが，他の電源ドメインに属するＣＰＵやロジック回路ブロックに影響を与えることを抑えることができる。

さらに，次世代のシステムＬＳＩは消費電力を抑えることが重要な課題になっている。そこで，複数の電源ドメインに属するＣＰＵやロジック回路ブロックの動作状態に応じて，各電源ドメインの電源電圧を個別に制御し，同時にクロック周波数を個別に制御することが提案されている。例えば，以下の特許文献１や非特許文献１などである。

特に，ＣＰＵに特定の処理プログラムを実行させる場合や特定のロジック回路ブロックを動作させる場合は，必要な動作クロック周波数と電源電圧があらかじめ予測可能である。そこで，特定の処理の実行開始前にその処理を行うＣＰＵやロジック回路ブロックの電源電圧を必要なレベルに上昇させ，その後動作クロック周波数を必要なレベルに上昇させることで，特定の処理を実行していない間の消費電力を抑制することができる。

このように，次世代のＬＳＩは，内部にまたは外付けで電源制御装置を有し，電源制御装置が複数の電源ドメインの電源電圧と動作クロック周波数とを個別に制御し，ＬＳＩ全体の消費電力を抑制する。
特開平７−３２５６４７号公報 ＩＳＳＣＣ ２００７レポート「ＩＢＭの次世代プロセッサ「ＰＯＷＥＲ６」の全容 http://pc.watch.impress.co.jp/docs/2007/-215/iscc04.htm

複数のＣＰＵを有するＬＳＩでは，第１のＣＰＵが第２のＣＰＵに割り込みを発生して第２のＣＰＵに特定の処理を実行させる。また，第１，第２のＣＰＵが逆の関係になる場合もある。このような場合，一方のＣＰＵが異なる電源ドメインに属する他方のＣＰＵの電源電圧を上昇する要求を発行し，他方のＣＰＵが動作クロック周波数を上昇する要求を発行する。そして，電源制御装置は，これらの要求に応答して，電源電圧の変更制御と，動作クロック周波数の変更制御を行う。

電源ドメインにおける電源電圧を上昇させるためには，当該電源電圧を供給する電源装置に電源電圧を上昇させることが必要になり所定の時間を要するので，通常は，電源電圧の上昇要求の発行から当該所定の時間経過後に動作クロック周波数の上昇要求を発行している。

しかしながら，電源電圧の上昇に要する時間は，ＬＳＩの製造ばらつきに起因してＬＳＩ毎に異なる場合がある。そのため，上記の所定の時間は製造ばらつきを吸収できる程度に長く設定することが行われる。ただし，その場合は，特定の処理が開始されるまでに要する時間が長くなるという課題がある。

一方で，この所定の時間を短く設定すると，電源電圧が保証されたレベルまで上昇するまえに動作クロック周波数の周波数が上昇してしまい，ＣＰＵやロジック回路ブロックの誤動作を招くことになる。

そこで，本発明の目的は，電源電圧変動時に誤動作を発生することなく電源電圧変動シーケンスを実行できる電源制御装置を提供することにある。

上記の目的を達成するために，本発明の第１の側面によれば，第１，第２のＣＰＵがそれぞれ属する第１，第２の電源ドメインの電源電圧を制御する電源制御装置において，前記第１，第２の電源ドメインに第１，第２の電源電圧をそれぞれ供給する電源装置と，第１，第２のクロックを生成し前記第１，第２のＣＰＵにそれぞれ供給するクロック生成部とに接続された電源クロック制御部を有する。そして，電源クロック制御部は，第１のＣＰＵからの前記第２の電源ドメインの電源電圧変更要求に応答して，前記電源装置に前記第２の電源電圧を変更させ，前記第２のＣＰＵからの前記第２のクロック周波数変更要求に応答して，前記クロック生成部に前記第２のクロックの周波数を変更させる。さらに，前記電源クロック制御部は，前記第２の電源ドメインの電源電圧変更要求に応答して，前記第２の電源電圧が要求電圧に達するまでの期間，前記第２のクロック周波数変更要求を受け付けない。

上記の第１の側面において好ましい態様によれば，前記電源クロック制御部は，前記電源装置から前記第２の電源電圧の状態を示す第２の電源電圧状態信号を監視し，前記第２の電源電圧が要求電圧に達するまでの期間を，当該第２の電源電圧状態信号により検出する。

上記の第１の側面において好ましい態様によれば，前記電源クロック制御部は，タイマ部を有し，前記第２の電源電圧が要求電圧に達するまでの期間を，前記タイマ部が前記第２の電源電圧変更要求に応答してタイマカウント開始した後にタイマカウント終了信号により検出し，当該タイマ部のタイマカウント時間は，電源ドメイン毎にカスタマイズされる。

上記の目的を達成するために，本発明の第２の側面によれば，電源装置から電源電圧を供給されクロック生成部からクロックを供給されるシステムＬＳＩにおいて，第１，第２の電源ドメインにそれぞれ属する第１，第２のＣＰＵと，前記第１，第２の電源ドメインの第１，第２の電源電圧を制御する電源制御ユニットとを有する。そして，前記電源制御ユニットは，前記第１のＣＰＵからの前記第２の電源ドメインの電源電圧変更要求に応答して，前記電源装置に前記第２の電源電圧を変更させ，前記第２のＣＰＵからの前記第２のクロック周波数変更要求に応答して，前記クロック生成部に前記第２のクロックの周波数を変更させ，さらに，前記電源制御ユニットは，前記第２の電源ドメインの電源電圧変更要求に応答して，前記第２の電源電圧が要求電圧に達するまでの期間，前記第２のクロック周波数変更要求を受け付けない。

本発明によれば，電源電圧の変更が完了した後にクロック周波数の変更制御が行われる。

以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は，複数のＣＰＵを有するシステムＬＳＩの構成図である。システムＬＳＩ３５は，それぞれ異なる電源ドメインに属するメインＣＰＵ９と，サブＣＰＵ８と，ロジック回路６，７とを有する。さらに，ＬＳＩ３５は，常時電源が供給されている常時ＯＮ電源ドメイン３７を有し，この電源ドメイン３７には，電源制御装置（電源制御ユニット：ＰＭＵ）３４と，クロック生成部１６とが属している。そして，電源制御ユニット３４は，外付けの電源装置が生成する複数の電源ドメインの電源電圧ｐ１〜ｐ４を制御し（オン，オフ，電圧上昇，電圧下降），ＣＰＵ９，８とロジック回路６，７のクロック周波数ｓ６〜ｓ９を制御する電源・クロック制御部３６を有する。

電源装置（パワーＩＣ）３は，電源供給部１１，１２，１３，１４，１５と，電源・クロック制御部３６からの制御要求を受信して電源供給部１１，１２，１３，１４，１５の電源電圧のオンとオフ及び電源電圧の上昇と下降を制御する制御インターフェース１０とを有する。常時ＯＮ電源供給部１１と，ロジック回路Ａ電源供給部１２と，ロジック回路Ｂ電源供給部１３と，ＣＰＵｓ電源供給部１４と，ＣＰＵｍ電源供給部１５とは，それぞれ電源電圧ｐ３，ｐ４，ｐ５，ｐ１，ｐ２を生成する電圧レギュレータ回路であり，各電源ドメイン３７，６，７，８，９に対応する電源電圧ｐ３，ｐ４，ｐ５，ｐ１，ｐ２を供給する。ただし，常時ＯＮ電源供給部１１は，常時ＯＮ電源ドメイン３７に供給する電源電圧を常時ＯＮ状態にする。

このようにシステムＬＳＩ３５内を複数の電源ドメイン３７，６，７，８，９に分離し，電源ＩＣ３には，それぞれの電源ドメインに電源電圧ｐ３，ｐ４，ｐ５，ｐ１，ｐ２をそれぞれ供給する電源供給部１１，１２，１３，１４，１５を設けている。これにより，各電源ドメインの電源電圧のオンとオフ，上昇と下降を別々に行うことができ，ＬＳＩ３５内の処理に最も適し且つ省電力の電源供給を行うことができる。

電源制御ユニット３４内の電源・クロック制御部３６は，外部からの割り込み信号Ｅ−ＩＮＴや，ＣＰＵ８，９からの制御要求Ｓ１９，Ｓ２０に応答して，電源電圧の制御を指示する電源制御信号Ｓ１２を電源装置３に供給し，クロックのオン，オフ及びクロック周波数の上昇と下降の制御を指示するクロック制御信号Ｓ１３をクロック生成部１６に供給する。電源制御信号Ｓ１２に応答して，制御インターフェース１０は電源供給部１１〜１５を制御する。また，クロック制御信号Ｓ１３に応答して，クロック生成部１６はクロックＳ６，Ｓ７，Ｓ８，Ｓ９のオン，オフ，周波数上昇，下降を制御する。

図２は，図１のシステムＬＳＩにおける電源制御シーケンスを示す波形図である。図１のシステムＬＳＩは，分離された複数の電源ドメインを有し，それぞれの電源ドメインの電源電圧が別々に制御され，更に，各電源ドメインに属するＣＰＵ８，９やロジック回路６，７のクロック周波数も別々に制御される。たとえば，第１の動作モードではメインＣＰＵ９が所定の処理を実行しサブＣＰＵ８が待機状態にあり，そして，あるイベントの発生に応答してメインＣＰＵ９が特定の処理をサブＣＰＵ８に実行させる第２の動作モードに移行する場合を仮定する。

この場合，メインＣＰＵ９が属する電源ドメインの電源電圧ｐ２は高い電圧Ｖｄｄ０に制御され，メインＣＰＵ９のクロックｓ７は高い周波数に制御されている。そして，待機状態では，サブＣＰＵ８の電源電圧ｐ１は低電圧に制御され，クロック周波数ｓ７は低周波数に制御されている。そこで，メインＣＰＵ９は，サブＣＰＵ８に割り込み信号ＩＮＴｍを発行するとともに，電源・クロック制御部３６に電源電圧ｐ１を上昇する制御信号（Ｖｄｄ−ｕｐ）Ｓ２０を発行する。この制御信号Ｓ２０に応答して，電源・クロック制御部３６が，電源制御信号Ｓ１２を発行して，電源ＩＣ３内のＣＰＵｓ電源供給部１４の電源電圧ｐ１を上昇させる。電源供給部１４は，電圧レギュレータであり，ポンピング動作により電源電圧を昇圧する回路であるので，電源電圧を上昇するにはある程度の時間が必要になる。

その後，電源電圧ｐ１が要求された変更後の電圧である保証電圧Ｖｄｄ０に上昇するまでの一定時間経過後に，サブＣＰＵ８がクロックｓ６の周波数を上昇する制御信号（ｃｌｋ−ｕｐ）Ｓ１９を発行する。この制御信号Ｓ１９に応答して，電源・クロック制御部３６が，クロック制御信号Ｓ１３を発行して，クロック生成部１６にクロックｓ６の周波数を上昇させる。以上が正常な電源制御シーケンスである。

図３は，図１のシステムＬＳＩにおける誤動作を伴う電源制御シーケンスを示す波形図である。図２と同様に第１の動作モードから第２の動作モードに移行する場合を仮定している。図２と同様に，メインＣＰＵ９が，電源・クロック制御部３６に電源電圧ｐ１を上昇する制御信号（Ｖｄｄ−ｕｐ）Ｓ２０を発行し，一定時間経過後に，サブＣＰＵ８がクロックｓ６の周波数を上昇する制御信号（ｃｌｋ−ｕｐ）Ｓ１９を発行する。ただし，サブＣＰＵ８が属する電源ドメインの電源電圧ｐ１の立ち上がりが図２の場合よりも遅い場合，もしくは前記一定時間よりも短い時間経過後にサブＣＰＵ８がクロックｓ６の周波数を上昇する制御信号（ｃｌｋ−ｕｐ）Ｓ１９を発行する場合は，期間ｔ１において，サブＣＰＵ８の電源電圧ｐ１が保証電圧Ｖｄｄ０に達しない状態で，サブＣＰＵ８のクロックｓ６の周波数が高くなる。そのため，期間ｔ１では，サブＣＰＵ８は低い電源電圧ｐ１の状態で高い動作周波数で動作することになり，誤動作を招く。

そこで，図３のような誤動作を招かないような電源シーケンス制御が必要になる。

［第１の実施の形態］
図４は，第１の実施の形態におけるマルチＣＰＵを有するシステムＬＳＩの構成図である。システムＬＳＩ２は，図１と同様に，それぞれ異なる電源ドメインに属するメインＣＰＵ９と，サブＣＰＵ８と，ロジック回路６，７とを有する。よって，電源ドメイン６，７，８，９とロジック回路６，７，ＣＰＵ８，９とは同じ引用文献番号を与えている。さらに，システムＬＳＩ２は，常時電源が供給されている常時ＯＮ電源ドメイン３７を有し，この電源ドメイン３７には，電源制御装置（電源制御ユニット：ＰＭＵ）１と，クロック生成部１６とが属している。そして，電源制御ユニット１は，電源・クロック制御部４と，排他制御部５とを有する。電源クロック制御部４は，複数の電源ドメイン８，９，３７，６，７の電源電圧ｐ１〜ｐ４を制御し，ＣＰＵ９，８とロジック回路６，７のクロック周波数ｓ６〜ｓ９を制御する。排他制御部５は，電源・クロック制御部４と２つのＣＰＵ８，９との間に設けられ，２つのＣＰＵ８，９からの制御リクエスト信号Ｓ３，４の受付を排他的に制御する。排他制御部５は，電源・クロック制御部４内に内蔵されていてもよい。

電源ＩＣ３は，図１と同様の構成であるが，ただし，ＣＰＵｓ電源供給部１４の電源電圧状態を示す電源状態信号ｓ１と，ＣＰＵｍ電源供給部１５の電源電圧状態を示す電源状態信号ｓ２とを，電源・クロック制御部４に供給している。この電源状態信号ｓ１，ｓ２により，電源・クロック制御部４は，電源電圧の上昇または下降が完了したことを検出することができる。

本実施の形態の電源・クロック制御部４は，排他制御部５と共に，一方のＣＰＵからの電源変更の要求を受け付けた場合，その電源変更が完了するまでの間は，他方のＣＰＵからのクロック周波数変更の要求を受け付けない。この場合，電源変更の要求とクロック周波数変更の要求とは，例えば，電源電圧を高く変更する要求と，クロック周波数を高く変更する要求とである。具体的には，排他制御部５と電源・クロック制御部４は，一方のＣＰＵからの電源変更の要求を受け付けた時，電源ＩＣ３の制御インターフェース１０に電源変更制御信号ｓ１２を供給し，対応する電源状態信号ｓ１，ｓ２を監視し，その電源電圧の変更が完了した時に，他のＣＰＵからの要求を初めて受け付ける。電源電圧の変更が完了しない間は，他のＣＰＵからの要求を受け付けない。

図５は，第１の実施の形態における電源制御シーケンスを示す波形図である。図２，３と同様に，第１の動作モードではメインＣＰＵ９が所定の処理を実行し，サブＣＰＵ８が待機状態にあり，あるイベントの発生に応答してメインＣＰＵ９が特定の処理をサブＣＰＵ８に実行させる第２の動作モードに移行する場合を仮定する。

メインＣＰＵ９は，排他制御部５が出力するリクエスト受付可能か否かを示すステータス信号ｓ５を監視し，ステータス信号ｓ５がメインＣＰＵ９からリクエスト受付可能状態「０ｈ」であることを確認して，排他制御部５にリクエスト信号ｓ４を発行する。これに応答して，排他制御部５はステータス信号ｓ５をメインＣＰＵ９からリクエスト受付状態「２ｈ」に変更する。メインＣＰＵ９は，ステータス信号ｓ５が「２ｈ」になったことを確認してから，サブＣＰＵ８の電源電圧の上昇コマンドＣＭ１をコマンド信号ｓ４ｘにより排他制御部５に発行する。これに応答して，排他制御部５は，そのコマンドＣＭ１を制御コマンド信号ｓ１０により電源・クロック制御部４に発行する。これに応答して，電源・クロック制御部４は，そのコマンドＣＭ１を電源制御信号ｓ１２により制御インターフェース１０に発行する。その結果，電源ＩＣ３内のＣＰＵｓ電源供給部１４が，サブＣＰＵ８の電源電圧ｐ１を上昇させる。この場合も，電源供給部１４は電圧レギュレータであり，ポンピング動作により電源電圧を昇圧する回路であるので，昇圧動作により電源電圧を上昇するにはある程度の時間が必要になる。また，電源電圧ｐ１の上昇に要する時間は，電源ドメイン８の特性にも依存する。

電源・クロック制御部４は，ＣＰＵｓ電源供給部１４の電源状態信号ｓ１を監視し，電源電圧ｐ１が保証電圧Ｖｄｄ０に達したことを示す電源状態信号ｓ１＝Ｈを確認してから，完了通知信号ｓ１１を排他制御部５に出力する。排他制御部５は，この完了通知信号ｓ１１に応答して，ステータス信号ｓ５をリクエスト受付可能状態「０ｈ」に変更する。図中，期間ｔ１０が電源電圧ｐ１の電圧上昇期間であり，この期間ｔ１０の間は電源電圧変更が完了していないので，排他制御部５は，サブＣＰＵ８からのリクエストは受け付けない。

サブＣＰＵ８は，メインＣＰＵ９からの割り込み信号ＩＮＴｍに応答して，特定の処理を実行する。そのために，待機状態よりも電源ｐ１の電圧を高くし，クロックｓ６の周波数を高くすることが必要になる。メインＣＰＵ９からの制御により電源制御ユニット１が電源ｐ１の電圧を高く制御する。その後，サブＣＰＵ８は，電源制御ユニット１にクロックｓ６の周波数を高くする要求を出す。

具体的には，サブＣＰＵ８はリクエスト信号ｓ３を発行して排他制御部５のステータス信号がリクエスト受付状態「１ｈ」になるのを監視する。排他制御部５は，前述のとおり完了通知信号ｓ１１を受信するまではステータス信号ｓ５をリクエスト受付可能状態「０ｈ」にはせずに，サブＣＰＵ８からのリクエスト信号ｓ３を受け付けない。電源・クロック制御部４が電源電圧ｐ１が保証電圧Ｖｄｄ０まで上昇したことを電源状態信号ｓ１＝Ｈで確認して完了通知信号ｓ１１を出力すると，排他制御部５は，ステータス信号ｓ５を受付可能状態「０ｈ」にする。このとき，サブＣＰＵ８からのリクエスト信号ｓ３が排他制御部５により受け付けられ，排他制御部５は，ステータス信号ｓ５をサブＣＰＵ８からのリクエスト受付状態「１ｈ」にする。サブＣＰＵ８は，ステータス信号ｓ５＝１ｈから自身のリクエストが受け付けられたことを確認し，クロック周波数を上昇するコマンドＣＭ２を，コマンド信号ｓ３ｘにより排他制御部５に発行する。

排他制御部５は，電源・クロック制御部４にこのコマンドＣＭ２を制御コマンド信号Ｓ１０により有効にし，電源・クロック制御部４は，このコマンドＣＭ２をクロック制御信号ｓ１３によりクロック生成部１６に発行する。これに応答して，クロック生成部１６は，サブＣＰＵ８のクロックｓ６の周波数を上昇させる。図中，期間ｔ１２がクロックｓ６の周波数が上昇する期間である。クロック生成部１６は，電源上昇動作よりも短時間でクロック周波数を上げることができる。

クロック周波数の上昇は短時間で完了するので，電源・クロック制御部４は，コマンドＣＭ２を発行してから所定時間後に完了通知信号ｓ１１を出力し，それに応答して，排他制御部５はステータス信号ｓ５を「０ｈ」に戻す。これにより，ＣＰＵ８，９からのリクエスト受付可能状態になる。

以上のように，電源制御ユニット１は，メインＣＰＵ９からの電源変更要求に応答して電源変更を電源ＩＣに要求するが，その電源変更が完了するまでは，サブＣＰＵ８からのクロック周波数変更要求を受け付けない。ただし，電源変更が完了するとすぐにサブＣＰＵ８からの要求を受け付ける。よって，第１の実施の形態の電源制御ユニット１は，システムＬＳＩのデバイス特性に応じた最適なタイミングで電源電圧変更とクロック周波数変更のシーケンスを制御することができる。そして，サブＣＰＵ８の電源電圧ｐ１が保証電圧Ｖｄｄ０に上昇する前にクロックｓ６の周波数が上昇して誤動作を招くことが回避される。

なお，上記の第２の動作モードで，サブＣＰＵ８が特定の処理を実行するに際してロジック回路７による処理（例えば画像処理など）が必要な場合は，サブＣＰＵ８が電源制御ユニット１を介してロジック回路７の電源電圧ｐ５の上昇とクロックｐ９の周波数の上昇を要求する。

［第２の実施の形態］
図６は，第２の実施の形態におけるマルチＣＰＵを有するシステムＬＳＩの構成図である。第２の実施の形態では，ＣＰＵｍ電源供給部１４とロジック回路７とサブＣＰＵ８との間に電源スイッチ２２，２３を有し，ＣＰＵｍ電源供給部１４がその電源電圧ｐ１をロジック回路７とサブＣＰＵ８の電源ドメインに電源スイッチ２２，２３を介して供給する。電源スイッチ２２，２３を設けることで，休止状態のロジック回路７とサブＣＰＵ８への電源電圧ｐ１を遮断して，それらの回路内のリーク電流による電力消費をなくすことができる。

第２の実施の形態においても，第１の実施の形態と同様に，電源制御ユニット１が排他制御部５と電源・クロック制御部４とを有し，電源・クロック制御部４は，電源電圧ｐ１，ｐ２の変更コマンドを電源制御信号ｓ１２により発行した後は，電源ＩＣの電源状態信号ｓ１，ｓ２を監視し，電源電圧の変更完了を示すｓ１，ｓ２＝Ｈに応答して，完了通知信号ｓ１１を排他制御部５に出力する。

図７は，第２の実施の形態における電源制御シーケンスを示す波形図である。最初の状態では，サブＣＰＵ８への電源スイッチ２３はＯＮ状態（ｓ１５＝Ｈ），ロジック回路７への電源スイッチ２２はＯＦＦ状態（ｓ１４＝Ｌ）にあり，電源ｐ１がサブＣＰＵ８の電源ドメインの電源ｐ１ｂとして供給され，ロジック回路７の電源ドメインの電源ｐ１ａとしては供給されていない。つまり，サブＣＰＵ８は動作状態にあるが，ロジック回路７は休止状態にある。

第１の実施の形態と同様に第１の動作モードから第２の動作モードに移行する場合を仮定すると，メインＣＰＵ９は，ステータス信号ｓ５がリクエスト受付状態「０ｈ」を確認して，リクエスト信号ｓ４を排他制御部５に出力する。これに応答して排他制御部５は，リクエストを受け付けたことを示すステータス信号ｓ５＝２ｈを出力する。これに応答して，メインＣＰＵ９は電源電圧ｐ１の電圧上昇要求コマンドＣＭ１をコマンド信号ｓ３ｘにより排他制御部５に出力する。その後の電源電圧ｐ１の電圧上昇シーケンスは，第１の実施の形態と同じである。

電源ｐ１の電圧上昇要求コマンドＣＭ１に応答して，電源ＩＣ３のＣＰＵｍ電源供給部１４は電源ｐ１の電圧を上昇させる。これによりＯＮ状態の電源スイッチ２３を介してサブＣＰＵ８の電源ｐ１ｂの電圧も期間１０で上昇する。電源ｐ１の電圧が保証電圧Ｖｄｄ０に達するまでは，排他制御部５は，サブＣＰＵ８からのリクエスト信号ｓ３は受け付けない。

電源ｐ１の電圧が保証電圧Ｖｄｄ０に達すると電源状態信号ｓ１＝Ｈになり，制御部４は完了通知信号ｓ１１を出力する。これにより，排他制御部５はステータス信号ｓ５＝０ｈにしてサブＣＰＵ８からのリクエスト信号ｓ３を受け付け，更に，サブＣＰＵ８からのクロックｓ６の周波数上昇コマンドＣＭ２をコマンド信号ｓ３ｘにより受信し，そのコマンドＣＭ２を制御部４に転送し，ステータス信号ｓ５＝１ｈにする。コマンドＣＭ２には，ロジック回路７の電源ＯＮとクロックＯＮの要求も含まれている。

制御部４は，コマンドＣＭ２をクロック制御信号ｓ１３によりクロック生成部１６に出力すると共に，制御信号ｓ１４＝Ｈにより電源スイッチ２２をＯＮ状態にし，ロジック回路７の電源ｐ１ａの電圧も上昇させる。すでに，ＣＰＵｍ電源供給部１４が生成する電源ｐ１は保証電圧Ｖｄｄ０に達しているので，この電源スイッチ２２のＯＮによりロジック回路７の電源ｐ１ａの電圧は短時間で保証レベルに上昇する。同時に，クロック生成部１６はコマンドＣＭ２に応答してサブＣＰＵ８のクロックｓ６の周波数を上昇させるとともに，ロジック回路７のクロックｓ９の供給を開始する。このクロックｓ９はクロックｓ６と同様に高速クロックである。図中，期間ｔ１４の短い時間でスイッチ２２の導通と，クロックｓ６の周波数変更と，クロックｓ９の供給開始とが行われる。

そして，制御部４は，上記のコマンドＣＭ２に対応する処理を行った後，完了通知信号ｓ１１を排他制御部５に出力し，排他制御部５は，ステータス信号ｓ５を「０ｈ」に変更する。これにより，それ以降のＣＰＵからのリクエストを受付可能状態になる。

上記の第２の実施の形態では，サブＣＰＵ８とロジック回路７の電源ｐ１ｂ，ｐ１ａに電源スイッチ２３，２２を設けて，サブＣＰＵ８はロジック回路７が休止状態になるときに電源スイッチ２３，２２をオフ状態にして，サブＣＰＵ８やロジック回路７内のリーク電流による消費電力をなくすようにしている。そして，第１の動作モードでは，ロジック回路７が休止状態にあり電源スイッチ２２がオフ状態にされ，クロックｓ９も停止している。また，サブＣＰＵ８は動作状態にあり電源スイッチ２３はオン状態にされ，クロックｓ６は低周波数であるが供給されている。そして，メインＣＰＵ９が割り込み信号ＩＮＴｍによりサブＣＰＵ８に特定の処理を要求すると共にその電源ｐ１を上昇するコマンドを発行した後，サブＣＰＵ８は，自分のクロックｓ６の周波数上昇と，特定の処理に必要なロジック回路７の電源スイッチ２２のＯＮとクロックｓ９の供給開始とを，コマンドＣＭ２により要求する。この場合，期間ｔ１４では，すでに電圧レギュレータからなるＣＰＵｓ電源供給部１４は，電源ｐ１の電圧上昇動作を完了しているので，電源スイッチ２２をＯＮにすれば，ロジック回路７の電源ｐ１ａも短時間で上昇する。よって，期間ｔ１４では，ロジック回路７の電源スイッチ２２のＯＮと，クロックｓ９の供給開始とを行うことができる。

［第３の実施の形態］
図８は，第３の実施の形態におけるマルチＣＰＵを有するシステムＬＳＩの構成図である。第３の実施の形態では，システムＬＳＩ２内の電源制御ユニット１は，排他制御部５と電源・クロック制御部４に加えて，基準クロックＣＬＫをカウントするタイマ部２７を有する。排他制御部５は，制御部４からの完了信号ｓ１１とタイマ部２７からのカウント終了信号ｓ１７とに応じて，ステータス信号ｓ５を「０ｈ」に変更する。そして，電源・クロック制御部４は，電源ＩＣ３からの電源状態信号を監視するのではなく，タイマ部２７によるカスタマイズされた時間のカウント動作完了に応答して，ステータス信号ｓ５をリクエスト受付可能状態（ｓ５＝０ｈ）にする。タイマ部２７のカウント時間またはカウント数は，外部調整信号Ｅ−ＴＲまたはＣＰＵ９からの図示しない制御信号により，最適な時間またはカウント数に設定可能に構成されている。それ以外のシステムＬＳＩ２と電源ＩＣ３の構成は，第１の実施の形態と同じである。

図９は，第３の実施の形態における電源制御シーケンスを示す波形図である。前述と同様に第１の動作モードから第２の動作モードに移ることを仮定して説明する。第１の実施の形態と同様に，メインＣＰＵ９は，ステータス信号ｓ５がリクエスト受付状態「０ｈ」のときにリクエスト信号ｓ４を出力すると，排他制御部５はリクエストを受け付けてステータス信号ｓ５を「２ｈ」にする。これにより更なるリクエストの受付は禁止される。このｓ５＝２ｈに応答して，メインＣＰＵ９は，電源ｐ１の電圧上昇コマンドＣＭ１をコマンド信号ｓ４ｘにより出力する。排他制御部５と制御部４は，このコマンドＣＭ１を制御コマンド信号ｓ１０，電源制御信号ｓ１２によりそれぞれ出力する。電源制御信号ｓ１２に応答して，制御インターフェース１０はＣＰＵｓ電源供給部１４に電源ｐ１の電圧を上昇する制御を行う。これにより，期間ｔ１０で電源ｐ１は保証電圧Ｖｄｄ０まで上昇する。

同時に，制御部４は，タイマ部２７にカウント要求信号ｓ１６を出力し，タイマ部２７は基準クロックＣＬＫのカウントを開始し，あらかじめ設定されていたカウント数カウントした後にカウント終了信号ｓ１７を排他制御部５に出力する。このカウント数は，電源ｐ１の上昇完了に要する時間に対応しており，システムＬＳＩ２内の電源ドメイン８に固有のカウント数である。これに応答して，排他制御部５はステータス信号ｓ５を「０ｈ」に戻す。

サブＣＰＵ８からのリクエスト信号ｓ３は，ステータス信号ｓ５＝０ｈで排他制御部５により受け付けられ，排他制御部５はステータス信号ｓ５を「１ｈ」にする。これにより更なるリクエストの受付は禁止される。そして，サブＣＰＵ８は，自分のリクエストが受け付けられたことをｓ５＝１ｈにより確認してから，クロックｓ６の周波数上昇コマンドＣＭ２をコマンド信号ｓ３ｘにより排他制御部５に出力する。このコマンドＣＭ２は制御部４に転送され，制御部４は，そのコマンドＣＭ２をクロック制御信号ｓ１３によりクロック生成部１６に転送する。これに応答して，クロック生成部１６は，クロックｓ６の周波数を上昇させる。図中，期間ｔ１２でクロックｓ６の周波数が上昇している。制御部４は，クロック周波数上昇の要求を出した後に，所定時間ｔ１２経過後に，完了通知信号ｓ１１を排他制御部５に出力する。これにより，ステータス信号ｓ５はリクエスト受付状態「０ｈ」になる。

以上第３の実施の形態では，タイマ部１７を設け，そのタイマ部１７によるカウント数またはタイマ時間をあらかじめシステムＬＳＩ２に最適な値に設定する。その結果，サブＣＰＵ８の電源電圧ｐ１が保証電圧Ｖｄｄ０に上昇する前に，クロックｓ６の周波数が上昇して誤動作を招くことが回避できる。しかも，タイマ部１７のカウント数が最適化されているので，電源上昇とクロック周波数上昇の制御シーケンスを短時間で行うことが可能になる。

［第４の実施の形態］
図１０は，第４の実施の形態におけるマルチＣＰＵを有するシステムＬＳＩの構成図である。第４の実施の形態は，第３の実施の形態のタイマ部１７を第２の実施の形態に適用したものである。したがって，第４の実施の形態のシステムＬＳＩ２は，第２の実施の形態と同様に，電源スイッチ２２，２３を有し，制御部４が電源スイッチ制御信号ｓ１４，ｓ１５により電源スイッチ２２，２３のオン，オフを制御する。また，ＣＰＵｓ電源供給部１４が生成する電源電圧ｐ１が電源スイッチ２２，２３を介して，ロジック回路７とサブＣＰＵ８とに供給される。また，電源制御ユニット１内には，タイマ部１７が設けられている。ただし，電源ＩＣ３は電源状態信号を出力していない。

図１１は，第４の実施の形態における電源制御シーケンスを示す波形図である。最初の電源スイッチ２２，２３による電源ｐ１ａ，ｐ１ｂとクロックｓ９の状態は，図７と同じである。そして，メインＣＰＵ９のリクエスト信号ｓ４，コマンドｓ４ｘ，ステータス信号ｓ５などは，図９と同じである。制御部４は，電源制御信号ｓ１２により電源ｐ１の上昇を要求するとともに，タイマ部１７にカウント要求信号ｓ１６を出力する。それにより，期間ｔ１０の間に電源ｐ１の電圧が上昇する。タイマ部１７には，第３の実施の形態と同様に，電源ドメイン８に最適なカウント数またはタイマ時間が設定されていて，タイマ部１７はカウント要求信号ｓ１６に応答してカウントを開始する。そして，タイマ部１７は，カウント終了するとカウント終了時間ｓ１７を排他制御部５に出力し，排他制御部５は，ステータス信号ｓ５を「０ｈ」に変更する。これにより，排他制御部５は，サブＣＰＵ８からのリクエスト信号ｓ３を受け付け，ステータス信号ｓ５を「１ｈ」にし，それ以降のメインＣＰＵ９からのリクエストを受け付けない状態にする。その後は，サブＣＰＵ８が，クロックｓ６の周波数上昇要求と電源スイッチ２２のＯＮ要求とクロックｓ９の供給開始要求を含むコマンドＣＭ２を出力し，電源制御ユニット１がそれに対応する制御を行う。この制御は，第２の実施の形態と同じである。この制御終了後に制御部４が完了通知信号ｓ１１を出力すると，排他制御部５はステータス信号ｓ５＝０ｈにしてリクエスト受信可能状態にする。時間ｔ１４では，クロックｓ６の周波数上昇と，電源スイッチ２２のＯＮ要求と，クロックｓ９の供給開始が行われる。

なお，電源ドメインの電源電圧を低下させてそこに属する回路のクロック周波数を低下させる場合は，最初にクロック周波数を低下させ，その後電源電圧を低下させることが求められる。

以上のとおり，第１〜第４の実施の形態によれば，電源制御ユニット１が，複数のＣＰＵから個別に要求される電源電圧の変更要求とクロック周波数の変更要求とを排他的に受け付けて，電源電圧変動が完了する前にクロック周波数が変更されて誤動作に至ることを回避することができる。

上記の実施の形態において，システムＬＳＩ２に内蔵されているクロック発生部１６は，外付けＩＣであってもよい。逆に，外付けの電源ＩＣ３は，システムＬＳＩ２内に内蔵されてもよい。また，電源制御ユニット１も，外付けＩＣであってもよい。さらに，電源ＩＣ３が生成する電源は，全て電源スイッチを介して電源ドメイン６，７，８，９，３７に供給されても良い。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
第１，第２のＣＰＵがそれぞれ属する第１，第２の電源ドメインの電源電圧を制御する電源制御装置において，
前記第１，第２の電源ドメインに第１，第２の電源電圧をそれぞれ供給する電源装置と，第１，第２のクロックを生成し前記第１，第２のＣＰＵにそれぞれ供給するクロック生成部とに接続された電源クロック制御部を有し，
前記電源クロック制御部は，前記第１のＣＰＵからの前記第２の電源ドメインの電源電圧変更要求に応答して，前記電源装置に前記第２の電源電圧を変更させ，前記第２のＣＰＵからの前記第２のクロック周波数変更要求に応答して，前記クロック生成部に前記第２のクロックの周波数を変更させ，
さらに，前記電源クロック制御部は，前記第２の電源ドメインの電源電圧変更要求に応答して，前記第２の電源電圧が要求電圧に達するまでの期間，前記第２のクロック周波数変更要求を受け付けないことを特徴とする電源制御装置。

（付記２）
付記１に記載の電源制御装置において，
前記電源クロック制御部は，前記電源装置から供給される前記第２の電源電圧の状態を示す第２の電源電圧状態信号を監視し，前記第２の電源電圧が要求電圧に達するまでの期間を，当該第２の電源電圧状態信号により検出することを特徴とする電源制御装置。

（付記３）
付記１に記載の電源制御装置において，
前記電源クロック制御部は，タイマ部を有し，前記第２の電源電圧が要求電圧に達するまでの期間を，前記タイマ部が前記第２の電源電圧変更要求に応答して開始したタイマカウントの終了を示すタイマカウント終了信号により検出し，当該タイマ部のタイマカウント時間は，電源ドメイン毎にカスタマイズされることを特徴とする電源制御装置。

（付記４）
付記１に記載の電源制御装置において，
前記電源クロック制御部は，前記第１または第２のＣＰＵからの要求受付可能状態を示すステータス信号を前記第１，第２のＣＰＵに出力し，一方のＣＰＵからの要求を受け付けた後は当該要求に対する変更動作が完了するまで前記ステータス信号を要求受付不能状態に保ち他方のＣＰＵからの要求を受け付けない排他制御部を有することを特徴とする電源制御装置。

（付記５）
電源装置から電源電圧を供給されクロック生成部からクロックを供給されるシステムＬＳＩにおいて，
第１，第２の電源ドメインにそれぞれ属する第１，第２のＣＰＵと，
前記第１，第２の電源ドメインの第１，第２の電源電圧を制御する電源制御ユニットとを有し，
前記電源制御ユニットは，前記第１のＣＰＵからの前記第２の電源ドメインの電源電圧変更要求に応答して，前記電源装置に前記第２の電源電圧を変更させ，前記第２のＣＰＵからの前記第２のクロック周波数変更要求に応答して，前記クロック生成部に前記第２のクロックの周波数を変更させ，
さらに，前記電源制御ユニットは，前記第２の電源ドメインの電源電圧変更要求に応答して，前記第２の電源電圧が要求電圧に達するまでの期間，前記第２のクロック周波数変更要求を受け付けないことを特徴とするシステムＬＳＩ。

（付記６）
付記５に記載のシステムＬＳＩにおいて，
前記電源制御ユニットは，前記電源装置から供給される前記第２の電源電圧の状態を示す第２の電源電圧状態信号を監視し，前記第２の電源電圧が要求電圧に達するまでの期間を，当該第２の電源電圧状態信号により検出することを特徴とするシステムＬＳＩ。

（付記７）
付記５に記載のシステムＬＳＩにおいて，
前記電源制御ユニットは，タイマ部を有し，前記第２の電源電圧が要求電圧に達するまでの期間を，前記タイマ部が前記第２の電源電圧変更要求に応答して開始したタイマカウントの終了を示すタイマカウント終了信号により検出し，当該タイマ部のタイマカウント時間は，電源ドメイン毎にカスタマイズされることを特徴とするシステムＬＳＩ。

（付記８）
付記５に記載のシステムＬＳＩにおいて，
前記電源制御ユニットは，前記第１または第２のＣＰＵからの要求受付可能状態を示すステータス信号を前記第１，第２のＣＰＵに出力し，一方のＣＰＵからの要求を受け付けた後は当該要求に対する変更動作が完了するまで前記ステータス信号を要求受付不能状態に保ち他方のＣＰＵからの要求を受け付けない排他制御部を有することを特徴とするシステムＬＳＩ。

（付記９）
付記５に記載のシステムＬＳＩにおいて，
前記電源制御ユニットは，常時オン状態の電源ドメインに属することを特徴とするシステムＬＳＩ。

（付記１０）
付記５に記載のシステムＬＳＩにおいて，
さらに，第３の電源ドメインに属するロジック回路と，
前記第２のＣＰＵが属する第２の電源ドメインと前記第２の電源電圧との間の第１の電源スイッチと，
前記ロジック回路が属する第３の電源ドメインと前記第２の電源電圧との間の第２の電源スイッチとを有し，
前記電源制御ユニットは，前記第２の電源電圧変更要求に応答して，前記第１の電源スイッチを導通状態に保った状態で前記電源装置に前記第２の電源電圧を変更させ，前記第２のクロック周波数変更要求に応答して，前記第２の電源スイッチを導通状態に制御し，前記クロック生成部に第３のクロックの前記ロジック回路への供給を開始させることを特徴とするシステムＬＳＩ。

（付記１１）
付記５に記載のシステムＬＳＩにおいて，
前記電源制御ユニットは，前記ロジック回路が休止状態のときは，前記第１の電源スイッチを非導通状態に制御し，前記クロック生成部から前記第３のクロックの供給を停止させること特徴とするシステムＬＳＩ。

（付記１２）
付記５に記載のシステムＬＳＩにおいて，
前記第１，第２のＣＰＵは互いに割り込み信号を供給することを特徴とするシステムＬＳＩ。

複数のＣＰＵを有するシステムＬＳＩの構成図である。 図１のシステムＬＳＩにおける電源制御シーケンスを示す波形図である。 図１のシステムＬＳＩにおける誤動作を伴う電源制御シーケンスを示す波形図である。 第１の実施の形態におけるマルチＣＰＵを有するシステムＬＳＩの構成図である。 第１の実施の形態における電源制御シーケンスを示す波形図である。 第２の実施の形態におけるマルチＣＰＵを有するシステムＬＳＩの構成図である。 第２の実施の形態における電源制御シーケンスを示す波形図である。 第３の実施の形態におけるマルチＣＰＵを有するシステムＬＳＩの構成図である。 第３の実施の形態における電源制御シーケンスを示す波形図である。 第４の実施の形態におけるマルチＣＰＵを有するシステムＬＳＩの構成図である。 第４の実施の形態における電源制御シーケンスを示す波形図である。

符号の説明

１：電源制御ユニット
２：システムＬＳＩ ３：電源装置
４：電源・クロック制御部 ５：排他制御部
９：第１の電源ドメイン ８：第２の電源ドメイン
９：第１のＣＰＵ ８：第２のＣＰＵ
ｐ２：第１の電源 ｐ１：第２の電源
ｓ７：第１のクロック ｓ６：第２のクロック
１６：クロック生成部

Claims (10)

1. 第１，第２のＣＰＵがそれぞれ属する第１，第２の電源ドメインの電源電圧を制御する電源制御装置において，
   前記第１，第２の電源ドメインに第１，第２の電源電圧をそれぞれ供給する電源装置と，第１，第２のクロックを生成し前記第１，第２のＣＰＵにそれぞれ供給するクロック生成部とに接続された電源クロック制御部を有し，
   前記電源クロック制御部は，前記第１のＣＰＵからの前記第２の電源ドメインの電源電圧変更要求に応答して，前記電源装置に前記第２の電源電圧を変更させ，前記第２のＣＰＵからの前記第２のクロック周波数変更要求に応答して，前記クロック生成部に前記第２のクロックの周波数を変更させ，
   さらに，前記電源クロック制御部は，前記第２の電源ドメインの電源電圧変更要求に応答して，前記第２の電源電圧が要求電圧に達するまでの期間，前記第２のクロック周波数変更要求を受け付けないことを特徴とする電源制御装置。
2. 請求項１に記載の電源制御装置において，
   前記電源クロック制御部は，前記電源装置から供給される前記第２の電源電圧の状態を示す第２の電源電圧状態信号を監視し，前記第２の電源電圧が要求電圧に達するまでの期間を，当該第２の電源電圧状態信号により検出することを特徴とする電源制御装置。
3. 請求項１に記載の電源制御装置において，
   前記電源クロック制御部は，タイマ部を有し，前記第２の電源電圧が要求電圧に達するまでの期間を，前記タイマ部が前記第２の電源電圧変更要求に応答して開始したタイマカウントの終了を示すタイマカウント終了信号により検出し，当該タイマ部のタイマカウント時間は，電源ドメイン毎にカスタマイズされることを特徴とする電源制御装置。
4. 請求項１に記載の電源制御装置において，
   前記電源クロック制御部は，前記第１または第２のＣＰＵからの要求受付可能状態を示すステータス信号を前記第１，第２のＣＰＵに出力し，一方のＣＰＵからの要求を受け付けた後は当該要求に対する変更動作が完了するまで前記ステータス信号を要求受付不能状態に保ち他方のＣＰＵからの要求を受け付けない排他制御部を有することを特徴とする電源制御装置。
5. 電源装置から電源電圧を供給されクロック生成部からクロックを供給されるシステムＬＳＩにおいて，
   第１，第２の電源ドメインにそれぞれ属する第１，第２のＣＰＵと，
   前記第１，第２の電源ドメインの第１，第２の電源電圧を制御する電源制御ユニットとを有し，
   前記電源制御ユニットは，前記第１のＣＰＵからの前記第２の電源ドメインの電源電圧変更要求に応答して，前記電源装置に前記第２の電源電圧を変更させ，前記第２のＣＰＵからの前記第２のクロック周波数変更要求に応答して，前記クロック生成部に前記第２のクロックの周波数を変更させ，
   さらに，前記電源制御ユニットは，前記第２の電源ドメインの電源電圧変更要求に応答して，前記第２の電源電圧が要求電圧に達するまでの期間，前記第２のクロック周波数変更要求を受け付けないことを特徴とするシステムＬＳＩ。
6. 請求項５に記載のシステムＬＳＩにおいて，
   前記電源制御ユニットは，前記電源装置から供給される前記第２の電源電圧の状態を示す第２の電源電圧状態信号を監視し，前記第２の電源電圧が要求電圧に達するまでの期間を，当該第２の電源電圧状態信号により検出することを特徴とするシステムＬＳＩ。
7. 請求項５に記載のシステムＬＳＩにおいて，
   前記電源制御ユニットは，タイマ部を有し，前記第２の電源電圧が要求電圧に達するまでの期間を，前記タイマ部が前記第２の電源電圧変更要求に応答して開始したタイマカウントの終了を示すタイマカウント終了信号により検出し，当該タイマ部のタイマカウント時間は，電源ドメイン毎にカスタマイズされることを特徴とするシステムＬＳＩ。
8. 請求項５に記載のシステムＬＳＩにおいて，
   前記電源制御ユニットは，前記第１または第２のＣＰＵからの要求受付可能状態を示すステータス信号を前記第１，第２のＣＰＵに出力し，一方のＣＰＵからの要求を受け付けた後は当該要求に対する変更動作が完了するまで前記ステータス信号を要求受付不能状態に保ち他方のＣＰＵからの要求を受け付けない排他制御部を有することを特徴とするシステムＬＳＩ。
9. 請求項５に記載のシステムＬＳＩにおいて，
   さらに，第３の電源ドメインに属するロジック回路と，
   前記第２のＣＰＵが属する第２の電源ドメインと前記第２の電源電圧との間の第１の電源スイッチと，
   前記ロジック回路が属する第３の電源ドメインと前記第２の電源電圧との間の第２の電源スイッチとを有し，
   前記電源制御ユニットは，前記第２の電源電圧変更要求に応答して，前記第１の電源スイッチを導通状態に保った状態で前記電源装置に前記第２の電源電圧を変更させ，前記第２のクロック周波数変更要求に応答して，前記第２の電源スイッチを導通状態に制御し，前記クロック生成部に第３のクロックの前記ロジック回路への供給を開始させることを特徴とするシステムＬＳＩ。
10. 請求項５に記載のシステムＬＳＩにおいて，
    前記電源制御ユニットは，前記ロジック回路が休止状態のときは，前記第１の電源スイッチを非導通状態に制御し，前記クロック生成部から前記第３のクロックの供給を停止させること特徴とするシステムＬＳＩ。

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