JP2009177287A - 半導体集積回路装置 - Google Patents

Abstract

【課題】ソフトウェアによる処理負荷を大幅に低減しながら、半導体集積回路装置の低電力化処理を実現する。
【解決手段】論理回路ブロック２は、論理回路ブロック４を制御し、論理回路ブロック３は、論理回路ブロック２を制御する関係において、論理回路ブロック２のセルフパワーコントロールユニット６は、アクノリッジ信号Ａｃｋ＿ｏ、選択信号ｓｅｌ、ならびにイネーブル信号ｅｎａｂｌｅが非アクティブの状態の場合に低電力要求信号となる制御信号Ｐｗ＿ｃｎｔｌを低電力制御回路７に出力し、低電力制御を実行させる。また、セルフパワーコントロールユニット６は、イネーブル信号ｅｎａｂｌｅ、アクノリッジ信号Ａｃｋ＿ｏ、および選択信号ｓｅｌを監視し、これら信号のいずれか１つでもアクティブとなると、制御信号Ｐｗ＿ｃｎｔｌを非アクティブとして、低電力制御から復帰させる。
【選択図】図１

Description

本発明は、半導体装置の電源監視技術に関し、特に、半導体集積回路装置における論理回路ブロックの低電力化の制御に有効な技術に関する。

近年、半導体集積回路装置においては、低消費電力化の要求が非常に強くなっており、この種の半導体集積回路装置における低消費電力化技術としては、たとえば、コア電源領域（たとえば、論理ブロック毎）を分割し、その分割された領域毎に電源のＯＮ／ＯＦＦを制御するものが知られている。

この低消費電力化技術は、たとえば、ソフトウェアの制御によって、半導体集積回路装置の動作状況を判断し、該半導体集積回路装置を統括するシステムコントローラなどによってコア電源領域のＯＮ／ＯＦＦを制御している。

ところが、上記のような半導体集積回路装置の低消費電力化技術では、次のような問題点があることが本発明者により見い出された。

すなわち、前述したようにコア電源領域のＯＮ／ＯＦＦ動作をソフトウェアによって処理するので、ソフトウェア全体のスループットが低下してしまうという問題がある。

低電力化処理を細分化すればするほど、ソフトウェア処理の負担が大きくなってしまい、半導体集積回路装置、およびそれを用いたシステムの性能が低下してしまうことになる。

また、低電力化処理を実行するソフトウェアは、人手による作成のため、プログラム作成の開発コストや開発期間も必要となってしまうだけでなく、プログラムミスなどによって低電力化処理が正しく実行されない恐れもある。

本発明の目的は、ソフトウェアによる処理負荷を大幅に低減しながら、半導体集積回路装置の低電力化処理を実現することのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体集積回路装置は、低消費電力制御の対象となる論理回路ブロックと、該論理回路ブロックの動作状態を監視し、該論理回路ブロックの低消費電力制御が可能と判断した際に、低電力要求信号を出力する監視部と、該監視部から出力された低電力要求信号に基づいて、論理回路ブロックを低電力制御する低電力制御部とを備えたものである。

また、本発明の半導体集積回路装置は、前記監視部が、論理回路ブロックが制御する他の論理回路ブロックを選択する際に出力する選択信号、論理回路ブロックを制御する際に前記論理回路ブロックに入力されるイネーブル信号、および論理回路ブロックが制御する他の論理回路ブロックから出力される他の論理回路ブロックの処理終了を示すアクノリッジ信号を監視し、これらすべての信号が非アクティブに遷移した際に低電力要求信号を出力するものである。

さらに、本発明の半導体集積回路装置は、クロック信号を生成するクロック発生部を備え、前記監視部は、該クロック発生部が生成したクロック信号の周期に基づいて、論理回路ブロックを監視するものである。

また、本発明の半導体集積回路装置は、前記クロック発生部が、半導体集積回路装置の制御を司るマイクロプロセッサによって、クロック信号の周期を任意に変更するものである。

また、本願のその他の発明の概要を簡単に示す。

本発明の半導体集積回路装置は、低消費電力制御の対象となり、階層化された２以上の論理回路部を有する論理回路ブロックと、階層化された論理回路部毎に設けられ、該論理回路部の動作状態を監視し、論理回路部の低消費電力制御が可能と判断した際に、第１の低電力要求信号を出力する第１の監視部と、該第１の監視部から出力された第１の低電力要求信号に基づいて、論理回路部を個別に低電力制御する第１の低電力制御部と、第１の監視部から出力される第１の低電力要求信号、および論理回路ブロックの動作状態を監視し、論理回路ブロックの低消費電力制御が可能と判断した際に、低電力要求信号を出力する第２の監視部と、第２の監視部から出力された第２の低電力要求信号に基づいて、論理回路ブロックを低電力制御する第２の低電力制御部とを備えたものである。

また、本発明の半導体集積回路装置は、前記第１の監視部が、論理回路部が制御する他の論理回路部を選択する際に出力する選択信号、論理回路部を制御する際に前記論理回路部に入力されるイネーブル信号、および論理回路部が制御する他の論理回路部から出力される他の論理回路部の処理終了を示すアクノリッジ信号を監視し、これらすべての信号が非アクティブに遷移した際に第１の低電力要求信号を出力するものである。

さらに、本発明の半導体集積回路装置は、前記第２の監視部が、論理回路ブロックが制御する他の論理回路ブロックを選択する際に出力する選択信号、論理回路ブロックを制御する際に前記論理回路ブロックに入力されるイネーブル信号、論理回路ブロックが制御する他の論理回路ブロックから出力される他の論理回路ブロックの処理終了を示すアクノリッジ信号、および第１の監視部から出力される第１の低電力要求信号を監視し、選択信号、イネーブル信号、およびアクノリッジ信号が非アクティブに遷移し、かつすべての第１の監視部からアクティブの第１の低電力要求信号が出力された場合に第２の低電力要求信号を出力するものである。

また、本発明の半導体集積回路装置は、クロック信号を生成するクロック発生部を備え、前記第１の監視部は、クロック発生部が生成したクロック信号の周期に基づいて、論理回路部を監視し、前記第２の監視部は、クロック発生部が生成したクロック信号の周期に基づいて、論理回路ブロックを監視するものである。

さらに、本発明の半導体集積回路装置は、前記クロック発生部が、半導体集積回路装置の制御を司るマイクロプロセッサによってクロック信号の周期を任意に変更するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）ソフトウェアなどを用いることなく、ハードウェア構成によって論理回路ブロックの低電力制御を行うことができる。

（２）また、上記（１）により、ソフトウェアのオーバヘッドなしにきめ細かい低消費電力制御を効率よく行うことができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたセルフパワーコントロールユニットにおける低電力制御時の動作例を示したフローチャート、図３は、図１の半導体集積回路装置に設けられたセルフパワーコントロールユニットによる低電力制御からの復帰制御の動作例を示したフローチャート、図４は、図１の半導体集積回路装置に設けられたセルフパワーコントロールユニットの内部構成例を示すブロック図、図５は、図４のセルフパワーコントロールユニットにおける状態遷移の説明図、図６は、図４のセルフパワーコントロールユニットの動作例を示すタイミングチャート、図７は、本発明の実施の形態１による半導体集積回路装置のレイアウトの一例を示すブロック図、図８は、図１の半導体集積回路装置に設けられた低消費電力制御部を適用した半導体集積回路装置の機能イメージを示したブロック図、図９は、図８に示した半導体集積回路装置におけるＤＭＡ転送の動作例を示すタイミングチャート、図１０は、図１の半導体集積回路装置に設けられた低電力制御回路による電源制御の一例を示す説明図、図１１は、図４のセルフパワーコントロールユニットへのクロック信号の供給例を示す説明図、図１２は、図４のセルフパワーコントロールユニットへのクロック信号の他の供給例を示す説明図である。

本実施の形態１において、半導体集積回路装置１には、図１に示すように、複数の論理回路ブロック２〜４、および該半導体集積回路装置１の低消費電力制御を行う低消費電力制御部５が備えられている。

低消費電力制御部５は、セルフパワーコントロールユニット６、低電力制御回路７、ならびにインターバルタイマ８から構成されている。セルフパワーコントロールユニット６は、低消費電力制御が行われる論理回路ブロック２〜４毎にそれぞれ設けられている。

ここで、図１の半導体集積回路装置１において、論理回路ブロック２は、論理回路ブロック４を制御しており、論理回路ブロック３は、論理回路ブロック２を制御する関係にあるものとする。

監視部となるセルフパワーコントロールユニット６には、インターバルタイマ８から出力される信号が入力されるように接続されている。インターバルタイマ８から出力される信号は、セルフパワーコントロールユニット６が電力制御の判定を行う際の基準クロックとして用いられる。このインターバルタイマ８のクロック周期、およびタイミングについては任意に設定変更できるものとする。

また、論理回路ブロック２〜４にそれぞれに設けられたセルフパワーコントロールユニット６には、低電力制御部となる低電力制御回路７がそれぞれ接続されている。セルフパワーコントロールユニット６は、各論理回路ブロック２〜４における電力制御の判定を行う。

セルフパワーコントロールユニット６毎に接続された低電力制御回路７は、セルフパワーコントロールユニット６から出力される低電力要求信号となる制御信号Ｐｗ＿ｃｎｔｌに基づいて、論理回路ブロック２〜４の低電力制御を実行する。

低電力制御回路７は、たとえば、クロック信号を停止させるゲーテッドクロック論理、電源をＯＮ／ＯＦＦ制御する電源スイッチ回路、ならびに論理回路ブロック内に設けられたフリップフロップを退避するための回路などの一般的な低電力化に貢献する回路のことである。

クロック発生部となるインターバルタイマ８には、セルフパワーコントロールユニット６がそれぞれ接続されている。このインターバルタイマ８は、セルフパワーコントロールユニット６が電力制御の判定を行う際の基準クロック信号を生成する。

論理回路ブロック３からは、論理回路ブロック２を選択するイネーブル信号ｅｎａｂｌｅが入力されるように接続されており、このイネーブル信号ｅｎａｂｌｅは、セルフパワーコントロールユニット６に論理回路ブロック３からのリクエスト信号Ｒｅｑ＿ｉとして入力されるように接続されている。

また、論理回路ブロック２からは、論理回路ブロック４を選択する選択信号ｓｅｌが論理回路ブロック４に対して入力されるように接続されている。この選択信号ｓｅｌは、論理回路ブロック４へのリクエスト信号Ｒｅｑ＿ｏとしてセルフパワーコントロールユニット６に入力されるように接続されている。

さらに、セルフパワーコントロールユニット６には、論理回路ブロック４から出力されるアクノリッジ信号Ａｃｋ＿ｏが入力されるように接続されており、該セルフパワーコントロールユニット６からは、論理回路ブロック３に対するアクノリッジ信号Ａｃｋ＿ｉ、論理回路ブロック２のクロックゲーティング信号Ｃｋ＿ｃｔｒｌ、および論理回路ブロック２のフリップフロップの退避制御信号ＦＦ＿ｃｔｒｌが出力されるようにそれぞれ接続されている。

次に、本実施の形態によるセルフパワーコントロールユニット６における低電力制御の動作例を図２、および図３のフローチャートを用いて説明する。

図２は、低電力制御時のセルフパワーコントロールユニット６における動作を示したフローチャートである。

まず、インターバルタイマ８が投入されたとき、アクノリッジ信号Ａｃｋ＿ｏ、または選択信号ｓｅｌのいずれかがアクティブのときは、論理回路ブロック２が動作状態であるか、あるいは動作しなければならない状態であるため、セルフパワーコントロールユニット６は、低電力制御を行わない。

セルフパワーコントロールユニット６は、任意の時間、アクノリッジ信号Ａｃｋ＿ｏ、選択信号ｓｅｌ、ならびにイネーブル信号ｅｎａｂｌｅが非アクティブの状態となった場合に（ステップＳ１０１）、低電力制御を実行する（ステップＳ１０２）。

続いて、セルフパワーコントロールユニット６は、電源遮断を確認したのち、アクノリッジ信号Ａｃｋ＿ｉを非アクティブにする（ステップＳ１０３）。

この場合、低電力制御方法は、特に限定されたものでなく、任意の制御方式を適用できる。例として電源ＯＮ／ＯＦＦを行うときは、論理回路ブロック２のフリップフロップを退避した後、電源遮断制御を行う。

図３は、セルフパワーコントロールユニット６による低電力制御からの復帰制御の動作例を示したフローチャートである。

セルフパワーコントロールユニット６は、インターバルタイマ８の状態にかかわらず、イネーブル信号ｅｎａｂｌｅ、アクノリッジ信号Ａｃｋ＿ｏ、および選択信号ｓｅｌを常に監視している。

そして、イネーブル信号ｅｎａｂｌｅ、アクノリッジ信号Ａｃｋ＿ｏ、または選択信号ｓｅｌのいずれか１つでもアクティブの状態となると（ステップＳ２０１）、復帰制御を行う（ステップＳ２０２）。その後、論理回路ブロック２の電源オンを確認すると、アクノリッジ信号Ａｃｋ＿ｉをアクティブにする（ステップＳ２０３）。

この場合、前述の電源遮断を例にすると、バックアップしたフリップフロップのデータを復帰させ、電源をＯＮにする。

図４は、セルフパワーコントロールユニット６の内部構成例を示すブロック図である。

セルフパワーコントロールユニット６は、図示するように、マスタ側通信回路９、スレーブ側通信回路１０、および状態制御回路１１から構成されている。

セルフパワーコントロールユニット６における制御対象となる論理回路は、該当論理を制御しているマスタ論理回路と、該当論理が制御しているスレーブ論理回路を持つ(図１参照)。

マスタ側通信回路９は、論理回路ブロック３と通信するインタフェースであり、スレーブ側通信回路１０は、論理回路ブロック４と通信する通信するインタフェースである。

マスタ側通信回路９は、論理回路ブロック３からのアクセスがあったことを示すリクエスト信号Ｒｅｑ＿ｉ、処理が完了したことを示すアクノリッジ信号Ａｃｋ＿ｉ、リクエスト信号Ｒｅｑ＿ｉがアクティブであることを示すレディ信号Ｒｄｙ、および該レディ信号Ｒｄｙのアクティブ状態を解除するクリア信号ＣＬＲを有している。

クリア信号ＣＬＲがアクティブになるとレディ信号Ｒｄｙが非アクティブに設定され、アクノリッジ信号Ａｃｋ＿ｉがアクティブになる。スレーブ側通信回路１０における動作も同じである。

状態制御回路１１は、インターバルタイマ８から出力されるクロック信号ｉｃｋの周期に基づいて、セルフパワーコントロールユニット６の状態遷移を制御する。

図５は、セルフパワーコントロールユニット６における状態遷移の説明図である。

セルフパワーコントロールユニット６の状態遷移は、図５に示すように、動作状態Ｊ１、停止状態Ｊ２、停止手続き状態Ｊ３、ならびに動作手続き状態Ｊ４の４つの状態より構成されている。

また、図６は、セルフパワーコントロールユニット６の動作例を示すタイミングチャートである。

図６において、上方から下方には、状態制御回路１１に入力されるクロック信号ｉｃｋ、状態制御回路１１から出力されるクロックゲーティング信号Ｃｋ＿ｃｔｒｌ、状態制御回路１１から出力される退避制御信号ＦＦ＿ｃｔｒｌ、状態制御回路１１から出力される制御信号Ｐｗ＿ｃｎｔｌ、マスタ側通信回路９に入力されるリクエスト信号Ｒｅｑ＿ｉ、マスタ側通信回路９から出力されるアクノリッジ信号Ａｃｋ＿ｉ、マスタ側通信回路９に入力されるレディ信号Ｒｄｙｉ、マスタ側通信回路９に入力されるクリア信号ＣＬＲ＿ｉ、スレーブ側通信回路１０に入力されるリクエスト信号Ｒｅｑ＿ｏ、スレーブ側通信回路１０に入力されるアクノリッジ信号Ａｃｋ＿ｏ、スレーブ側通信回路１０から出力されるレディ信号Ｒｄｙｏ、およびスレーブ側通信回路１０に入力されるクリア信号ＣＬＲ＿ｏの信号状態をそれぞれ示している。

まず、動作状態Ｊ１（図５）は、論理回路ブロックが通常通り動作していることを示し、クロック信号ｉｃｋの１周期分において、レディ信号Ｒｄｙｉがアクティブであれば、クリア信号ＣＬＲｉをアクティブにして、レディ信号Ｒｄｙｉをクリアし、レディ信号Ｒｄｙｉが非アクティブ状態であれば、その状態を維持する。

レディ信号Ｒｄｙｏのクリア動作も同じである。さらに、クロック信号ｉｃｋの１周期分において、レディ信号Ｒｄｙｉとレディ信号Ｒｄｙｏとがどちらも非アクティブであれば停止手続き状態へ移行する。

続いて、停止状態Ｊ２（図５）は、低電力処理により論理回路ブロックの論理動作が停止していることを示す。レディ信号Ｒｄｙｉとレディ信号Ｒｄｙｏとのどちらかがアクティブ状態に遷移したときは、クロック信号ｉｃｋの周期に関わらず、動作手続き状態へ移行する。

停止手続き状態Ｊ３（図５）は、低電力処理のための手続きをするための常態であり、クロック信号をクロックゲーティング信号Ｃｋ＿ｃｔｒｌにより停止させ、フリップフロップを退避制御信号ＦＦ＿ｃｔｒｌによって退避したり、制御信号Ｐｗ＿ｃｎｔｌによって論理回路ブロックの電源ＯＦＦの手続きを行なう。

動作手続き状態Ｊ４（図５）は、停止状態から動作するために必要な手続きをするための状態であり、制御信号Ｐｗ＿ｃｎｔｌによって電源を投入したり、退避制御信号ＦＦ＿ｃｔｒｌによるフリップフロップの復帰、およびクロックゲーティング信号Ｃｋ＿ｃｔｒｌによるクロック動作の開始をさせるための手続きを行う。

図７は、本発明の低消費電力制御部５を適用した半導体集積回路装置１２の一例を示すブロック図である。

この場合、半導体集積回路装置１２は、図示するように、論理回路ブロック１３〜１６が、任意のレイアウトブロック毎に分けられている。また、低電力制御の対象となる論理回路ブロック１３，１４，１６においては、低消費電力制御部５を構成するセルフパワーコントロールユニット６、および低電力制御回路７がそれぞれ設けられている。

低消費電力制御部５の１つであるインターバルタイマ８は、専用の論理回路ブロックとして設けられ、該インターバルタイマ８から出力されるクロック信号ｉｃｋが、各々のセルフパワーコントロールユニット６に供給される。

この図７の構成では、論理回路ブロック１３の選択端子が、半導体集積回路装置１２の外部端子に接続されており、外部信号により、低電力制御状態から通常状態に遷移することができる。

図８は、本発明の低消費電力制御部５を適用した半導体集積回路装置１７の機能イメージを示したブロック図である。

半導体集積回路装置１７は、論理回路ブロックとして、たとえば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１８、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）１９、およびＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２０を備えている。

ＣＰＵ１８は、半導体集積回路装置１７のすべての制御を司る。ＤＭＡＣ１９は、ＣＰＵ１８を介さずにＲＡＭ２０などのデータ転送を制御する。ＲＡＭ２０は、様々なデータが一時的に格納される。ＣＰＵ１８、ＤＭＡＣ１９、およびＲＡＭ２０は、バスＢを介して相互に接続されている。

これらＣＰＵ１８、ＤＭＡＣ１９、ならびにＲＡＭ２０には、セルフパワーコントロールユニット６、および低電力制御回路７がそれぞれ設けられており、インターバルタイマ８から出力されるクロック信号ｉｃｋがそれぞれ供給されるようになっている。

ＣＰＵ１８、およびＤＭＡＣ１９に設けられたセルフパワーコントロールユニット６は、低電力制御回路７に備えられた電源スイッチをそれぞれ制御しており、ＲＡＭ２０に設けられたセルフパワーコントロールユニット６は、低電力制御回路７による電源電圧を制御している。

この場合、低電力制御に関わる信号として、ＣＰＵ１８は、ＤＭＡＣ１９を選択するセレクト信号ＳＥＬ＿ＤＭＡを出力する。また、ＣＰＵ１８には、ＤＭＡＣ１９からの応答として、該ＤＭＡＣ１９から出力される割り込み信号ＩＮＴ＿ＤＭＡＣが入力される。

ＤＭＡＣ１９には、該ＤＭＡＣ１９を選択する際に入力されるチップセレクト信号ＣＳ＿ＤＭＡが入力される。さらに、ＤＭＡＣ１９からは、ＣＰＵ１８に対する割り込み信号となる割り込み信号ＩＲＥＱ＿ＤＭＡＣが出力される。ＲＡＭ２０には、該ＲＡＭ２０を選択するチップセレクト信号ＣＳ＿ＲＡＭが入力される。

図９は、図８に示した半導体集積回路装置１７におけるＤＭＡ転送の動作例を示すタイミングチャートである。

図９において、上方から下方にかけては、ＣＰＵ１８から出力されるセレクト信号ＳＥＬ＿ＤＭＡ、ＣＰＵ１８の状態、ＤＭＡＣ１９から出力される割り込み信号ＩＲＥＱ＿ＤＭＡＣ、ＤＭＡＣ１９の状態、ＲＡＭ２０に入力されるチップセレクト信号ＣＳ＿ＲＡＭ、ＲＡＭ２０の状態、およびインターバルタイマ８のクロック信号ｉｃｋの状態をそれぞれ示している。

まず、ＣＰＵ１８が、ＤＭＡＣ１９に対して、ＤＭＡ転送を要求するために選択信号ＳＥＬ＿ＤＭＡを出力する。ＤＭＡＣ１９は、選択信号ＳＥＬ＿ＤＭＡを受けると、電源ＯＦＦの状態から、電源ＯＮ状態に遷移し、ＣＰＵ１８からのアクセスを受け付ける。このとき、ＣＰＵ１８は、ＤＭＡ転送の設定を実行する。

続いて、ＤＭＡＣ１９は、ＤＭＡ転送を実行するため、ＲＡＭ２０へのアクセス信号であるチップセレクト信号ＣＳ＿ＲＡＭをアクティブにする。アクティブとなったチップセレクト信号ＣＳ＿ＲＡＭにより、ＲＡＭ２０に供給されている電源電圧が低電圧から通常の電圧となり、該ＲＡＭ２０は、スタンバイ状態から通常動作状態へと遷移し、ＤＭＡＣ１９からのアクセスを受け付ける。

この間、ＣＰＵ１８は、インターバルタイマ８のクロック信号ｉｃｋの１周期分、外部からのアクセスがなかったため、低電力制御が行われ、電源がＯＦＦとなる。そして、ＤＭＡ転送が終了すると、ＤＭＡＣ１９は、割り込み信号ＩＲＥＱ＿ＤＭＡＣをアクティブとしてＤＭＡ転送の終了を通知する。

ＣＰＵ１８は、割り込み信号ＩＲＥＱ＿ＤＭＡＣを受け付けると、電源ＯＮとなって再起動し、ＤＭＡ転送後に所定の処理を実行する。その後、ＤＭＡＣ１９は、インターバルタイマ８のクロック信号ｉｃｋの１周期分、外部アクセスがなかったため、セルフパワーコントロールユニット６の制御により電源がＯＦＦされる。同様に、ＲＡＭ２０においても、外部からのアクセスがなかったため、セルフパワーコントロールユニット６の制御によりスタンバイ状態に制御される。

図１０は、低電力制御回路７による電源制御の一例を示す説明図である。

図示するように、セルフパワーコントロールユニット６から、アクティブとなった制御信号Ｐｗ＿ｃｎｔｌが出力されると、該制御信号Ｐｗ＿ｃｎｔｌは、低電力制御回路７の電圧調整回路７ａに入力される。

電圧調整回路７ａは、論理回路ブロック２などに設けられたインバータなどの論理回路を構成するＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）やＮチャネルＭＯＳなどのトランジスタＴ１，Ｔ２の基板電位を調整して電力制御を行う。

次に、セルフパワーコントロールユニット６に供給するクロック信号ｉｃｋの分配技術について説明する。

図１１は、インターバルタイマ８の生成したクロック信号を分周してセルフパワーコントロールユニット６に供給する場合を示している。

この場合、インターバルタイマ８には、論理回路ブロック２〜４毎に対応する分周回路８ａが設けられており、これら分周回路８ａが、インターバルタイマ８が生成したクロック信号を任意に分周し、クロック信号ｉｃｋを生成する。各々の分周回路８ａの分周値は、たとえば、マイクロプロセッサであるＣＰＵ１８によってそれぞれ設定される。

図１２は、インターバルタイマ８の生成したクロック信号を共通分配する場合について示している。

この場合、インターバルタイマ８が生成したクロック信号を分周する分周回路８ａが、論理回路ブロック２〜４毎に設けられた構成となっている。そして、各論理回路ブロック２〜４に設けられた分周回路８ａが分周したクロック信号が、クロック信号ｉｃｋとしてセルフパワーコントロールユニット６にそれぞれ供給される。ここでも、各々の分周回路８ａの分周値は、たとえば、ＣＰＵ１８によってそれぞれ設定される。

このように、分周回路８ａを設けることによって、セルフパワーコントロールユニット６に供給するクロック信号ｉｃｋの周波数を任意に調節することを可能にすることができる。

よって、半導体集積回路装置１の電力制御動作において、低電力重視か性能重視かを選択することが可能となる。たとえば、クロック信号ｉｃｋの周波数を上げることで、電源ＯＦＦのタイミングを早くすることができる。

また、クロック信号ｉｃｋの周波数を下げることで、電源ＯＦＦのタイミングを遅くすることができる。これにより、低電力重視のときは前者を、性能重視のときは後者を適用するなど任意の制御を可能とすることができる。

それにより、本実施の形態１によれば、ソフトウェアなどを用いることなく、ハードウェア構成によって、低電力化対象の論理回路ブロックを監視することができるので、ソフトウェアのオーバヘッドなしで、論理回路ブロックの低電力制御を行うことができる。

（実施の形態２）
図１３は、本発明の実施の形態２による半導体集積回路装置のブロック図、図１４は、本発明の実施の形態２による論理回路ブロックを構成する各論理回路を階層的に低電力制御する際の一例を示す説明図である。

本実施の形態２において、半導体集積回路装置１には、図１３に示すように、複数の論理回路ブロック２１〜２５、およびこれら論理回路ブロック２１〜２５にそれぞれ対応する低電力制御回路７が備えられている。また、論理回路ブロック２１〜２５には、セルフパワーコントロールユニット６がそれぞれ備えられた構成となっている。

この図１３では、論理回路ブロック２１は、論理回路ブロック２３〜２５をそれぞれ個別に選択制御可能な構成となっている。この場合、論理回路ブロック２１からは、論理回路ブロック２３を選択するセレクト信号ＳＥＬ＿Ｃ、論理回路ブロック２４を選択するセレクト信号ＳＥＬ＿Ｄ、および論理回路ブロック２５を選択するセレクト信号ＳＥＬ＿Ｅが出力される。

また、論理回路ブロック２１には、論理回路ブロック２３から出力されるアクノリッジ信号Ａｃｋ＿Ｃ、論理回路ブロック２４から出力されるアクノリッジ信号Ａｃｋ＿Ｄ、ならびに論理回路ブロック２５から出力されるアクノリッジ信号Ａｃｋ＿Ｅがそれぞれ入力される。

これらセレクト信号ＳＥＬ＿Ｃ，ＳＥＬ＿Ｄ，ＳＥＬ＿Ｅは、論理回路ブロック２１に設けられた論理和回路２１ａによって論理和がとられ、その論理和信号がリクエスト信号Ｒｅｑ＿ｏとしてセルフパワーコントロールユニット６に入力される。

さらに、アクノリッジ信号Ａｃｋ＿Ｃ，Ａｃｋ＿Ｄ，アクノリッジ信号Ａｃｋ＿Ｅは、論理回路ブロック２１に設けられた論理和回路２１ｂによって論理和がとられ、その論理和信号がアクノリッジ信号Ａｃｋ＿ｏとしてセルフパワーコントロールユニット６に入力される。

また、図１４は、論理回路ブロック２〜４を備えた半導体集積回路装置１において、たとえば、論理回路ブロック２を構成する各論理回路部２ａ〜２ｃを階層的に制御する場合の一例を示す説明図である。

論理回路ブロック２には、第２の監視部となるセルフパワーコントロールユニット６が設けられており、さらに、論理回路部２ａ〜２ｃには、セルフパワーコントロールユニット６ａ〜６ｃがそれぞれ設けられた構成となっている。

また、論理回路ブロック２には、セルフパワーコントロールユニット６の制御信号Ｐｗ＿ｃｎｔｌに基づいて、該論理回路ブロック２の消費電力を制御する第２の低電力制御部となる低消費電力制御部７が設けられており、論理回路部２ａ〜２ｃは、セルフパワーコントロールユニット６ａ〜６ｃの制御信号Ｐｗ＿ｃｎｔｌに基づいて、該論理回路ブロック２ａ〜２ｃの消費電力を制御する第１の低電力制御部となる低消費電力制御部７ｂ〜７ｄがそれぞれ設けられている。

また、セルフパワーコントロールユニット６ａ〜６ｃから出力される制御信号Ｐｗ＿ｃｎｔｌは、論理積回路２６の入力部にそれぞれ接続されており、該論理積回路２６の出力部から出力される信号が、セルフパワーコントロールユニット６に入力されるように接続されている。

論理回路部２ａ〜２ｃは、第１の監視部となるセルフパワーコントロールユニット６ａ〜６ｃによってそれぞれ個別に低電力制御が行われる。そして、論理回路部２ａ〜２ｃが、セルフパワーコントロールユニット６ａ〜６ｃによりそれぞれ低電力制御中で、かつ論理回路ブロック３，４からのアクセスがない場合には、セルフパワーコントロールユニット６によって論理回路ブロック２全体の低電力制御が行われることになる。

このように階層的に低電力制御を行うのに適したケースとして、論理回路部２ａ〜２ｃの低電力制御にゲート酸化膜の薄いＭＯＳを使った応答性のよい電源スイッチを使用し、論理ブロック２全体の低電力制御としてゲート酸化膜の厚いＭＯＳを使ったリーク電流の少ない電源スイッチを使用することが考えられる。

このメリットは、小規模なローカル論理に対しては応答性重視の電力制御を行い、大規模論理の低電力制御にはリーク電流低減を重視することで、電力制御による待ち時間を最小限に抑えることである。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体集積回路装置における論理回路ブロック毎の低消費電力制御技術に適している。

本発明の実施の形態１による半導体集積回路装置のブロック図である。 図１の半導体集積回路装置に設けられたセルフパワーコントロールユニットにおける低電力制御時の動作例を示したフローチャートである。 図１の半導体集積回路装置に設けられたセルフパワーコントロールユニットによる低電力制御からの復帰制御の動作例を示したフローチャートである。 図１の半導体集積回路装置に設けられたセルフパワーコントロールユニットの内部構成例を示すブロック図である。 図４のセルフパワーコントロールユニットにおける状態遷移の説明図である。 図４のセルフパワーコントロールユニットの動作例を示すタイミングチャートである。 本発明の実施の形態１による半導体集積回路装置のレイアウトの一例を示すブロック図である。 図１の半導体集積回路装置に設けられた低消費電力制御部を適用した半導体集積回路装置の機能イメージを示したブロック図である。 図８に示した半導体集積回路装置におけるＤＭＡ転送の動作例を示すタイミングチャートである。 図１の半導体集積回路装置に設けられた低電力制御回路による電源制御の一例を示す説明図である。 図４のセルフパワーコントロールユニットへのクロック信号の供給例を示す説明図である。 図４のセルフパワーコントロールユニットへのクロック信号の他の供給例を示す説明図である。 本発明の実施の形態２による半導体集積回路装置のブロック図である。 本発明の実施の形態２による論理回路ブロックを構成する各論理回路を階層的に低電力制御する際の一例を示す説明図である。

符号の説明

１ 半導体集積回路装置
２ 論理回路ブロック
２ａ〜２ｃ 論理回路部
３ 論理回路ブロック
４ 論理回路ブロック
５ 低消費電力制御部
６ セルフパワーコントロールユニット
６ａ〜６ｃ セルフパワーコントロールユニット
７ 低電力制御回路
７ａ 電圧調整回路
５ｂ〜５ｄ 低消費電力制御部
８ インターバルタイマ
８ａ 分周回路
９ マスタ側通信回路
１０ スレーブ側通信回路
１１ 状態制御回路
１２ 半導体集積回路装置
１３〜１６ 論理回路ブロック
１７ 半導体集積回路装置
１８ ＣＰＵ
１９ ＤＭＡＣ
２０ ＲＡＭ
２１〜２５ 論理回路ブロック
Ｔ１，Ｔ２ トランジスタ

Claims (9)

1. 低消費電力制御の対象となる論理回路ブロックと、
   前記論理回路ブロックの動作状態を監視し、前記論理回路ブロックの低消費電力制御が可能と判断した際に、低電力要求信号を出力する監視部と、
   前記監視部から出力された低電力要求信号に基づいて、前記論理回路ブロックを低電力制御する低電力制御部とを備えたことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記監視部は、
   前記論理回路ブロックが制御する他の論理回路ブロックを選択する際に出力する選択信号、前記論理回路ブロックを制御する際に前記論理回路ブロックに入力されるイネーブル信号、および前記論理回路ブロックが制御する他の論理回路ブロックから出力される前記他の論理回路ブロックの処理終了を示すアクノリッジ信号を監視し、これらすべての信号が非アクティブに遷移した際に前記低電力要求信号を出力することを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   クロック信号を生成するクロック発生部を備え、
   前記監視部は、
   前記クロック発生部が生成したクロック信号の周期に基づいて、前記論理回路ブロックを監視することを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記クロック発生部は、
   前記半導体集積回路装置の制御を司るマイクロプロセッサによって、クロック信号の周期を任意に変更できることを特徴とする半導体集積回路装置。
5. 低消費電力制御の対象となり、階層化された２以上の論理回路部を有する論理回路ブロックと、
   階層化された前記論理回路部毎に設けられ、前記論理回路部の動作状態を監視し、前記論理回路部の低消費電力制御が可能と判断した際に、第１の低電力要求信号を出力する第１の監視部と、
   前記第１の監視部から出力された第１の低電力要求信号に基づいて、前記論理回路部を個別に低電力制御する第１の低電力制御部と、
   前記第１の監視部から出力される第１の低電力要求信号、および前記論理回路ブロックの動作状態を監視し、前記論理回路ブロックの低消費電力制御が可能と判断した際に、低電力要求信号を出力する第２の監視部と、
   前記第２の監視部から出力された第２の低電力要求信号に基づいて、前記論理回路ブロックを低電力制御する第２の低電力制御部とを備えたことを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記第１の監視部は、
   前記論理回路部が制御する他の論理回路部を選択する際に出力する選択信号、前記論理回路部を制御する際に前記論理回路部に入力されるイネーブル信号、および前記論理回路部が制御する他の論理回路部から出力される前記他の論理回路部の処理終了を示すアクノリッジ信号を監視し、これらすべての信号が非アクティブに遷移した際に前記第１の低電力要求信号を出力することを特徴とする半導体集積回路装置。
7. 請求項５記載の半導体集積回路装置において、
   前記第２の監視部は、
   前記論理回路ブロックが制御する他の論理回路ブロックを選択する際に出力する選択信号、前記論理回路ブロックを制御する際に前記論理回路ブロックに入力されるイネーブル信号、前記論理回路ブロックが制御する他の論理回路ブロックから出力される前記他の論理回路ブロックの処理終了を示すアクノリッジ信号、および前記第１の監視部から出力される第１の低電力要求信号を監視し、前記選択信号、前記イネーブル信号、および前記アクノリッジ信号が非アクティブに遷移し、かつすべての前記第１の監視部からアクティブの第１の低電力要求信号が出力された場合に前記第２の低電力要求信号を出力することを特徴とする半導体集積回路装置。
8. 請求項５〜７のいずれか１項に記載の半導体集積回路装置において、
   クロック信号を生成するクロック発生部を備え、
   前記第１の監視部は、
   前記クロック発生部が生成したクロック信号の周期に基づいて、前記論理回路部を監視し、
   前記第２の監視部は、
   前記クロック発生部が生成したクロック信号の周期に基づいて、前記論理回路ブロックを監視することを特徴とする半導体集積回路装置。
9. 請求項８記載の半導体集積回路装置において、
   前記クロック発生部は、
   前記半導体集積回路装置の制御を司るマイクロプロセッサによって、クロック信号の周期を任意に変更できることを特徴とする半導体集積回路装置。

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