JP4790211B2 - Ｓｏｉ基板と半導体基板及びその製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 81
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000001301 oxygen Substances 0.000 claims description 36
- 229910052760 oxygen Inorganic materials 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 30
- -1 oxygen ions Chemical class 0.000 claims description 21
- 230000001681 protective effect Effects 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000010587 phase diagram Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000000391 spectroscopic ellipsometry Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
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- Health & Medical Sciences (AREA)
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- Crystallography & Structural Chemistry (AREA)
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Description
本発明は、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）技術により作製されたＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造素子とバルク構造素子とが混載されたＳＯＩ基板及びその部分ＳＯＩ基板の製造方法に関するものである。
従来、ＳＩＭＯＸで部分ＳＯＩを製造する場合は、通常のＳＩＭＯＸ用イオン注入機の構造上、マスクの開口部に対し、一定の方向から酸素イオンが斜入射されていた。
すなわち、保護膜２にリソグラフィーによって形成した開口部３から酸素イオン４を基板表面から注入し、所定の洗浄処理を実施し、高温熱処理を施すことによって埋め込み酸化膜５を形成させるというものであった（例えば、特許文献１、特許文献２参照。）。
これらの特許文献１、２には、注入は基板表面法線に対して約７度傾けることが紹介されている。これはチャネリングを防止し、注入された酸素イオンの分布を適正にし、健全な埋め込み酸化膜を形成させるためである。一方、このように傾斜させてイオン注入を行うと、埋め込み酸化膜の端部が表面に露出してしまう（例えば、特許文献２、特許文献３参照。）。これは、図４のように、開口部のある部分では、保護膜によるイオンの遮蔽が不十分であるため、基板表面にも酸素イオンが注入されてしまい、熱処理によって埋め込み酸化膜が形成されるとき、埋め込み酸化膜が表面に露出してしまうというものである。このような露出部は、その後のフッ酸での表面酸化膜除去・洗浄の工程でくぼみや空洞が形成されてしまうため、素子分離構造を必ず配置しなければならないなど回路設計上の障害となっていたり、ＣＭＰ研磨工程でのスラリー残りなどプロセス上の問題でもあった。
特許文献２や特許文献３では、上記の課題を解決する方法が提案されているが、いずれも実際の工業生産への適用は困難なものである。
特許文献２で提案されている垂直入射では、チャネリングにより注入された酸素の分布にテールが存在するため、ＢＯＸ形成が阻害されるためＢＯＸ品質が劣化する。特許文献３で提案されているような、基板表面法線から７〜１０度傾けての異方性エッチングは、ＥＣＲ方式においてもプラズマと基板との電位差が基板表面垂直方向に発生させる形式であったり、共鳴点を利用する場合でも、傾斜させることでずれが生じ、方向性が確保できないなど、制御が困難である。また、窒化膜を用いるプロセスは、工程数が増加し、かつ、工程時間が長くなるため、製造コストが上昇し不利である。
また、従来から提案されている部分ＳＯＩでは、ＳＯＩ領域と非ＳＯＩ領域の間に段差が生じてしまうが、その解決法の提案もなく、したがって、課題の顕在化もなされていなかった。許容される段差は目的とする集積回路の回路パターン寸法に依存するが、現時点ではおよそ２００ｎｍ程度以下と言われており、さらに許容される段差の値は小さくなる。
特開平０８−０１７６９４号公報
特開２００１−３０８０２５号公報
特開２００１−３０８１７２号公報
これまでは、部分ＳＯＩ基板をＳＩＭＯＸ法で製造する場合、通常の方法ではＢＯＸの露出が避けられず、また、幾つかその解決の提案もなされてきたが、工業的な利用は難しいものしかなかった。本発明は、埋め込み酸化膜の露出の無い、健全な部分ＳＯＩ構造をＳＩＭＯＸ法で工業的にかつ安価に製造する方法ならびに該方法で製造されるＳＯＩ基板を提供することにある。さらには、本発明はＳＯＩ領域と非ＳＯＩ領域の間に問題となる段差が生じない製造方法ならびに該方法で製造されるＳＯＩ基板を提供することにある。
上記諸目的は、シリコン単結晶からなる半導体基板の内部に埋込み酸化膜を有するＳＯＩ基板であって、埋込み酸化膜の存在するＳＯＩ領域と埋込み酸化膜の存在しない非ＳＯＩ領域の間の表面高さの差が２００ｎｍ以下であることを特徴とするＳＯＩ基板により達成される。
上記諸目的は、シリコン単結晶からなる半導体基板の表面にイオン注入に対するマスクとなる保護膜を形成する工程と、前記保護膜に所定のパターンを持った開口部を形成する工程と、前記半導体基板の表面に対して垂直でない方向から酸素イオンを注入する工程と、前記半導体基板を熱処理して前記半導体基板の内部に埋込み酸化膜を形成する工程とを含む製造方法によって製造されたＳＯＩ基板であって、埋込み酸化膜の存在するＳＯＩ領域と埋込み酸化膜の存在しない非ＳＯＩ領域の間の表面高さの差が２００ｎｍ以下であることを特徴とするＳＯＩ基板によっても達成される。
上記諸目的は、シリコン単結晶からなる半導体基板の表面にイオン注入に対するマスクとなる保護膜を形成する工程と、前記保護膜に所定のパターンを持った開口部を形成する工程と、前記半導体基板の表面に対して垂直でない方向から酸素イオンを注入する工程と、前記半導体基板を熱処理して前記半導体基板の内部に埋込み酸化膜を形成する工程とを含むＳＯＩ基板の製造方法であって、前記半導体基板の表面に酸素イオンを注入する工程において、注入する酸素イオンの注入線束の基板平面への射影と基板本体の特定の方位とのなす角を、少なくとも２つ以上とすることを特徴とするＳＯＩ基板によっても達成される。
以上述べたように、本発明方法によれば、埋め込み酸化膜の表面における露出の無い、健全な部分ＳＯＩ構造をＳＩＭＯＸ法で工業的にかつ安価に製造する方法ならびに該方法で製造されるＳＯＩ基板が得られる。
以下に、本発明の実施の形態を、図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
ここで、図１（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）は、本発明によるＳＯＩ基板の製造工程の一例を示すフロー図である。以下、保護膜を熱酸化膜とした場合について説明する。
図１（Ａ）において、シリコン単結晶からなる半導体基板１の表面にイオン注入に対するマスクとなる保護膜２である酸化膜を熱酸化によって形成する。ついで図１（Ｂ）に示すように、前記保護膜２にリソグラフィー技術によって所定のパターンを持った開口部３を形成する。さらに図１（Ｃ）に示すように、前記半導体基板１の表面に対して垂直でない方向から酸素イオン４を注入し、前記半導体基板１を熱処理して、図１（Ｄ）に示すように前記半導体基板１の内部に埋込み酸化膜５を形成する。
このとき、開口部３は異方性エッチングにより、基板に対して端部が垂直に近い角度で形成されたマスクとすることが好ましい。
ＳＩＭＯＸ法によるＳＯＩ基板の場合、例えば、加速エネルギー１８０ｋｅＶでドーズ量４×１０１７ａｔｏｍｓ／ｃｍ２の酸素イオンを注入し、所定の深さに高濃度酸素イオン注入層を形成し、アニール温度を１３５０℃とし、Ａｒに０．５％濃度の酸素を添加した雰囲気ガス中で４時間アニールした後、酸素濃度を７０％としてさらに４時間アニールを行なう、といった工程で製造される。しかしながら、ＳＩＭＯＸ基板の製造条件については、特にこれに限定されるものではない。
ここで、半導体基板はＳｉあるいはＳｉＧｅである。
例えば、図２（Ａ）および（Ｂ）に示すように、基板の方位［１１０］と注入する酸素イオン４の注入線束４２の基板平面への射影４１とのなす角φを条件αとβのように異なるものとすることで、保護膜によるマスクの開口部の端部でのイオンの遮蔽を均一にすることが可能となる。
また、本発明は、前記保護膜２をマスクにして前記半導体基板１の表面に酸素イオン４を注入する工程において、注入を複数回に分割して行い、酸素イオンの注入線束４２の基板平面への射影４１と基板本体１の特定の方位とのなす角が分割毎に異なるものである既述のＳＯＩ基板の製造方法である。
注入中に前記角度φを自由に設定できない場合は、注入を複数回に分割して行い、分割毎に角度φを変えることで、前述のように保護膜によるマスクの開口部の端部でのイオンの遮蔽を均一にすることが可能となる。
また、本発明は、前記保護膜２をマスクにして前記半導体基板１の表面に酸素イオン４を注入する工程において、酸素イオンの注入線束４２と前記基板本体１の表面の法線７とのなす角度が１０度以上、好ましくは１１〜１６度である既述のＳＯＩ基板の製造方法である。
酸素イオン４の注入線束４２と前記基板本体１の表面の法線７とのなす角度θ（図２参照）が１０度以上である方が埋め込み酸化膜の露出を抑制することができる。
以上は、イオン注入と熱処理によって埋め込み絶縁膜、埋め込み空洞、あるいはＳｉＣやＳｉ３Ｎ４などの埋め込みシリコン化合物膜を形成させる場合にも適用でき、埋め込み層あるいは空洞の露出を防ぐことが可能である。
また、本発明は、前記熱処理の工程において、熱処理温度１２５０℃以上、好ましくは１３００℃以上、さらに好ましくは１３２５℃以上、熱処理時の酸素流量比５％以上、好ましくは２０％以上、処理時間１０分以上、好ましくは３０分以上の熱処理工程を含む既述のＳＯＩ基板の製造方法である。
このような熱処理ステップを組み込むことによって、ＳＯＩ／バルク領域間での段差が解消される。
また、本発明は、前記保護膜２としてシリコンの酸化膜を形成する既述のＳＯＩ基板の製造方法である。
保護膜としては酸素イオンを遮蔽するものであればよいが、シリコンの酸化膜を用いた方がより広い条件での製造が可能である（表１参照）。
このように、本発明は、上記の方法で製造されたＳＯＩ基板であって、埋め込み酸化膜が基板表面に露出しておらず、ＳＯＩ／バルク領域間での段差が２００ｎｍ以下であることを特徴とするＳＯＩ基板を提供する。
以下、実施例で本発明を具体的に説明する。
実施例１〜１７および比較例１〜５
チョクラルスキー法によりボロンドープ単結晶シリコンを育成し、（００１）面が基板主表面となる口径２００ｍｍのウェーハを用意した。酸素イオン注入を基板温度５５０℃、加速電圧１８０ｋｅＶ、総注入ドーズ量４×１０１７ｃｍ−２にて行った。まず、本発明の実施例として、注入を４回に分割し、各分割を１×１０１７ｃｍ−２のドーズ量とした。ウェーハには、＜１１０＞方向外周に、方位をしめすノッチが形成されているが、各分割の注入線束の射影と＜１１０＞方向とのなす角度、φを、９０度ずつ回転させた。各分割の注入中、当該角度φは一定とした。基板表面の法線と各分割の注入線束とのなす角度θは１５度とした。同様の手順で、角度θを１０〜１６度まで１度ずつ変更させ、部分ＳＯＩを作製した。さらに、注入を２回に分割し、分割毎に角度φを１８０度間隔で変更、３回に分割し、分割毎に角度φを１２０度間隔で変更し、部分ＳＯＩを作製した。比較例として、分割なしの注入など表１に示した条件での注入も実施した。これらのウェハを熱処理炉に投入し、以下の２条件で熱処理を行った。
チョクラルスキー法によりボロンドープ単結晶シリコンを育成し、（００１）面が基板主表面となる口径２００ｍｍのウェーハを用意した。酸素イオン注入を基板温度５５０℃、加速電圧１８０ｋｅＶ、総注入ドーズ量４×１０１７ｃｍ−２にて行った。まず、本発明の実施例として、注入を４回に分割し、各分割を１×１０１７ｃｍ−２のドーズ量とした。ウェーハには、＜１１０＞方向外周に、方位をしめすノッチが形成されているが、各分割の注入線束の射影と＜１１０＞方向とのなす角度、φを、９０度ずつ回転させた。各分割の注入中、当該角度φは一定とした。基板表面の法線と各分割の注入線束とのなす角度θは１５度とした。同様の手順で、角度θを１０〜１６度まで１度ずつ変更させ、部分ＳＯＩを作製した。さらに、注入を２回に分割し、分割毎に角度φを１８０度間隔で変更、３回に分割し、分割毎に角度φを１２０度間隔で変更し、部分ＳＯＩを作製した。比較例として、分割なしの注入など表１に示した条件での注入も実施した。これらのウェハを熱処理炉に投入し、以下の２条件で熱処理を行った。
条件Ａ：温度１３５０℃、雰囲気アルゴン＋０．５％酸素、処理時間４時間
条件Ｂ：温度１３５０℃、雰囲気アルゴン＋０．５％酸素、処理時間４時間
に続いて、それぞれ
温度１３５０℃、雰囲気アルゴン＋７０％酸素、処理時間３時間
作製された部分ＳＯＩウェハは表面酸化層をフッ酸で除去した後、分光エリプソメトリを用いて、ＳＯＩ部分の表面シリコン層、埋め込み酸化層の厚さを測定した。その結果、各サンプル間に大きな違いはなく、熱処理条件によって、
条件Ａ：表面シリコン層の厚さ＝３４０ｎｍ、埋め込み酸化層厚さ＝８５ｎｍ
条件Ｂ：表面シリコン層の厚さ＝１７５ｎｍ、埋め込み酸化層厚さ＝１０５ｎｍ
であった。
条件Ｂ：温度１３５０℃、雰囲気アルゴン＋０．５％酸素、処理時間４時間
に続いて、それぞれ
温度１３５０℃、雰囲気アルゴン＋７０％酸素、処理時間３時間
作製された部分ＳＯＩウェハは表面酸化層をフッ酸で除去した後、分光エリプソメトリを用いて、ＳＯＩ部分の表面シリコン層、埋め込み酸化層の厚さを測定した。その結果、各サンプル間に大きな違いはなく、熱処理条件によって、
条件Ａ：表面シリコン層の厚さ＝３４０ｎｍ、埋め込み酸化層厚さ＝８５ｎｍ
条件Ｂ：表面シリコン層の厚さ＝１７５ｎｍ、埋め込み酸化層厚さ＝１０５ｎｍ
であった。
次に、ＡＦＭ（原子間力顕微鏡）を用いて、ＳＯＩ／バルクの境界の表面を観察した。観察結果を表１にまとめる。ＳＯＩ／バルク境界でのＢＯＸの露出を評価した。全く観察されなかった場合をＳ、一部観察された場合をＰ、境界全てで露出している場合をＦとした。
熱処理の工程において、熱処理温度１２５０℃以上、熱処理時の酸素流量比５％以上、処理時間１０分以上の熱処理工程を含むと、そうでない場合に生じるＳＯＩ／バルク領域間での段差が解消される。（なお、図３に流量比−処理温度の相図を示す。）。〇では２００ｎｍ以上の段差が観察され、●では２００ｎｍ以上の段差は観察されなかった。
Claims (4)
- シリコン単結晶からなる半導体基板の表面にイオン注入に対するマスクとなる保護膜を形成する工程と、
前記保護膜に所定のパターンを持った開口部を形成する工程と、
前記半導体基板の表面に対して垂直でない方向から酸素イオンを注入する工程と、
前記半導体基板を熱処理温度１２５０℃以上、熱処理時の酸素流量比５％以上、処理時間１０分以上の熱処理を行い、前記半導体基板の内部に埋込み酸化膜の存在するＳＯＩ領域を形成する工程と、を含むＳＯＩ基板の製造方法であって、
前記半導体基板の表面に酸素イオンを注入する工程において、注入する酸素イオンの注入線束の基板平面への射影と基板本体の特定の方位とのなす角を、少なくとも２つ以上とすることを特徴とする、埋込み酸化膜の存在するＳＯＩ領域と埋込み酸化膜の存在しない非ＳＯＩ領域の間の表面高さの差が２００ｎｍ以下であるＳＯＩ基板の製造方法。 - 前記保護膜をマスクにして前記半導体基板の表面に酸素イオンを注入する工程において、注入を複数回に分割して行い、酸素イオンの注入線束の基板平面への射影と基板本体の特定の方位とのなす角が分割毎に異なるものである請求項１に記載のＳＯＩ基板の製造方法。
- 前記保護膜をマスクにして前記半導体基板の表面に酸素イオンを注入する工程において、酸素イオンの注入線束と前記基板本体の表面の法線とのなす角度が１０度以上である請求項１または２に記載のＳＯＩ基板の製造方法。
- 前記保護膜としてシリコンの酸化膜を形成する請求項１〜３のいずれか一つに記載のＳＯＩ基板の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003333908A JP4790211B2 (ja) | 2003-06-13 | 2003-09-25 | Ｓｏｉ基板と半導体基板及びその製造方法 |
| US10/858,646 US7320925B2 (en) | 2003-06-13 | 2004-06-02 | SOI substrate, semiconductor substrate, and method for production thereof |
| EP04013119A EP1487010B1 (en) | 2003-06-13 | 2004-06-03 | Method of manufacturing an SOI substrate |
| DE602004008537T DE602004008537T2 (de) | 2003-06-13 | 2004-06-03 | Verfahren zur Herstellung eines SOI-Substrats |
| KR1020040042265A KR100593373B1 (ko) | 2003-06-13 | 2004-06-09 | Ｓｏｉ 기판, 반도체 기판 및 그 제조 방법 |
| TW093116911A TWI272691B (en) | 2003-06-13 | 2004-06-11 | SOI substrates, semiconductor substrate, and method for production thereof |
| CNB2004100489211A CN1315175C (zh) | 2003-06-13 | 2004-06-14 | 硅绝缘体基片的制造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003170093 | 2003-06-13 | ||
| JP2003170093 | 2003-06-13 | ||
| JP2003333908A JP4790211B2 (ja) | 2003-06-13 | 2003-09-25 | Ｓｏｉ基板と半導体基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005026644A JP2005026644A (ja) | 2005-01-27 |
| JP4790211B2 true JP4790211B2 (ja) | 2011-10-12 |
Family
ID=33302300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003333908A Expired - Fee Related JP4790211B2 (ja) | 2003-06-13 | 2003-09-25 | Ｓｏｉ基板と半導体基板及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7320925B2 (ja) |
| EP (1) | EP1487010B1 (ja) |
| JP (1) | JP4790211B2 (ja) |
| KR (1) | KR100593373B1 (ja) |
| CN (1) | CN1315175C (ja) |
| DE (1) | DE602004008537T2 (ja) |
| TW (1) | TWI272691B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5038618B2 (ja) * | 2005-11-18 | 2012-10-03 | 株式会社Ｓｕｍｃｏ | Ｓｏｉ基板の製造方法 |
| KR100865548B1 (ko) * | 2006-12-28 | 2008-10-28 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 제조방법 |
| US7767539B2 (en) * | 2007-12-04 | 2010-08-03 | International Business Machines Corporation | Method of fabricating patterned SOI devices and the resulting device structures |
| KR20130017914A (ko) | 2011-08-12 | 2013-02-20 | 삼성전자주식회사 | 광전 집적회로 기판 및 그 제조방법 |
| DE102014202845A1 (de) | 2014-02-17 | 2015-08-20 | Robert Bosch Gmbh | Verfahren zum Strukturieren eines Schichtaufbaus aus zwei Halbleiterschichten und mikromechanisches Bauteil |
| US10192779B1 (en) | 2018-03-26 | 2019-01-29 | Globalfoundries Inc. | Bulk substrates with a self-aligned buried polycrystalline layer |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185950A (ja) * | 1985-02-13 | 1986-08-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH02218159A (ja) * | 1989-02-17 | 1990-08-30 | Nissan Motor Co Ltd | 半導体基板の製造方法 |
| JP3012673B2 (ja) * | 1990-08-21 | 2000-02-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5399507A (en) | 1994-06-27 | 1995-03-21 | Motorola, Inc. | Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications |
| US5488004A (en) | 1994-09-23 | 1996-01-30 | United Microelectronics Corporation | SOI by large angle oxygen implant |
| JPH08176694A (ja) | 1994-12-21 | 1996-07-09 | Mitsubishi Materials Corp | 半導体装置のヒートシンク用薄肉焼結板材の製造法 |
| JP3288554B2 (ja) | 1995-05-29 | 2002-06-04 | 株式会社日立製作所 | イオン注入装置及びイオン注入方法 |
| JPH1197377A (ja) * | 1997-09-24 | 1999-04-09 | Nec Corp | Ｓｏｉ基板の製造方法 |
| AU2993600A (en) | 1999-02-12 | 2000-08-29 | Ibis Technology Corporation | Patterned silicon-on-insulator devices |
| DE60142158D1 (de) | 2000-03-10 | 2010-07-01 | Nippon Steel Corp | Herstellungsverfahren für simox substrat |
| JP2001308025A (ja) * | 2000-04-21 | 2001-11-02 | Mitsubishi Materials Silicon Corp | Ｓｏｉ基板の製造方法 |
| US6548369B1 (en) | 2001-03-20 | 2003-04-15 | Advanced Micro Devices, Inc. | Multi-thickness silicon films on a single semiconductor-on-insulator (SOI) chip using simox |
| JP2002289552A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Steel Corp | Ｓｉｍｏｘ基板の製造方法およびｓｉｍｏｘ基板 |
| US7112509B2 (en) * | 2003-05-09 | 2006-09-26 | Ibis Technology Corporation | Method of producing a high resistivity SIMOX silicon substrate |
-
2003
- 2003-09-25 JP JP2003333908A patent/JP4790211B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-02 US US10/858,646 patent/US7320925B2/en not_active Expired - Fee Related
- 2004-06-03 DE DE602004008537T patent/DE602004008537T2/de not_active Expired - Lifetime
- 2004-06-03 EP EP04013119A patent/EP1487010B1/en not_active Expired - Fee Related
- 2004-06-09 KR KR1020040042265A patent/KR100593373B1/ko not_active IP Right Cessation
- 2004-06-11 TW TW093116911A patent/TWI272691B/zh not_active IP Right Cessation
- 2004-06-14 CN CNB2004100489211A patent/CN1315175C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TWI272691B (en) | 2007-02-01 |
| TW200504925A (en) | 2005-02-01 |
| EP1487010A3 (en) | 2005-03-16 |
| DE602004008537D1 (de) | 2007-10-11 |
| KR100593373B1 (ko) | 2006-06-28 |
| US7320925B2 (en) | 2008-01-22 |
| US20040253793A1 (en) | 2004-12-16 |
| JP2005026644A (ja) | 2005-01-27 |
| CN1315175C (zh) | 2007-05-09 |
| KR20040107377A (ko) | 2004-12-20 |
| DE602004008537T2 (de) | 2007-12-27 |
| EP1487010A2 (en) | 2004-12-15 |
| EP1487010B1 (en) | 2007-08-29 |
| CN1585106A (zh) | 2005-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060526 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100727 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100803 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101004 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110719 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110720 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |