CN1315175C - 硅绝缘体基片的制造方法 - Google Patents
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Abstract
本发明提供了一种通过注氧隔离(SIMOX)技术批量生产理想的部分硅绝缘体基片的方法，该方法可避免掩埋式氧化物薄膜透过基片表面而曝露，且硅绝缘体区与非硅绝缘体区之间不会形成表面高度差。本发明的硅绝缘体基片制造方法包括：在单晶硅半导体基片的表面上形成一保护薄膜作为离子注入掩膜的步骤；在所述保护薄膜内形成规定图案的镂空部分的步骤；沿不垂直于半导体基片的方向将氧离子注入所述半导体基片表面的步骤；和对所述半导体基片施以热处理，从而在该半导体基片内形成掩埋式氧化物薄膜的步骤；所述方法的特征在于：在将氧离子注入所述半导体基片表面的步骤中，使氧离子注入流的投影与基片主体的特定方向间所形成的夹角至少有两个取值。
Description
技术领域
本发明涉及一种部分SOI基片，所述基片具有通过SIMOX(注氧隔离)技术制得的SOI(硅绝缘体)结构元件和整合在其上的主体结构元件；以及所述部分SOI基片的制造方法。
背景技术
迄今为止，采用SIMOX法制造部分SOI基片的普遍做法是沿固定方向将氧离子注入掩膜的镂空部分，这是普通SIMOX级离子注入器的构造所决定的。
具体地，此项技术旨在通过如下步骤来形成掩埋式氧化物薄膜5：透过由平板印刷法在保护薄膜2内形成的镂空部分3，将氧离子注入基片表面，对经过加工的基片施以规定的清洗处理，然后在高温下对其进行热处理(参阅专利文献1和2)。
在所述专利文献1和2中曾介绍了使注入氧离子的方向与基片表面法线成约7度夹角的想法。所述倾角旨在调节所注入的氧离子的分布以确保形成—理想的掩埋式氧化物薄层。然而，这种倾斜的离子注入造成所述掩埋式氧化物薄膜的边缘透过表面被曝露(参阅专利文献2和3)。造成这一现象的原因是：如图4所示，因为镂空部分的周边部分未被保护薄膜彻底掩蔽，从而不可避免地将氧离子注入所述基片的表面上，在通过热处理形成掩埋式氧化物薄膜时，所述掩埋式氧化物薄膜会在表面曝露。因在用氢氟酸清洗表面以移除氧化物薄膜的后续步骤中，该曝露部分会不可避免地形成凹痕或孔穴以致：(1)因必需引入有效的器件-隔离结构而妨碍电路设计；和(2)因在CMP抛光步骤中产生过多浆液而造成加工方面的问题。
专利文献2和3曾建议了若干措施来解决这些问题。但，这些措施不易于用实际工业生产中。
专利文献2中建议的垂直注入法影响了BOX的形成并降低了所述BOX的品质，因在注入氧的分布通道中会产生一尾部。专利文献3中建议了沿与基片表面法线成7-10度倾角实施的各向异性蚀刻处理，然而这样的处理不容易控制，因为虽然ECR方法(电子回旋加速器共振法)沿垂直于基片表面方向在等离子体与基片间形成电位差，但是由于倾角会引起偏差，利用共振点不能确保方向特性。而利用氮化物薄膜的方法的缺点是：处理步骤增加、处理时间延长和生产成本提高。
使用现有技术制备的部分硅绝缘体在硅绝缘体区与非硅绝缘体区之间必然存在一个表面高度差。迄今为止还没有人提出解决这一问题的措施，也没有人致力于澄清现存问题。可容许的表面高度差取决于目标集成电路的电路图案的尺寸。虽然一般要求该表面高度差不超过200nm，但容许的幅度有降低趋势。
[专利文献1]日本专利JP-A-08-017694的正式公报
[专利文献2]日本专利JP-A-2001-308025的正式公报
[专利文献3]日本专利JP-A-2003-308172的正式公报
发明内容
迄今为止，在利用注氧隔离(SIMOX)技术制造部分硅绝缘体基片时，普通方法不可避免地使BOX(掩埋式氧化物薄层)曝露，且已有的解决该问题的建议措施在付诸具体生产时必然遇到困难。本发明旨在提供：(1)一种方法，该方法采用注氧隔离(SIMOX)技术以低成本批量制造其中掩埋式氧化物薄膜不曝露的理想的部分硅绝缘体结构；和(2)一种由该方法制得的硅绝缘体基片。另外，本发明旨在提供：(1)一种制造方法，该方法可避免在硅绝缘体区与非硅绝缘体区间产生严重的表面高度差；和(2)一种由该方法制得的硅绝缘体基片。
上述目的通过一种硅绝缘体基片得以实现，所述硅绝缘体基片是在单晶硅半导体基片内形成的，其带有掩埋式氧化物薄膜，其特征在于：具有掩埋式氧化物薄膜的硅绝缘体区与无掩埋式氧化物薄膜的非硅绝缘体区的表面高度差不超过200nm。
上述目的通过一种硅绝缘体基片得以实现，所述硅绝缘体基片的制备方法包括如下步骤：在单晶硅半导体基片的表面上形成一保护薄膜作为离子注入掩膜的步骤；在所述保护薄膜内形成规定图案的镂空部分的步骤；沿不垂直于半导体基片的方向将氧离子注入所述半导体基片表面的步骤；和对所述半导体基片施以热处理，从而在该半导体基片内形成掩埋式氧化物薄膜的步骤；所述硅绝缘体基片的特征为：具有掩埋式氧化物薄膜的硅绝缘体区与无掩埋式氧化物薄膜的非硅绝缘体区的表面高度差不超过200nm。
上述目的通过一种制造硅绝缘体基片的方法得以实现，所述硅绝缘体基片具有掩埋式氧化物薄膜的硅绝缘体区与无掩埋式氧化物薄膜的非硅绝缘体区，所述方法包括：在单晶硅半导体基片的表面上形成一保护薄膜作为离子注入掩膜的步骤；在所述保护薄膜内形成规定图案的镂空部分的步骤；沿不垂直于半导体基片的方向将氧离子注入所述半导体基片表面的步骤，其中使氧离子注入流的投影与基片主体的特定方向间所形成的夹角至少有两个取值；和对所述半导体基片施以热处理，从而在该半导体基片内形成掩埋式氧化物薄膜的步骤，其中所述热处理步骤的特征在于热处理步骤所用的温度不低于1250℃，热处理过程中氧流率不低于5％，且处理持续时间不少于10分钟。
如以上所述，借助本发明可获得：(1)一种方法，该方法采用注氧隔离(SIMOX)技术以低成本批量制造其中掩埋式氧化物薄膜不曝露的理想的部分硅绝缘体结构；和(2)一种由该方法制得的硅绝缘体基片。
附图简介
图1(A)-(D)是依照本发明制造硅绝缘体基片的方法实例的流程图。
图2(A)和(B)是依照本发明制造硅绝缘体基片的方法中注入离子步骤实例的典型断面图。
图3是说明制造本发明硅绝缘体基片的方法中的热处理条件与硅绝缘体/本体两区之间表面高度差的消除的关系的相图。
图4是说明依照现有技术制造硅绝缘体基片的方法的特征的典型断面图。
本发明优选实施方式
下面结合附图对本发明的具体实施方式加以详细说明。但本发明的范围并不以此为限。
此处，图1(A)、(B)、(C)和(D)是本发明硅绝缘体基片制造方法的一个实施例的流程图。下面说明中将假定使用热氧化物薄膜作为保护薄膜。
参照图1(A)，用作离子注入掩膜的氧化物薄膜(保护薄膜2)通过热氧化作用形成在单晶硅半导体基片1的表面上。然后，如图1(B)所示，采用光学微影技术在保护薄膜2中形成具有特定图案的镂空部分3。然后，如图1(C)所示，将氧离子4沿不垂直于半导体基片表面的方向注入半导体基片1的表面，如图1(D)图所示，通过对半导体基片1施以热处理，在半导体基片1内形成掩埋式氧化物薄膜5。
在此，优选通过各向异性蚀刻形成的掩膜的镂空部分3的边缘与基片近乎垂直。
所述采用注氧隔离技术制得的硅绝缘体基片的制备方法包括：(1)以4×1017个原子/平方厘米的剂量和180kev的加速能量注入氧离子，直至在预定深度处形成高浓度氧离子注入层，(2)在1350℃的退火温度下，在氧浓度为0.5％的氩气环境中将该层退火4小时。并在氧浓度增至70％的情况下再将其退火4小时。但，注氧隔离基片的制造条件无需特别局限于此。
此处，所述半导体基片由硅或硅锗形成。
举例来说，如图2(A)和(B)所示，通过将基片的[110]方向与注入离子流42在基片平面上的投影41所形成的夹角φ变成α和β条件下的夹角，借助保护薄膜可将掩膜内镂空部分的边缘的离子掩蔽作用加以均化。
本发明还涉及一种用于制造前述硅绝缘体基片的适当方法，其中在使用保护薄膜作为掩膜将氧离子注入所述半导体基片表面的步骤中，注入过程分多轮进行，在这些轮中，氧离子注入流在基片平面上的投影与基片主体的特定方向间所形成的夹角有所差异。
当注入过程中的前述夹角φ不能自由设定时，可以通过将注入处理分成多轮进行，并改变每轮的夹角φ，借助保护薄膜将掩膜内镂空部分的边缘的离子掩蔽作用加以均化。
本发明的另一目的是提供一种用于制造前述硅绝缘体基片的适当方法，其中在使用保护薄膜2作为掩膜将氧离子4注入所述半导体基片表面的步骤中，氧离子注入流42与所述基片主体表面的法线7间所形成的夹角至少为10度，优选为11至16度。
当氧离子注入流42与所述基片主体表面的法线7间所形成的夹角θ(参见图2)不低于10度时，对掩埋式氧化物薄膜的曝露的抑制作用较该角低于10度时更为有效。
借助离子注入和热处理(可防止掩埋层或孔穴的曝露)，本发明的以上说明可用于形成掩埋式绝缘薄膜、掩埋式孔穴或掩埋式硅化合物(例如SiC或Si3N4)。
另外，本发明还涉及一种用以制造前述硅绝缘体基片的方法，其中所述热处理步骤所用的温度不低于1250℃，优选不超过1300℃，更优选不超过1325℃，热处理过程中氧流率不低于5％，优选不低于20％，且处理持续时间不少于10分钟，优选不少于30分钟。
通过在所述方法中加入此热处理步骤，可消除硅绝缘体区与本体区之间的表面高度差。
本发明的另一目的是一种用以制造前述硅绝缘体基片的方法，其中将形成的硅氧化物薄膜作为保护薄膜2。
虽然仅要求保护薄膜能阻挡氧离子，但使用氧化硅薄膜则容许在更广泛的条件下进行硅绝缘体基片的制造(见表1)。
因此，本发明提供一种用上述方法制得的硅绝缘体基片，其特征为：掩埋式氧化物薄膜不会透过基片表面而曝露，且硅绝缘体区与本体区之间的表面高度差不超过200nm。
实施例
下面结合实施例对本发明加以详细说明。
实施例1至17及对比例1至5
通过按照Czochra1ski法生长掺硼单晶硅制得具有(001)面作为基片主表面的晶片，其直径为200毫米。实施氧离子注入的条件是：基片温度为550℃，加速电压为180kev，注入氧离子的总剂量为4×1017个原子/平方厘米。在本发明的实施例中，注入工作分四轮进行，每轮的剂量为1×1017个原子/平方厘米。每个晶片的外周沿<110>方向上都有用以指示标记的切口。注入流体的投影与<110>方向间所形成的夹角φ每轮旋转90度。在每轮注入的过程中夹角φ是固定的。在每轮注入的过程中基片表面法线与注入流体间所形成的夹角θ固定在15度。按照上述步骤，在10至16度范围内每轮将夹角θ改变1度，制得部分硅绝缘体。分别地，通过将注入工作分成两轮且各轮间以180度的间隔改变夹角θ，和将注入工作分成三轮且各轮间以120度的间隔改变夹角θ，制得部分硅绝缘体。对于对比例，注入工作是依照表1所示的条件实施，其中在注入工作中不采用分多轮进行的方式。将这些晶片置入一热处理炉内并在下列两种条件下在该炉中施以热处理：
条件A：温度1350℃，氩环境+0.5％氧，加热时间四小时。
条件B：温度1350℃，氩环境+0.5％氧，加热时间四小时，随后施以热处理，所用条件为：温度1350℃，氩环境+70％氧，加热时间三小时。
用氢氟酸将所制部分硅绝缘体晶片的表面氧化物层剥除，并利用椭圆偏振光谱仪测量表面硅层和硅绝缘体部分中的掩埋式氧化物层的厚度。结果，在这些试样中并未发现太大差异。在条件A下处理的试样的硅表面厚度为340nm，掩埋式氧化物层厚度为85nm，而在条件B下处理的试样，硅层表面厚度为175nm，掩埋式氧化物层厚度为105nm。
然后，利用一原子力显微(AFM)可看出硅绝缘体/本体的界面。所观察到的结果如表1所示。根据硅绝缘体/本体边界处的掩埋式氧化物的曝露情况评定试样的等级。等级的评定采用三级制：S表示完全未观察到，P表示部分观察到，F表示整个界面曝露。
表1
| 注入轮数 | 夹角θ | 保护薄膜 | 硅绝缘体/本体界面 | |
| 实施例1 | 4 | 15 | SiO2 | S |
| 实施例2 | 4 | 15 | Si3N4 | S |
| 实施例3 | 3 | 15 | SiO2 | S |
| 实施例4 | 3 | 15 | Si3N4 | S |
| 实施例5 | 2 | 15 | SiO2 | S |
| 对比例1 | 15 | SiO2 | F | |
| 实施例6 | 4 | 16 | SiO2 | S |
| 实施例7 | 4 | 16 | Si3N4 | S |
| 实施例8 | 4 | 14 | SiO2 | S |
| 实施例9 | 4 | 14 | Si3N4 | S |
| 实施例10 | 4 | 13 | SiO2 | S |
| 实施例11 | 4 | 13 | Si3N4 | P |
| 实施例12 | 4 | 12 | SiO2 | S |
| 实施例13 | 4 | 12 | Si3N4 | P |
| 实施例14 | 4 | 11 | SiO2 | S |
| 实施例15 | 4 | 11 | Si3N4 | F |
| 实施例16 | 4 | 10 | SiO2 | S |
| 实施例17 | 4 | 10 | Si3N4 | F |
| 对比例2 | 4 | 9 | SiO2 | P |
| 对比例3 | 4 | 9 | Si3N4 | F |
| 对比例4 | 4 | 8 | SiO2 | F |
| 对比例5 | 4 | 8 | Si3N4 | F |
当热处理加工包含这样一个热处理步骤时：温度不低于1250℃，热处理过程中氧流率不低于5％，热处理时间不少于10分钟，硅绝缘体和本体区之间的表面高度差得以消除。(图3所示为流率-处理温度相图。)在空心圆(○)所指示的点，观察到超过200nm的表面高度差，而在实心圆(●)所指示的点未观察到超过200nm的表面高度差。
Claims (5)
1、硅绝缘体基片的制造方法，所述硅绝缘体基片具有掩埋式氧化物薄膜的硅绝缘体区与无掩埋式氧化物薄膜的非硅绝缘体区，所述方法包括：
在单晶硅半导体基片的表面上形成一保护薄膜作为离子注入掩膜的步骤；
在所述保护薄膜内形成规定图案的镂空部分的步骤；
沿不垂直于半导体基片的方向将氧离子注入所述半导体基片表面的步骤，其中使氧离子注入流的投影与基片主体的特定方向间所形成的夹角至少有两个取值；和
对所述半导体基片施以热处理，从而在该半导体基片内形成掩埋式氧化物薄膜的步骤，
其中所述热处理步骤的特征在于热处理步骤所用的温度不低于1250℃，热处理过程中氧流率不低于5％，且处理持续时间不少于10分钟。
2、权利要求1的方法，其中在使用保护薄膜作为掩膜将氧离子注入所述半导体基片表面的步骤中，注入过程分多轮进行，在这些轮中，氧离子注入流在基片平面上的投影与基片主体的特定方向间所形成的夹角有所差异。
3、权利要求1或2的方法，其中在使用保护薄膜作为掩膜将氧离子注入所述半导体基片表面的步骤中，氧离子注入流与所述基片主体表面的法线间所形成的夹角至少为10度。
4、权利要求1或2的方法，其中形成硅氧化物薄膜作为所述保护薄膜。
5、权利要求3的方法，其中形成硅氧化物薄膜作为所述保护薄膜。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5346841A (en) * | 1990-08-21 | 1994-09-13 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device using ion implantation |
| US5488004A (en) * | 1994-09-23 | 1996-01-30 | United Microelectronics Corporation | SOI by large angle oxygen implant |
| WO2000048245A1 (en) * | 1999-02-12 | 2000-08-17 | Ibis Technology Corporation | Patterned silicon-on-insulator devices |
| US6316337B1 (en) * | 1997-09-24 | 2001-11-13 | Nec Corporation | Production process of SOI substrate |
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|---|---|---|---|---|
| JPS61185950A (ja) * | 1985-02-13 | 1986-08-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH02218159A (ja) * | 1989-02-17 | 1990-08-30 | Nissan Motor Co Ltd | 半導体基板の製造方法 |
| US5399507A (en) * | 1994-06-27 | 1995-03-21 | Motorola, Inc. | Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications |
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| JP2002289552A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Steel Corp | Ｓｉｍｏｘ基板の製造方法およびｓｉｍｏｘ基板 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5346841A (en) * | 1990-08-21 | 1994-09-13 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device using ion implantation |
| US5488004A (en) * | 1994-09-23 | 1996-01-30 | United Microelectronics Corporation | SOI by large angle oxygen implant |
| US6316337B1 (en) * | 1997-09-24 | 2001-11-13 | Nec Corporation | Production process of SOI substrate |
| WO2000048245A1 (en) * | 1999-02-12 | 2000-08-17 | Ibis Technology Corporation | Patterned silicon-on-insulator devices |
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