JP4786136B2 - 相変化記憶素子及びその形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 44
- 239000012782 phase change material Substances 0.000 claims description 189
- 239000010410 layer Substances 0.000 claims description 71
- 239000011229 interlayer Substances 0.000 claims description 57
- 239000011669 selenium Substances 0.000 claims description 46
- 230000004888 barrier function Effects 0.000 claims description 37
- 229910052714 tellurium Inorganic materials 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 22
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 claims description 22
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 claims description 21
- 229910052711 selenium Inorganic materials 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 238000005240 physical vapour deposition Methods 0.000 claims description 7
- 238000000231 atomic layer deposition Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 6
- 150000004767 nitrides Chemical class 0.000 claims 1
- 239000010408 film Substances 0.000 description 81
- 238000009792 diffusion process Methods 0.000 description 12
- 239000012535 impurity Substances 0.000 description 12
- 239000010949 copper Substances 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- -1 WAlN Inorganic materials 0.000 description 7
- 210000004027 cell Anatomy 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 229910018182 Al—Cu Inorganic materials 0.000 description 6
- 229910015345 MOn Inorganic materials 0.000 description 6
- 229910004491 TaAlN Inorganic materials 0.000 description 6
- 229910004535 TaBN Inorganic materials 0.000 description 6
- 229910004166 TaN Inorganic materials 0.000 description 6
- 229910004200 TaSiN Inorganic materials 0.000 description 6
- 229910010037 TiAlN Inorganic materials 0.000 description 6
- 229910010060 TiBN Inorganic materials 0.000 description 6
- 229910008482 TiSiN Inorganic materials 0.000 description 6
- 229910008599 TiW Inorganic materials 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 229910008807 WSiN Inorganic materials 0.000 description 6
- 229910007950 ZrBN Inorganic materials 0.000 description 6
- 150000004770 chalcogenides Chemical class 0.000 description 6
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- 229910052718 tin Inorganic materials 0.000 description 6
- 229910017758 Cu-Si Inorganic materials 0.000 description 5
- 229910017931 Cu—Si Inorganic materials 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
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- H10N70/011—Manufacture or treatment of multistable switching devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/881—Switching materials
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
本発明は、不揮発性記憶素子及びその形成方法に関するものであり、特に記憶素子の貯蔵セル、ならびに相変化記憶素子及びその形成方法に関するものである。
不揮発性記憶素子はそれらの電源が遮断されても、それらの内に貯蔵されたデータが消滅しない特徴を有する。このような不揮発性記憶素子は、積層ゲート構造を有するフラッシュ記憶セルを主に採択している。前記積層ゲート構造はチャンネル上に順次に積層されたトンネル酸化膜、浮遊ゲート、ゲート層間誘電体膜(ｉｎｔｅｒ−ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ)及び制御ゲート電極を含む。したがって、前記フラッシュ記憶セルの信頼性及びプログラム効率を向上させるためには、前記トンネル酸化膜の膜を改善しなければならず、セルのカップリング比率を増加しなければならない。
フラッシュ記憶素子に代えて新しい不揮発性記憶素子、例えば相変化記憶素子が最近提案されている。
前記相変化記憶素子では、データの貯蔵媒体として相変化物質膜を採択する。前記相変化物質膜は、温度によって二つの安定した状態(ｔｗｏ ｓｔａｂｌｅ ｓｔａｔｅｓ)を有する。
前記相変化記憶素子では、データの貯蔵媒体として相変化物質膜を採択する。前記相変化物質膜は、温度によって二つの安定した状態(ｔｗｏ ｓｔａｂｌｅ ｓｔａｔｅｓ)を有する。
図１は、相変化記憶セルに採択される相変化物質の特性を説明するためのグラフである。ここで、横軸は時間Ｔを示し、縦軸は前記相変化物質膜の温度ＴＭＰを示す。
図１を参照すると、前記相変化物質膜を溶融温度(ｍｅｌｔｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｍ)より高い温度まで第１期間(ｆｉｒｓｔ ｄｕｒａｔｉｏｎ；Ｔ１)の間加熱した後に急速に冷却すると、前記相変化物質膜は非晶質状態(ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ)に変わる(曲線（１）参照)。一方、前記相変化物質膜を前記溶融温度Ｔｍより低く、結晶化温度(ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｃ)より高い温度まで前記第１期間Ｔ１より長い第２期間(ｓｅｃｏｎｄ ｄｕｒａｔｉｏｎ；Ｔ２)の間加熱した後に冷却すると、前記相変化物質膜は結晶状態に変わる(曲線（２）参照)。ここで、非晶質状態を有する相変化物質膜の比抵抗は結晶状態を有する相変化物質膜の比抵抗より高い。したがって、読み出しモードで前記相変化物質膜を通じて流れる電流を感知することによって、前記相変化記憶セルに貯蔵された情報が論理“１”であるか、または論理“０”であるかを判別することができる。前記相変化物質膜には、ゲルマニウム（Ｇｅ）、テルル（Ｔｅｌｌｕｒｉｕｍ；Ｔｅ）及びアンチモン（ｓｔｉｂｉｕｍ;Ｓｂ)を含有する化合物膜(ｃｏｍｐｏｕｎｄ ｍａｔｅｒｉａｌ ｌａｙｅｒ；以下‘ＧＳＴ膜’という)が広く使用される。
図１を参照すると、前記相変化物質膜を溶融温度(ｍｅｌｔｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｍ)より高い温度まで第１期間(ｆｉｒｓｔ ｄｕｒａｔｉｏｎ；Ｔ１)の間加熱した後に急速に冷却すると、前記相変化物質膜は非晶質状態(ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ)に変わる(曲線（１）参照)。一方、前記相変化物質膜を前記溶融温度Ｔｍより低く、結晶化温度(ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｃ)より高い温度まで前記第１期間Ｔ１より長い第２期間(ｓｅｃｏｎｄ ｄｕｒａｔｉｏｎ；Ｔ２)の間加熱した後に冷却すると、前記相変化物質膜は結晶状態に変わる(曲線（２）参照)。ここで、非晶質状態を有する相変化物質膜の比抵抗は結晶状態を有する相変化物質膜の比抵抗より高い。したがって、読み出しモードで前記相変化物質膜を通じて流れる電流を感知することによって、前記相変化記憶セルに貯蔵された情報が論理“１”であるか、または論理“０”であるかを判別することができる。前記相変化物質膜には、ゲルマニウム（Ｇｅ）、テルル（Ｔｅｌｌｕｒｉｕｍ；Ｔｅ）及びアンチモン（ｓｔｉｂｉｕｍ;Ｓｂ)を含有する化合物膜(ｃｏｍｐｏｕｎｄ ｍａｔｅｒｉａｌ ｌａｙｅｒ；以下‘ＧＳＴ膜’という)が広く使用される。
一般的に、前記相変化物質膜の状態を変換させるための温度は、ジュール熱（Ｊｏｕｌｅ‘ｓ ｈｅａｔ)を利用する。すなわち、前記相変化物質膜の比抵抗、前記相変化物質膜を通過して流れる動作電流の量などを利用してジュール熱を発生させる。前記動作電流とは、データを記録するプログラム動作、または消去動作に使用される電流である。
一方、半導体素子の高集積化の傾向に従って、半導体素子の線幅が減少し、また消費電力が徐々に減少している。すなわち、半導体素子に供給される電流の量、前記電流の量を決めるＭＯＳトランジスタの幅などが減少している。これによって、前記相変化物質膜の状態変換のための熱供給が徐々に難しくなっている。これは、前記相変化記憶素子を高集積化することにおいて、大きな問題点として台頭している。
本発明の課題は、動作電流を減少させることによって、高集積化に適する相変化記憶素子を提供することにある。
本発明の他の課題は、動作電流を減少させることによって、高集積化に適する相変化記憶素子の形成方法を提供することにある。
本発明の他の課題は、動作電流を減少させることによって、高集積化に適する相変化記憶素子の形成方法を提供することにある。
本発明による記憶素子のための貯蔵セル、ならびに相変化記憶素子は、第１相変化物質パターンと、前記第１相変化物質パターン上の高抵抗相変化物質パターンとを備える。前記高抵抗相変化物質パターンは前記第１相変化物質パターンに比べて高い抵抗を有する。
また、前記高抵抗相変化物質パターン上に位置した第２相変化物質パターンをさらに備える。この時に、前記高抵抗相変化物質パターンは前記第１相変化物質パターン及び第２相変化物質パターンの間に介在する。前記第１相変化物質パターン、第２相変化物質パターン及び前記高抵抗相変化物質パターンは結晶状態であり得る。
また、前記高抵抗相変化物質パターン上に位置した第２相変化物質パターンをさらに備える。この時に、前記高抵抗相変化物質パターンは前記第１相変化物質パターン及び第２相変化物質パターンの間に介在する。前記第１相変化物質パターン、第２相変化物質パターン及び前記高抵抗相変化物質パターンは結晶状態であり得る。
前記第１相変化物質パターンはテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含む物質からなる。前記高抵抗相変化物質パターンは一つ以上の酸化された相変化物質または一つ以上の窒化された相変化物質またはその組み合わせのうちいずれか一つからなる。前記酸化された相変化物質はテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に酸素を含有する。前記窒化された相変化物質はテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に窒素を含有する。
また、前記高抵抗相変化物質に対向した前記第１相変化物質パターン及び第２相変化物質パターンの一面のうちのいずれか一つと接続するバリアパターンをさらに備える。前記バリアパターンは導電膜からなる。
なお、半導体基板上に下部層間絶縁膜が配置される。前記第１相変化物質パターンは前記下部層間絶縁膜上に配置される。下部プラグが前記下部層間絶縁膜を貫通して前記半導体基板の所定の領域と前記第１相変化物質パターンとを接続させる。前記下部層間絶縁膜、第１相変化物質パターン、第２相変化物質パターン及び高抵抗相変化物質パターンを覆う上部層間絶縁膜をさらに備える。配線が前記上部層間絶縁膜上に配置され、上部プラグが前記上部層間絶縁膜を貫通して前記第２相変化物質パターンと前記配線とを接続させる。
なお、半導体基板上に下部層間絶縁膜が配置される。前記第１相変化物質パターンは前記下部層間絶縁膜上に配置される。下部プラグが前記下部層間絶縁膜を貫通して前記半導体基板の所定の領域と前記第１相変化物質パターンとを接続させる。前記下部層間絶縁膜、第１相変化物質パターン、第２相変化物質パターン及び高抵抗相変化物質パターンを覆う上部層間絶縁膜をさらに備える。配線が前記上部層間絶縁膜上に配置され、上部プラグが前記上部層間絶縁膜を貫通して前記第２相変化物質パターンと前記配線とを接続させる。
本発明による相変化記憶素子は、半導体基板上に形成された下部層間絶縁膜と、前記下部層間絶縁膜上に順次に積層された複数の相変化物質パターンと、隣接した前記相変化物質パターンの間に各々介在した複数の高抵抗相変化物質パターンとを備える。前記高抵抗相変化物質パターンは前記相変化物質パターンに比べて高い抵抗を有する。前記相変化物質パターン及び前記高抵抗相変化物質パターンは情報貯蔵要素を構成する。
前記相変化物質パターン及び前記高抵抗相変化物質パターンは結晶状態であり得る。前記相変化物質パターンは、テルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含む。前記高抵抗相変化物質パターンは一つ以上の酸化された相変化物質または一つ以上の窒化された相変化物質またはその組み合わせのうちいずれか一つからなる。前記酸化された相変化物質はテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に酸素を含有する。前記窒化された相変化物質窒化された相変化物質はテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に窒素を含有する。
前記情報貯蔵要素の対向した面は前記相変化物質パターンで作られ得る。
前記情報貯蔵要素の対向した面は前記相変化物質パターンで作られ得る。
また、前記情報貯蔵要素の上部面または下部面のうちのいずれか一つと接続するバリアパターンをさらに備える。前記バリアパターンは導電膜からなる。
また、前記下部層間絶縁膜を貫通して前記半導体基板の所定の領域と前記情報貯蔵要素とを接続させる下部プラグをさらに備える。上部層間絶縁膜が前記情報貯蔵要素及び前記下部層間絶縁膜を覆い、前記上部層間絶縁膜上に配線が配置される。前記上部層間絶縁膜を貫通して前記情報貯蔵要素及び配線を接続させる上部プラグをさらに備える。
また、前記下部層間絶縁膜を貫通して前記半導体基板の所定の領域と前記情報貯蔵要素とを接続させる下部プラグをさらに備える。上部層間絶縁膜が前記情報貯蔵要素及び前記下部層間絶縁膜を覆い、前記上部層間絶縁膜上に配線が配置される。前記上部層間絶縁膜を貫通して前記情報貯蔵要素及び配線を接続させる上部プラグをさらに備える。
本発明によると、相変化記憶素子の情報貯蔵要素は順次に積層された少なくとも二つの相変化物質パターンと、隣接した前記相変化物質パターンの間に各々介在した少なくとも一つの高抵抗相変化物質パターンとを有する。これによって、前記情報貯蔵要素の比抵抗が増加して、ジュール熱を増加させることができる。結果的に、前記情報貯蔵要素に供給される動作電流の量を減少させることができる。本発明による相変化記憶素子は動作電流の量を減少させることができるので、高集積化に適する。
以下、添付の図面を参照して本発明の望ましい実施例を詳細に説明する。しかし、本発明はここで説明される実施例に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介する実施例は開示された内容が徹底し、完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層、または基板“上”にあると言及された場合に、それは他の層または基板上に直接形成することができるもの、またはそれらの間に第３の層が介在することもできるものである。明細書の全体にわたって同一の参照番号は同一の構成要素を示す。
図２は、本発明の望ましい一実施例による相変化記憶素子を示す断面図である。
図２に示すように、半導体基板１０１の所定の領域に活性領域を限定する素子分離膜１０２が配置される。前記素子分離膜１０２はトレンチ素子分離膜であり得る。前記活性領域に不純物拡散層１０３が配置される。前記不純物拡散層１０３はＭＯＳトランジスタ(図示しない)のソース／ドレイン領域であり得る。
図２に示すように、半導体基板１０１の所定の領域に活性領域を限定する素子分離膜１０２が配置される。前記素子分離膜１０２はトレンチ素子分離膜であり得る。前記活性領域に不純物拡散層１０３が配置される。前記不純物拡散層１０３はＭＯＳトランジスタ(図示しない)のソース／ドレイン領域であり得る。
前記不純物拡散層１０３及び前記素子分離膜１０２を覆う下部層間絶縁膜１０４が配置される。前記下部層間絶縁膜１０４は絶縁膜であるシリコン酸化膜からなることができる。前記下部層間絶縁膜１０４を貫通して前記不純物拡散層１０３の所定の領域と電気的に接続する下部プラグ１０５が配置される。前記下部プラグ１０５は導電膜からなる。例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＢＮ、ＷＳｉＮ、ＷＡｌＮ、ＺｒＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉＷ及びＣｕで構成されたグループから選択された少なくとも一つからなることが望ましい。場合によっては、前記下部プラグ１０５及び前記不純物拡散層１０３の間に導電性拡散防止膜(図示しない)を介在させることができる。
前記下部層間絶縁膜１０４上に情報貯蔵要素１１５及びバリアパターン１１１'が順次に積層される。前記情報貯蔵要素１１５は前記下部プラグ１０５の上部面と電気的に接続する。
前記情報貯蔵要素１１５は順次に積層された少なくとも二つの相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'と、隣接した前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'の間に各々介在した少なくとも一つの高抵抗相変化物質パターン１０９ａ'、１０９ｂ'とで構成される。この時に、前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'は前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'に比べて高い抵抗を有する。前記情報貯蔵要素１１５の下部面及び上部面は前記相変化物質パターン１０７ａ'、１０７ｃ'からなることが望ましい。図２に示した前記情報貯蔵要素１１５は第１相変化物質パターン１０７ａ'、第１高抵抗相変化物質パターン１０９ａ'、第２相変化物質パターン１０７ｂ'、第２高抵抗相変化物質パターン１０９ｂ'及び第３相変化物質パターン１０７ｃ'が順次に積層された構造を有する。前記情報貯蔵要素１１５は四つ以上の前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'及び三つ以上の前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'を有することができる。
前記情報貯蔵要素１１５は順次に積層された少なくとも二つの相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'と、隣接した前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'の間に各々介在した少なくとも一つの高抵抗相変化物質パターン１０９ａ'、１０９ｂ'とで構成される。この時に、前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'は前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'に比べて高い抵抗を有する。前記情報貯蔵要素１１５の下部面及び上部面は前記相変化物質パターン１０７ａ'、１０７ｃ'からなることが望ましい。図２に示した前記情報貯蔵要素１１５は第１相変化物質パターン１０７ａ'、第１高抵抗相変化物質パターン１０９ａ'、第２相変化物質パターン１０７ｂ'、第２高抵抗相変化物質パターン１０９ｂ'及び第３相変化物質パターン１０７ｃ'が順次に積層された構造を有する。前記情報貯蔵要素１１５は四つ以上の前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'及び三つ以上の前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'を有することができる。
前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'及び前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'は、温度によって二つの安定した状態を有する。すなわち、非晶質状態及び結晶状態がそれである。前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'及び前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'は結晶状態であることが望ましい。すなわち、前記情報貯蔵要素１１５の初期状態は結晶状態であり、前記情報貯蔵要素１１５の一部分Ａが結晶状態または非晶質状態に変換することが望ましい。
結晶状態である前記情報貯蔵要素１１５は非晶質状態である前記情報貯蔵要素１１５に比べて少量の動作電流を要する。言い替えれば、前記結晶状態である情報貯蔵要素１１５にデータをプログラム、または消去する場合に、前記結晶状態である情報貯蔵要素１１５内の電流通路のうち一部分のみを非晶質状態または結晶状態に変換させても、データ判別が容易である。一方、前記非晶質状態である情報貯蔵要素１１５にデータをプログラムまたは消去する場合には、前記情報貯蔵要素１１５内に位置する電流通路の全体を非晶質状態または結晶状態に変換すればデータ判別が容易である。これは、前記情報貯蔵要素１１５が薄膜であるためである。すなわち、結晶状態及び非晶質状態の比抵抗の差を判別することが非晶質状態である前記情報貯蔵要素１１５の厚さによる抵抗の差を判別することに比べて容易である。結果的に、結晶状態である前記情報貯蔵要素１１５は非晶質状態である前記情報貯蔵要素１１５に比べて相変化する一部分Ａが少ない。これによって、前記結晶状態である情報貯蔵要素１１５が前記非晶質状態である情報貯蔵要素１１５に比べて少ない動作電流が求められる。
前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'はカルコゲナイド(ｃｈａｌｃｏｇｅｎｉｄｅ)元素であるテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含む物質からなることが望ましい。例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ａｓ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｅ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｓｎ−Ｉｎ−Ｓｂ−Ｔｅ、５Ａ族元素−Ｓｂ−Ｔｅ、６Ａ族元素−Ｓｂ−Ｔｅ、５Ａ族元素−Ｓｂ−Ｓｅ、６Ａ族元素−Ｓｂ−Ｓｅからなることができる。
前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'は一つ以上の酸化された相変化物質または一つ以上の窒化された相変化物質またはその組み合わせのうちいずれか一つからなることが望ましい。前記酸化された相変化物質はカルコゲナイド元素であるテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に酸素Ｏを含有し、前記窒化された相変化物質はカルコゲナイド元素であるテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に窒素Ｎを含む。これによって、前記酸化された相変化物質及び前記窒化された相変化物質は、相変化物質の固有の性質である二つの安定した状態を有すると同時に、相変化物質に比べて抵抗が高い。例えば、前記酸化された相変化物質は上述の各相変化物質に酸素が含まれた物質であり、前記窒化された相変化物質は上述の各相変化物質に窒素が含まれた物質である。
前記情報貯蔵要素１１５上に配置された前記バリアパターン１１１'は導電膜からなる。例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＢＮ、ＷＳｉＮ、ＷＡｌＮ、ＺｒＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉＷ及びＣｕで構成されたグループから選択された少なくとも一つからなることができる。前記バリアパターン１１１'の側壁は前記情報貯蔵要素１１５の側壁と同一な垂直線上に位置することができる。図示しないが、前記バリアパターン１１１'は前記情報貯蔵要素１１５の下部面と前記下部層間絶縁膜１０４との間に介在させることもできる。この場合に、前記下部プラグ１０５は前記バリアパターン１１１'の下部面と接続する。
前記下部層間絶縁膜１０４及び前記バリアパターン１１１'を覆う上部層間絶縁膜１１７が配置される。前記上部層間絶縁膜１１７はシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜からなることができる。前記上部層間絶縁膜１１７を貫通して前記バリアパターン１１１'と電気的に接続する上部プラグ１１８が配置される。前記バリアパターン１１１'が前記情報貯蔵要素１１５の下に配置される場合には、前記上部プラグ１１８は前記情報貯蔵要素１１５の上部面と接続することができる。前記上部プラグ１１８は導電膜からなる。例えば ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＢＮ、ＷＳｉＮ、ＷＡｌＮ、ＺｒＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉＷ及びＣｕで構成された一群から選択された少なくとも一つからなることができる。前記上部層間絶縁膜１１７上に配線１２０ａが配置される。前記配線１２０ａは前記上部プラグ１１８の上部面と電気的に接続する。前記配線１２０ａはアルミニウム、タングステンまたは銅からなることができる。前記配線１２０ａはビットラインに該当する。
前記ＭＯＳトランジスタ(図示しない)及び前記情報貯蔵要素１１５は単位セルを構成することができる。すなわち、前記ＭＯＳトランジスタのゲート電極(図示しない)はワードラインに該当し、前記情報貯蔵要素１１５はデータを貯蔵する場所になる。
前記ＭＯＳトランジスタ(図示しない)及び前記情報貯蔵要素１１５は単位セルを構成することができる。すなわち、前記ＭＯＳトランジスタのゲート電極(図示しない)はワードラインに該当し、前記情報貯蔵要素１１５はデータを貯蔵する場所になる。
上述の相変化記憶素子は前記配線１２０ａまたは前記不純物拡散層１０３から供給される動作電流(プログラムまたは消去動作の電流)によって、前記情報貯蔵要素１１５及び前記下部プラグ１０５の間の境界面と前記情報貯蔵要素１１５の内部とで熱が発生する。これによって、前記情報貯蔵要素１１５の一部分Ａが相変化する。この時に、前記情報貯蔵要素１１５は前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'によって抵抗が増加した状態であるので、ジュールの法則(Ｊｏｕｌｅ‘ｓ ｌａｗ)によって発生する熱が増加する。結果的に、前記情報貯蔵要素１１５の増加した抵抗によって、動作電流を減少させることができる。前記情報貯蔵要素１１５の増加した比抵抗を図３のグラフを参照して説明する。
図３は、本実施例による相変化記憶素子のうち情報貯蔵要素の比抵抗を説明するためのグラフである。グラフにおいて、横軸は情報貯蔵要素の厚さを示し、縦軸は前記情報貯蔵要素の比抵抗(Ｒｅｓｉｓｔｉｖｉｔｙ)を示す。
図２及び図３に示すように、ポイント１６１、１６２、１６３は本実施例による情報貯蔵要素の実験値であり、ポイント１５０は一般的な相変化物質膜で形成された情報貯蔵要素の実験値である。前記ポイント１６１の情報貯蔵要素１１５は三つの前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'及び二つの前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'で構成され、３０ｎｍの厚さに形成した。前記ポイント１６２の情報貯蔵要素１１５は四つの前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'及び三つの前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'で構成され、４０ｎｍの厚さに形成した。前記ポイント１６３の情報貯蔵要素１１５は５個の前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'及び四つの前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'で構成され、５９ｎｍの厚さに形成した。前記ポイント１５０の情報貯蔵要素は一つの相変化物質膜で構成され、５０ｎｍの厚さに形成した。
図２及び図３に示すように、ポイント１６１、１６２、１６３は本実施例による情報貯蔵要素の実験値であり、ポイント１５０は一般的な相変化物質膜で形成された情報貯蔵要素の実験値である。前記ポイント１６１の情報貯蔵要素１１５は三つの前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'及び二つの前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'で構成され、３０ｎｍの厚さに形成した。前記ポイント１６２の情報貯蔵要素１１５は四つの前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'及び三つの前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'で構成され、４０ｎｍの厚さに形成した。前記ポイント１６３の情報貯蔵要素１１５は５個の前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'及び四つの前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'で構成され、５９ｎｍの厚さに形成した。前記ポイント１５０の情報貯蔵要素は一つの相変化物質膜で構成され、５０ｎｍの厚さに形成した。
図３に示したように、前記ポイント１６１、１６２、１６３の比抵抗は約２０ｍΩｃｍであり、前記ポイント１５０の比抵抗は約８ｍΩｃｍである。すなわち、前記高抵抗相変化物質パターン１０９ａ'、１０９ｂ'によって前記ポイント１６１、１６２、１６３の情報貯蔵要素は増加した抵抗を有することが分かる。これによって、前記ポイント１６１、１６２、１６３の情報貯蔵要素１１５に発生するジュール熱は増加する。結果的に、動作電流が減少しても、情報貯蔵要素は状態変換のための十分な熱を発生させることができる。言い替えれば、相変化記憶素子は動作電流を減少させることができるので、高集積化に適する。
図４から図６は、図２に示した相変化記憶素子の形成方法を説明するための断面図である。
図４に示すように、半導体基板１０１に活性領域を限定する素子分離膜１０２を形成する。前記素子分離膜１０２はトレンチ素子分離膜で形成することができる。前記活性領域に選択的に不純物イオンを注入して不純物拡散層１０３を形成する。前記不純物拡散層１０３はＭＯＳトランジスタのソース／ドレイン領域であり得る。前記不純物拡散層１０３を有する半導体基板１０１の全面上に下部層間絶縁膜１０４を形成する。前記下部層間絶縁膜１０４はシリコン酸化膜で形成することができる。前記下部層間絶縁膜１０４を貫通して前記不純物拡散層１０３の所定の領域と接触する下部プラグ１０５を形成する。前記下部プラグ１０５は導電膜で形成する。例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＢＮ、ＷＳｉＮ、ＷＡｌＮ、ＺｒＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉＷ及びＣｕで構成されたグループから選択された少なくとも一つで形成することができる。
図４に示すように、半導体基板１０１に活性領域を限定する素子分離膜１０２を形成する。前記素子分離膜１０２はトレンチ素子分離膜で形成することができる。前記活性領域に選択的に不純物イオンを注入して不純物拡散層１０３を形成する。前記不純物拡散層１０３はＭＯＳトランジスタのソース／ドレイン領域であり得る。前記不純物拡散層１０３を有する半導体基板１０１の全面上に下部層間絶縁膜１０４を形成する。前記下部層間絶縁膜１０４はシリコン酸化膜で形成することができる。前記下部層間絶縁膜１０４を貫通して前記不純物拡散層１０３の所定の領域と接触する下部プラグ１０５を形成する。前記下部プラグ１０５は導電膜で形成する。例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＢＮ、ＷＳｉＮ、ＷＡｌＮ、ＺｒＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉＷ及びＣｕで構成されたグループから選択された少なくとも一つで形成することができる。
前記下部プラグ１０５を有する半導体基板１０１の全面上に、様々な膜が積層された構造の情報貯蔵膜１１４とバリア膜１１１とを順次に形成する。前記情報貯蔵膜１１４は積層された少なくとも二つの相変化物質膜１０７ａ、１０７ｂ、１０７ｃと、隣接した前記相変化物質膜１０７ａ、１０７ｂ、１０７ｃの間に各々介在した少なくとも一つの高抵抗相変化物質膜１０９ａ、１０９ｂとで構成される。図４では、三つの前記相変化物質膜１０７ａ、１０７ｂ、１０７ｃ及び二つの前記高抵抗相変化物質膜１０９ａ、１０９ｂで構成された前記情報貯蔵膜１１４を示した。すなわち、第１相変化物質膜１０７ａ、第１高抵抗相変化物質膜１０９ａ、第２相変化物質膜１０７ｂ、第２高抵抗相変化物質膜１０９ｂ及び第３相変化物質膜１０７ｃが順次に形成される。前記情報貯蔵膜１１４の最下層及び最上層は前記相変化物質膜１０７ａ、１０７ｃで形成されることが望ましい。
前記高抵抗相変化物質膜１０９ａ、１０９ｂは前記相変化物質膜１０７ａ、１０７ｂ、１０７ｃに比べて高い抵抗を有する。前記相変化物質膜１０７ａ、１０７ｂ、１０７ｃ及び前記高抵抗相変化物質膜１０９ａ、１０９ｂは結晶状態で形成することが望ましい。
前記相変化物質膜１０７ａ、１０７ｂ、１０７ｃはカルコゲナイド元素であるテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含む物質で形成することが望ましい。例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ａｓ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｅ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｓｎ−Ｉｎ−Ｓｂ−Ｔｅ、５Ａ族元素−Ｓｂ−Ｔｅ、６Ａ族元素−Ｓｂ−Ｔｅ、５Ａ族元素−Ｓｂ−Ｓｅ、６Ａ族元素−Ｓｂ−Ｓｅで形成することができる。前記高抵抗相変化物質膜１０９ａ、１０９ｂは一つ以上の酸化された相変化物質または一つ以上の窒化された相変化物質またはその組み合わせのうちいずれか一つからなる。前記酸化された相変化物質はカルコゲナイド元素であるテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に酸素（Ｏ）を含む物質であり、前記窒化された相変化物質はカルコゲナイド元素であるテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に窒素（Ｎ）を含む物質である。
前記相変化物質膜１０７ａ、１０７ｂ、１０７ｃはカルコゲナイド元素であるテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含む物質で形成することが望ましい。例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ａｓ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｅ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｓｎ−Ｉｎ−Ｓｂ−Ｔｅ、５Ａ族元素−Ｓｂ−Ｔｅ、６Ａ族元素−Ｓｂ−Ｔｅ、５Ａ族元素−Ｓｂ−Ｓｅ、６Ａ族元素−Ｓｂ−Ｓｅで形成することができる。前記高抵抗相変化物質膜１０９ａ、１０９ｂは一つ以上の酸化された相変化物質または一つ以上の窒化された相変化物質またはその組み合わせのうちいずれか一つからなる。前記酸化された相変化物質はカルコゲナイド元素であるテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に酸素（Ｏ）を含む物質であり、前記窒化された相変化物質はカルコゲナイド元素であるテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に窒素（Ｎ）を含む物質である。
前記相変化物質膜１０７ａ、１０７ｂ、１０７ｃは物理気相蒸着法、化学気相蒸着法(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｔｉｏｎ ｍｅｔｈｏｄ)または原子層積層法(Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ｍｅｔｈｏｄ)で形成することができる。前記高抵抗相変化物質膜１０９ａ、１０９ｂはそれの下に隣接する前記相変化物質膜１０７ａ、１０７ｂの表面に酸化工程または窒化工程を実施して形成することができる。これとは異なり、前記高抵抗相変化物質膜１０９ａ、１０９ｂは物理気相蒸着法、化学気相蒸着法または原子層積層法で形成することもできる。前記高抵抗相変化物質膜１０９ａ、１０９ｂを物理気相蒸着法で形成する場合に、酸素反応スパッタリング法（ｏｘｙｅｎ ｒｅａｃｔｉｖｅ ｓｐｕｔｔｅｒｉｎｇ ｍｅｔｈｏｄ）または窒素反応スパッタリング法(ｎｉｔｒｉｄｅ ｒｅａｃｔｉｖｅ ｓｐｕｔｔｅｒｉｎｇ ｍｅｔｈｏｄ)で形成することができる。
前記バリア膜１１１は導電膜で形成する。例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＢＮ、ＷＳｉＮ、ＷＡｌＮ、ＺｒＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ 、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉＷ及びＣｕで構成された一群から選択された少なくとも一つで形成することができる。図示しないが、前記情報貯蔵膜１１４及び前記バリア膜１１１の位置を変えることもできる。すなわち、前記下部層間絶縁膜１０４上に前記バリア膜１１１が先に形成され、前記バリア膜１１１上に前記情報貯蔵膜１１４が形成されることもできる。
図５及び図６を参照すると、前記バリア膜１１１及び前記情報貯蔵膜１１４を連続してパターニングして、順次に積層された情報貯蔵要素１１５及びバリアパターン１１１'を形成する。前記情報貯蔵要素１１５は前記下部プラグ１０５の上部面と電気的に接続する。前記情報貯蔵要素１１５は順次に積層された少なくとも二つの相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'と、隣接した前記相変化物質パターン１０７ａ'、１０７ｂ'、１０７ｃ'の間に各々介在した少なくとも一つの高抵抗相変化物質パターン１０９ａ'、１０９ｂ'とで構成される。
前記バリアパターン１１１'及び前記情報貯蔵要素１１５を有する半導体基板１０１の全面上に上部層間絶縁膜１１７を形成する。前記上部層間絶縁膜１１７の上部面は平坦化することもできる。前記上部層間絶縁膜１１７を貫通して前記バリアパターン１１１'の上部面と電気的に接続する上部プラグ１１８を形成する。
前記上部層間絶縁膜１１７はシリコン酸化膜で形成することができる。前記上部プラグ１１８は、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＢＮ、ＷＳｉＮ、ＷＡｌＮ、ＺｒＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ 、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉＷ及びＣｕで構成された一群かた選択された少なくとも一つで形成することができる。
前記上部層間絶縁膜１１７はシリコン酸化膜で形成することができる。前記上部プラグ１１８は、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＢＮ、ＷＳｉＮ、ＷＡｌＮ、ＺｒＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ 、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉＷ及びＣｕで構成された一群かた選択された少なくとも一つで形成することができる。
前記上部プラグ１１８を有する半導体基板の全面に配線導電膜１２０を形成する。前記配線導電膜１２０をパターニングして、図２に示した配線１２０ａを形成する。その結果、図２の相変化記憶素子を形成することができる。前記配線１２０ａはアルミニウム、タングステンまたは銅で形成することができる。前記配線１２０ａが銅で形成される時に、前記配線１２０ａは前記上部層間絶縁膜１１７上にモールド絶縁膜(図示しない)を形成してダマシン技法で形成することができる。
１０１ 半導体基板、１０２ 素子分離膜、１０３ 不純物拡散層、１０４ 層間絶縁膜、１０５ 下部プラグ、１０７ａ' 相変化物質パターン、１０７ｂ' 相変化物質パターン、１０７ｃ' 相変化物質パターン、１０９ａ' 高抵抗相変化物質パターン、１０９ｂ' 高抵抗相変化物質パターン、１１１' バリアパターン、１１５ 情報貯蔵要素、１１７ 上部層間絶縁膜、１１８ 上部プラグ、１２０ａ 配線
Claims (23)
- 半導体基板上に形成された下部層間絶縁膜と、
前記下部層間絶縁膜上に積層された複数の相変化物質パターンと、
隣接した前記相変化物質パターンの間に各々介在している複数の高抵抗相変化物質パターンと、
を備え、
前記高抵抗相変化物質パターンは前記相変化物質パターンに比べて高い抵抗を有し、一つ以上の酸化された相変化物質または一つ以上の窒化された相変化物質またはその組み合わせのうちいずれか一つからなり、
前記酸化された相変化物質はテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に酸素を含有し、前記窒化された相変化物質はテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に窒素を含有し、前記相変化物質パターン及び前記高抵抗物質パターンは情報貯蔵要素を提供することを特徴とする相変化記憶素子。 - 前記相変化物質パターン及び前記高抵抗相変化物質パターンは、結晶状態であることを特徴とする請求項１に記載の相変化記憶素子。
- 前記相変化物質パターンは、テルル（Ｔｅ）及びセレン（Ｓｅ）うちから選択された少なくとも一つを含むことを特徴とする請求項１に記載の相変化記憶素子。
- 前記情報貯蔵要素の上部および下部は、前記相変化物質パターンからなることを特徴とする請求項１に記載の相変化記憶素子。
- 前記情報貯蔵要素上に形成されたバリアパターンをさらに備え、
前記バリアパターンは、導電膜であることを特徴とする請求項１に記載の相変化記憶素子。 - 前記下部層間絶縁膜を貫通して前記半導体基板の所定の領域と前記情報貯蔵要素とを連結させる下部プラグと、
前記下部層間絶縁膜及び前記情報貯蔵要素を覆う上部層間絶縁膜と、
前記上部層間絶縁膜上に配置された配線と、
前記上部層間絶縁膜を貫通して前記配線及び前記情報貯蔵要素を連結させる上部プラグと、
をさらに備えることを特徴とする請求項１に記載の相変化記憶素子。 - 半導体基板上に下部層間絶縁膜を形成する段階と、
前記下部層間絶縁膜上に順次に積層された少なくとも二つの相変化物質膜、ならびに前記少なくとも二つの相変化物質膜の間に介在した高抵抗相変化物質膜を含む情報貯蔵膜を形成する段階と、
前記情報貯蔵膜をパターニングし、少なくとも二つの相変化物質パターン、ならびに前記少なくとも二つの相変化物質パターンの間に介在した高抵抗相変化物質パターンを有する情報貯蔵要素を形成する段階と、
を含み、
前記高抵抗相変化物質膜は、前記相変化物質膜に比べて高い抵抗を有し、一つ以上の酸化された相変化物質または一つ以上の窒化された相変化物質またはその組み合わせのうちいずれか一つからなり、
前記酸化された相変化物質はテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に酸素を含有し、前記窒化された相変化物質はテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に窒素を含有することを特徴とする相変化記憶素子の形成方法。 - 前記少なくとも二つの相変化物質膜と前記高抵抗相変化物質膜とは、結晶状態であることを特徴とする請求項７に記載の相変化記憶素子の形成方法。
- 前記情報貯蔵膜を形成する前に、
前記下部層間絶縁膜を貫通して前記半導体基板の所定の領域と接続する下部プラグを形成する段階をさらに含み、
前記情報貯蔵要素は、前記下部プラグと接続することを特徴とする請求項７に記載の相変化記憶素子の形成方法。 - 前記少なくとも二つの相変化物質パターンは、テルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含むことを特徴とする請求項７に記載の相変化記憶素子の形成方法。
- 前記高抵抗相変化物質パターンは酸化された相変化物質を含み、前記酸化された相変化物質は酸化工程、物理気相蒸着法、化学気相蒸着法及び原子層積層法のうちから選択された少なくとも一つで形成されることを特徴とする請求項７に記載の相変化記憶素子の形成方法。
- 前記高抵抗相変化物質パターンは窒化された相変化物質を含み、前記窒化された相変化物質は窒化工程、物理気相蒸着法、化学気相蒸着法及び原子層積層法のうちから選択された少なくとも一つで形成されることを特徴とする請求項７に記載の相変化記憶素子の形成方法。
- 前記情報貯蔵膜をパターニングする前に、
前記少なくとも二つの相変化物質膜のうちのいずれか一つと接する導電性バリア膜を形成する段階と、
前記導電性バリア膜をパターニングし、バリアパターンを形成する段階と、
をさらに含み、
前記バリアパターンは、前記情報貯蔵要素の上部面または下部面のうちいずれか一つと接続することを特徴とする請求項７に記載の相変化記憶素子の形成方法。 - 前記情報貯蔵要素及び前記下部層間絶縁膜を覆う上部層間絶縁膜を形成する段階と、
前記上部層間絶縁膜を貫通して前記情報貯蔵要素と接続する上部プラグを形成する段階と、
前記上部層間絶縁膜上に前記上部プラグと接続する配線を形成する段階と、
をさらに含むことを特徴とする請求項７に記載の相変化記憶素子の形成方法。 - 半導体基板上に下部層間絶縁膜を形成する段階と、
前記下部層間絶縁膜上に順次に積層された複数の相変化物質膜、ならびに隣接した前記相変化物質膜の間に各々介在した複数の高抵抗相変化物質膜を含む情報貯蔵膜を形成する段階と、
前記情報貯蔵膜をパターニングし、情報貯蔵要素を形成する段階と
を含み、
前記高抵抗相変化物質膜は、前記相変化物質膜に比べて高い抵抗を有し、一つ以上の酸化された相変化物質または一つ以上の窒化された相変化物質またはその組み合わせのうちいずれか一つからなり、
前記酸化された相変化物質はテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に酸素を含有し、前記窒化された相変化物質はテルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含有すると同時に窒素を含有することを特徴とする相変化記憶素子の形成方法。 - 前記相変化物質膜及び前記高抵抗相変化物質膜は、結晶状態であることを特徴とする請求項１５に記載の相変化記憶素子の形成方法。
- 前記情報貯蔵膜を形成する前に、
前記下部層間絶縁膜を貫通して前記半導体基板の所定の領域と接触する下部プラグを形成する段階をさらに含み、
前記情報貯蔵要素は、前記下部プラグと接続することを特徴とする請求項１５に記載の相変化記憶素子の形成方法。 - 前記相変化物質膜は、テルル（Ｔｅ）及びセレン（Ｓｅ）のうちから選択された少なくとも一つを含むことを特徴とする請求項１５に記載の相変化記憶素子の形成方法。
- 前記酸化された相変化物質は、酸化工程、物理気相蒸着法、化学気相蒸着法及び原子層積層法のうちから選択された少なくとも一つで形成されることを特徴とする請求項１５に記載の相変化記憶素子の形成方法。
- 前記窒化された相変化物質は、窒化工程、物理気相蒸着法、化学気相蒸着法及び原子層積層法のうちから選択された少なくとも一つで形成されることを特徴とする請求項１５に記載の相変化記憶素子の形成方法。
- 前記情報貯蔵膜上に導電性バリア膜を形成する段階と、
前記導電性バリア膜をパターニングし、前記情報貯蔵膜上にバリアパターンを形成する段階と、
をさらに含むことを特徴とする請求項１５に記載の相変化記憶素子の形成方法。 - 前記下部層間絶縁膜上に導電性バリア膜を形成する段階と、
前記導電性バリア膜をパターニングし、バリアパターンを形成する段階と
をさらに含み、
前記情報貯蔵膜は前記導電性バリア膜上に形成され、前記情報貯蔵要素は前記バリアパターン上に配置されることを特徴とする請求項１５に記載の相変化記憶素子の形成方法。 - 前記情報貯蔵要素及び前記下部層間絶縁膜を覆う上部層間絶縁膜を形成する段階と、
前記上部層間絶縁膜を貫通して前記情報貯蔵要素と接続する上部プラグを形成する段階と、
前記上部層間絶縁膜上に前記上部プラグと接続する配線を形成する段階と、
をさらに含むことを特徴とする請求項１５に記載の相変化記憶素子の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2003-13416 | 2003-03-04 | ||
| KR1020030013416A KR100543445B1 (ko) | 2003-03-04 | 2003-03-04 | 상변화 기억 소자 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004274055A JP2004274055A (ja) | 2004-09-30 |
| JP4786136B2 true JP4786136B2 (ja) | 2011-10-05 |
Family
ID=32985748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004061013A Expired - Fee Related JP4786136B2 (ja) | 2003-03-04 | 2004-03-04 | 相変化記憶素子及びその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US7061013B2 (ja) |
| JP (1) | JP4786136B2 (ja) |
| KR (1) | KR100543445B1 (ja) |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706805B1 (ko) * | 2006-01-27 | 2007-04-12 | 삼성전자주식회사 | 상변화 메모리 소자 및 그 제조 방법 |
| US7115927B2 (en) | 2003-02-24 | 2006-10-03 | Samsung Electronics Co., Ltd. | Phase changeable memory devices |
| US7425735B2 (en) | 2003-02-24 | 2008-09-16 | Samsung Electronics Co., Ltd. | Multi-layer phase-changeable memory devices |
| KR100543445B1 (ko) * | 2003-03-04 | 2006-01-23 | 삼성전자주식회사 | 상변화 기억 소자 및 그 형성방법 |
| JP2004319651A (ja) * | 2003-04-14 | 2004-11-11 | Seiko Epson Corp | メモリの素子及びその製造方法 |
| KR101051704B1 (ko) | 2004-04-28 | 2011-07-25 | 삼성전자주식회사 | 저항 구배를 지닌 다층막을 이용한 메모리 소자 |
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| FR3084962B1 (fr) * | 2018-08-08 | 2021-12-10 | Commissariat Energie Atomique | Element de memorisation |
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-
2003
- 2003-03-04 KR KR1020030013416A patent/KR100543445B1/ko not_active IP Right Cessation
-
2004
- 2004-02-26 US US10/787,634 patent/US7061013B2/en not_active Expired - Lifetime
- 2004-03-04 JP JP2004061013A patent/JP4786136B2/ja not_active Expired - Fee Related
-
2006
- 2006-04-10 US US11/401,031 patent/US7387938B2/en active Active
-
2008
- 2008-02-19 US US12/033,509 patent/US7750431B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040078464A (ko) | 2004-09-10 |
| US7750431B2 (en) | 2010-07-06 |
| US20040188735A1 (en) | 2004-09-30 |
| JP2004274055A (ja) | 2004-09-30 |
| US20070018157A1 (en) | 2007-01-25 |
| US7387938B2 (en) | 2008-06-17 |
| US7061013B2 (en) | 2006-06-13 |
| KR100543445B1 (ko) | 2006-01-23 |
| US20080205127A1 (en) | 2008-08-28 |
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Legal Events
| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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