JP2010287744A - 固体メモリ、データ処理システム及びデータ処理装置 - Google Patents

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Abstract

【課題】抵抗値のばらつきが防止された固体メモリを提供する。
【解決手段】互いに組成の異なる結晶層１，２を含む複数の結晶層が積層されてなる超格子積層体ＳＬと、超格子積層体ＳＬの積層方向における一方の面ＳＬａに設けられた下部電極３と、超格子積層体ＳＬの積層方向における他方の面ＳＬｂに設けられた上部電極４とを備える。超格子積層体ＳＬに含まれる結晶層１は相変化化合物からなる。本発明によれば、電極３，４間にこれらの対向方向に積層された超格子積層体ＳＬが挟み込まれていることから、電極３，４を介して超格子積層体ＳＬに電気的エネルギーを印加した場合、超格子積層体ＳＬの積層面に対して均一な電気的エネルギーが印加される。このため、情報の書き換えを繰り返しても抵抗値のばらつきが少なく、その結果、安定したデータ読み出しを行うことが可能となる。
【選択図】図３

Description

本発明は固体メモリに関し、特に超格子デバイスを利用した固体メモリに関する。また、本発明は、このような固体メモリを有するデータ処理システム及びデータ処理装置に関する。
近年、ＰＲＡＭ（Phase change Random Access Memory）と呼ばれる半導体メモリが注目されている。ＰＲＡＭは、記録層の材料として相変化材料を用いた半導体メモリであり、結晶相における電気抵抗とアモルファス相における電気抵抗との差を利用して情報の記録が行われる。
具体的には、相変化化合物としてカルコゲナイド化合物を用いた場合、結晶相においては電気抵抗が相対的に低くなり、非晶質相（アモルファス相）においては電気抵抗が相対的に高くなることから、読み出し電流を流すことによって相変化化合物の電気抵抗を検出すれば、保持されたデータを読み出すことが可能となる。データの書き込みは、書き込み電流を流すことによって相変化化合物を結晶化温度以上、融点未満に一定時間以上加熱すれば、相変化化合物を結晶相に変化させることができ、逆に、書き込み電流を流すことによって相変化化合物を融点以上に加熱し、その後急冷すれば、相変化化合物をアモルファス相に変化させることができる。
しかしながら、相変化化合物をアモルファス状態と結晶状態との間で遷移させるためには、比較的大きなエネルギーが必要である。このため、従来のＰＲＡＭはデータの書き替え時に大きな電流を要するという問題があった。このような問題を解決すべく、特許文献１には、記録層を相変化材料層と高抵抗相変化材料層とを交互に積層した構造とすることにより、相変化に必要な書き込み電流を小さくする技術が記載されている。
米国特許出願公開第２００４／０１８８７３５号明細書
しかしながら、特許文献１においても、あくまで記録層の一部をアモルファス状態と結晶状態との間で遷移させていることから、相変化に必要な電流を大幅に削減することは困難である。また、アモルファス状態と結晶状態との間の遷移には、ある程度長い時間がかかるため動作スピードが遅いという問題も解決されない。
さらに、特許文献１では、交互に積層された相変化材料層と高抵抗相変化材料層の一部（特許文献１に示す領域Ａ）を全体的に相変化させていることから、データの書き替えを繰り返すとこれら材料の混合が生じてしまう。このような記録層の膜質変化によって特性が劣化するため、書き替え可能回数が少なくなるという問題もあった。
そもそも、相変化材料をアモルファス状態と結晶状態との間を遷移させた場合、いずれの状態も均一な状態に制御することは困難である。例えば、結晶状態においては結晶欠陥や結晶格子配列の乱れた領域、結晶バウンダリ領域などが多数発生し、なおかつ、これらの状態は相変化を行うごとに変化する。この状態で電極に電圧を印加して電流を流すと、電流は結晶欠陥や結晶格子配列の乱れた領域、結晶バウンダリ領域を流れ、電流の偏在が生じ、相変化を行うごとに電流経路が変化する。そのため、相変化を行うごとに抵抗値がばらつくことから、例えばデータ読み出しを正しく行うことができないという問題があった。
本発明は、このような問題を解決すべくなされたものである。
本発明による固体メモリは、互いに対向する第１及び第２の電極と、前記第１及び第２の電極に挟まれ、互いに組成の異なる第１及び第２の結晶層を含む複数の結晶層が積層されてなる超格子積層体と、を備え、前記超格子積層体の少なくとも一部は、前記第１及び第２の結晶層の積層面が前記第１及び第２の電極の対向方向と交差しており、前記超格子積層体に含まれる前記第１の結晶層は、相変化化合物からなることを特徴とする。
本発明において、超格子積層体に含まれる第１の結晶層は、第１及び第２の電極によって与えられる電気的エネルギーによって、結晶状態が可逆的に遷移するものであることが好ましい。特に、超格子積層体に含まれる第１の結晶層は、第１及び第２の電極によって与えられる電気的エネルギーによって、構成原子の位置が可逆的に入れ替わるものであることがより好ましい。本明細書においては、説明の便宜上、結晶状態の可逆的な遷移を含めて、広義に「相変化」と呼ぶことがある。
電気的エネルギーによって、構成原子の位置が可逆的に入れ替わる材料としては、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物を挙げることができる。例えば、ゲルマニウム（Ｇｅ）とテルル（Ｔｅ）が１：１の割合であるカルコゲン化合物であれば、エネルギーの印加によるゲルマニウム原子の移動により、１個のゲルマニウム原子が４個のテルル原子に配位する第１の結晶構造と、１個のゲルマニウム原子が６個のテルル原子に配位する第２の結晶構造との間で可逆的に遷移する。したがって、上記の材料は、第１の結晶層の材料として好適である。
また、上記の材料をアンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物で挟み込めば、第１の結晶層の遷移動作が補助される。したがって、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物は、第２の結晶層の材料として好適である。
本発明によれば、第１及び第２の電極間にこれらの対向方向に積層された超格子積層体が挟み込まれていることから、これら電極を介して超格子積層体に電気的エネルギーを印加した場合、超格子積層体の積層面に対して再現性よく電気的エネルギーが印加される。すなわち、超格子積層体は、バルク状の材料とは異なり、結晶欠陥や結晶格子配列の乱れた領域、結晶バウンダリ領域がほとんど存在しない。このため、例えば第１及び第２の電極間に電流を流した場合、これらの領域に電流が偏在することによる電流経路の不安定性がなく、積層面に対して略均一に再現性よく電流が流れる。このため、情報の書き換えを繰り返しても抵抗値のばらつきが少なく、その結果、安定したデータ読み出しを行うことが可能となる。
しかも、本発明では超格子積層体を用いていることから、結晶状態の可逆的な遷移によって情報が保持される。つまり、アモルファス状態を経ないことから、データの書き替えを繰り返すことによる膜質変化などが生じにくく、その結果、従来に比べて書き替え可能回数を大幅に増大させることが可能となる。
本発明の好ましい実施形態による固体メモリ１０のブロック図である。 メモリセルアレイ１１の一部をより詳細に示す回路図である。 本発明の好ましい実施形態による超格子積層体ＳＬの構造を示す断面図である。 ゲルマニウム（Ｇｅ）とテルル（Ｔｅ）の比が１：１であるカルコゲン化合物の結晶構造の変化を説明するための模式図であり、（ａ）は結晶構造Ａを示し、（ｂ）は結晶構造Ｂを示している。 結晶層１の材料としてＧｅＴｅを用い、結晶層２の材料としてＳｂ２Ｔｅ３を用いた場合における結晶構造の変化を説明するための模式図であり、（ａ）は結晶構造Ａを示し、（ｂ）は結晶構造Ｂを示している。また、（ｃ）は結晶構造Ａから結晶構造Ｂ（またはその逆）への遷移中における結晶構造を示している。 メモリセルＭＣとライト回路２６及びリード回路２７との接続関係を説明するための模式図である。 第１の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図である。 第１の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（シリコンピラー１００ａの形成）である。 第１の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（素子分離領域１０２の形成）である。 第１の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（Ｎ型拡散層１０３の形成）である。 第１の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（ゲート電極１０５の形成）である。 第１の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（Ｎ型拡散層１０６の形成）である。 第１の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（コンタクトプラグ１０８の形成）である。 第１の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（スルーホール１０９ａの形成）である。 第１の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（ヒーター電極１１１の形成）である。 第１の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（超格子積層体ＳＬの形成）である。 第１の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（上部電極１１２の形成）である。 分子線エピタキシー装置の構造を示す模式的な断面図である。 （ａ）はｃ軸配向した結晶層２を示す図であり、（ｂ）は結晶層１の（１１１）面を示す図である。 第２の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図であり、（ｃ）は（ａ）に示す領域Ｃを拡大して示す略断面図である。 第２の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（スルーホール２０１ａの形成）である。 第２の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（超格子積層体ＳＬの形成）である。 第３の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図であり、（ｃ）は（ａ）に示す領域Ｃを拡大して示す略断面図である。 第３の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（超格子積層体ＳＬ及び上部電極２０２の研磨）である。 第４の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図であり、（ｃ）は（ａ）に示す領域Ｃを拡大して示す略断面図である。 第４の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（超格子積層体ＳＬの形成）である。 第４の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（超格子積層体ＳＬの研磨）である。 第５の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図であり、（ｃ）は（ａ）に示す領域Ｃを拡大して示す略断面図である。 第５の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（スルーホール２０１ａの形成）である。 第５の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（超格子積層体ＳＬの形成）である。 第６の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図であり、（ｃ）は（ｂ）に示す領域Ｃを拡大して示す略断面図である。 第６の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（スルーホール６０１ａの形成）である。 第６の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（ヒーター電極６０３の形成）である。 第６の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（リセス領域６０２ａの形成）である。 第６の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（超格子積層体ＳＬの形成）である。 第６の実施形態によるメモリセルＭＣの製造プロセスを示す工程図（超格子積層体ＳＬの研磨）である。 第７の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図である。 固体メモリ１０を用いたデータ処理システム８００の構成を示すブロック図である。 超格子積層体ＳＬを不良アドレス記憶回路に利用した例による固体メモリ９００のブロック図である。 超格子積層体ＳＬをプログラムエリアに利用した例によるデータ処理装置１０００のブロック図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による固体メモリ１０のブロック図である。
本実施形態による固体メモリ１０は不揮発性のランダムアクセスメモリ（ＲＡＭ）であり、外部からアドレス信号ＡＤＤ及びコマンドＣＭＤを入力することによって、多数のメモリセルＭＣを含むメモリセルアレイ１１にアクセスすることができる。すなわち、コマンドＣＭＤがリード動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルＭＣに保持されたデータが読み出される。また、コマンドＣＭＤがライト動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルＭＣに対して、外部から入力されるライトデータが書き込まれる。
より具体的に説明すると、固体メモリ１０は、アドレス信号ＡＤＤを保持するアドレスラッチ回路２１と、コマンドＣＭＤをデコードして内部コマンドＩＣＭＤを生成するコマンドデコーダ２２を有している。アドレスラッチ回路２１に取り込まれたアドレス信号ＡＤＤのうち、ロウアドレスＲＡについてはロウ系制御回路２３に供給され、カラムアドレスＣＡについてはカラム系制御回路２４に供給される。ロウ系制御回路２３は、ロウアドレスＲＡ及び内部コマンドＩＣＭＤに基づき、メモリセルアレイ１１に含まれるワード線ＷＬを選択する回路である。また、カラム系制御回路２４は、カラムアドレスＣＡ及び内部コマンドＩＣＭＤに基づき、メモリセルアレイ１１に含まれるビット線ＢＬを選択する回路である。
選択されたビット線ＢＬはデータ入出力回路２５に接続される。データ入出力回路２５にはリード回路２７が含まれており、これにより、コマンドＣＭＤがリード動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルＭＣに保持されたリードデータＤＱがデータ入出力回路２５を介して読み出される。また、データ入出力回路２５にはライト回路２６が含まれており、これにより、コマンドＣＭＤがライト動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルＭＣに対して、外部から入力されるライトデータＤＱがデータ入出力回路２５を介して書き込まれる。
図２は、メモリセルアレイ１１の一部をより詳細に示す回路図である。
図２に示すように、メモリセルアレイ１１の内部においては、複数のワード線ＷＬがＸ方向に設けられ、複数のビット線ＢＬがＹ方向に設けられている。そして、ワード線ＷＬとビット線ＢＬの各交点にはメモリセルＭＣが配置されており、これにより複数のメモリセルＭＣがマトリクス状にレイアウトされている。図２に示すメモリセルＭＣは、記憶素子である超格子積層体ＳＬとスイッチングデバイスであるＭＯＳトランジスタＴからなり、これらが対応するビット線ＢＬと接地線Ｖｓｓとの間に直列接続されている。また、ＭＯＳトランジスタＴのゲート電極は、対応するワード線ＷＬに接続されている。尚、図２に示す例では、ビット線ＢＬ側に超格子積層体ＳＬが接続され、接地線Ｖｓｓ側にＭＯＳトランジスタＴが接続されているが、これらの接続が逆であっても構わない。
図３は、本発明の好ましい実施形態による超格子積層体ＳＬの構造を示す断面図である。
図３に示すように、本実施形態において記憶素子として用いる超格子積層体ＳＬは、結晶層１と結晶層２が交互に複数積層された構造を有している。また、超格子積層体ＳＬの積層方向における一方の面ＳＬａには下部電極３が設けられ、超格子積層体ＳＬの積層方向における他方の面ＳＬｂには上部電極４が設けられている。換言すれば、これら電極３，４間に超格子積層体ＳＬが挟み込まれており、超格子積層体ＳＬの積層方向と電極３，４の対向方向が一致している。
かかる構造により、電極３，４を介して超格子積層体ＳＬに電流を流すと、電流は超格子積層体ＳＬの積層方向に流れることになる。しかも、超格子積層体ＳＬは、バルク状の材料とは異なり、結晶欠陥や結晶格子配列の乱れた領域、結晶バウンダリ領域がほとんど存在しないことから、これらの領域に電流が偏在することに起因する電流経路の不安定性がなく、積層面に対して略均一に再現性よく電流が流れる。
電極３，４は金属などの導電体からなる。具体的な材料としては、アルミニウム（Ａｌ）やタングステン（Ｗ）、チタン（Ｔｉ）などの金属材料、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）などの金属窒化物、チタンシリサイド（ＴｉＳｉ）やコバルトシリサイド（ＣｏＳｉ）などの金属シリサイド、ｎ型又はｐ型の不純物がドープされたポリシリコンなどが挙げられる。電極３，４の材料は同一である必要はなく、互いに異なっていても構わない。
結晶層１は相変化化合物からなる。特に、エネルギーの印加によって結晶状態が可逆的に遷移する相変化材料であることが好ましい。ここで、「結晶状態が可逆的に遷移する」とは、結晶格子自体が変化するケース、結晶格子の基本構造を維持しつつ、結晶に含まれる原子の配位数が変化するケース、結晶格子の基本構造や配位数は変化しないものの、所定の原子間の距離が変化するケースなどを含む概念であり、少なくとも常温で安定的な２以上の結晶構造間において遷移可能であれば足りる。
特に、結晶層１は、エネルギーの印加によって、構成原子の位置が可逆的に入れ替わるものであることがより好ましい。ここで、「構成原子の位置が可逆的に入れ替わる」とは、結晶格子の基本構造を維持しつつ、結晶に含まれる原子の配位数が変化するケース、結晶格子の基本構造や配位数は変化しないものの、所定の原子間の距離が変化するケースなどを含む概念であり、少なくとも常温で安定的な２以上の結晶構造間において遷移可能であれば足りる。
このような材料としては、ゲルマニウム（Ｇｅ）を主成分とするＮａＣｌ型の立方晶のカルコゲン化合物が挙げられ、積層面が（１１１）配向していると、比較的少ないエネルギー印加によって構成原子の位置が入れ替わる。
ゲルマニウム（Ｇｅ）を主成分とするＮａＣｌ型の立方晶のカルコゲン化合物は、ゲルマニウム原子の安定的な位置が複数存在することがある。したがって、このような化合物においては、積層面を（１１１）配向させることにより、エネルギーの印加によってゲルマニウム原子の位置を可逆的に移動させることが可能となる。具体的には、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物の場合、エネルギーを印加すると、テルル原子の位置は実質的に変化しないものの、ゲルマニウム原子の位置が変化する。しかも、変化の前後における結晶のエネルギー安定度に著しい差がないことから、ゲルマニウム原子の位置を可逆的に移動させることが容易となる。このような現象は、ゲルマニウム（Ｇｅ）とテルル（Ｔｅ）の比を１：１とすることにより再現性良く発現する。
結晶層１の材料としては、アルミニウム（Ａｌ）を主成分とするＮａＣｌ型の立方晶のカルコゲン化合物（例えばＡｌＴｅ）を用いることも可能である。アルミニウム（Ａｌ）を主成分とするカルコゲン化合物は、エネルギーの印加によってアルミニウム原子の位置が変化しうるが、量子力学計算によるシミュレーションの結果によれば、変化の前後における結晶のエネルギー安定度の差がある程度大きく、このため、アルミニウム原子の位置を可逆的に移動させるためには、比較的大きなエネルギー印加が必要であると考えられる。
他方、ＳｉＴｅやＣＴｅなどのカルコゲン化合物は、量子力学計算によるシミュレーションの結果によれば、変化の前後における結晶のエネルギー安定度の差が著しく大きいため、シリコン原子や炭素原子の位置を可逆的に移動させることは困難であると考えられる。したがって、ＳｉＴｅやＣＴｅなどのカルコゲン化合物は、結晶層１の材料としては不適切である。
ここで「主成分」とは、各結晶層の基本単位格子を形成する元素をいう。
図４は、ゲルマニウム（Ｇｅ）とテルル（Ｔｅ）の比が１：１であるカルコゲン化合物の結晶構造の変化を説明するための模式図であり、（ａ）は結晶構造Ａを示し、（ｂ）は結晶構造Ｂを示している。
図４（ａ）に示すように、結晶構造Ａにおいては、中央の１個のゲルマニウム原子がＮａＣｌ型の立方格子を構成するテルル原子のうち、前後、左右および上下の６個のテルル原子Ｔｅ（１）〜Ｔｅ（６）に配位している。図４（ａ）において、Ｔｅ（１）とは格子の前面に位置するテルル原子であり、Ｔｅ（２）とは格子の背面に位置するテルル原子であり、Ｔｅ（３）とは格子の左面に位置するテルル原子であり、Ｔｅ（４）とは格子の右面に位置するテルル原子であり、Ｔｅ（５）とは格子の上面に位置するテルル原子であり、Ｔｅ（６）とは格子の下面に位置するテルル原子である。かかる構造は安定的な構造であり、外部から所定以上のエネルギーを与えない限り変化しない。なお、図４ではＴｅを外側に配置したＮａＣｌ型の格子として描写しており、また、Ｇｅの動きをわかりやすく説明するために中心にあるＧｅ原子のみを描写し、理解の妨げとならぬように隣接するＴｅ−Ｔｅを結ぶ梁の中間に位置する（いわゆるｂサイト）Ｇｅ原子を省略して描写している。図４（ａ）に示す結晶構造Ａにおいては、電気抵抗は相対的に低くなる。ＰＲＡＭにおいては、カルコゲン化合物が低抵抗となる状態は「セット状態」と呼ばれる。したがって、本明細書においても、結晶層１が結晶構造Ａである状態を「セット状態」と呼ぶ。
これに対し、図４（ｂ）に示す結晶構造Ｂにおいては、中央の１個のゲルマニウム原子が４個のテルル原子Ｔｅに配位している。具体的には、結晶構造Ａと比べると、Ｔｅ（１），Ｔｅ（３），Ｔｅ（５）には配位せず、代わりにＴｅ（７）に配位した構造となる。図４（ｂ）において、Ｔｅ（７）とは格子の右下奥の角に位置するテルル原子である。かかる構造も安定的な構造であり、外部から所定以上のエネルギーを与えない限り変化しない。図４（ｂ）に示す結晶構造Ｂにおいては、電気抵抗は相対的に高くなる。ＰＲＡＭにおいては、カルコゲン化合物が高抵抗となる状態は「リセット状態」と呼ばれる。したがって、本明細書においても、結晶層１が結晶構造Ｂである状態を「リセット状態」と呼ぶ。
結晶構造Ａから結晶構造Ｂへの遷移（リセット動作）、並びに、結晶構造Ｂから結晶構造Ａへの遷移（セット動作）は、図２に示すビット線ＢＬを介して電気的エネルギーを与えることによって行われる。結晶構造Ａから結晶構造Ｂへの遷移には相対的に高いエネルギーが必要であり、実験およびシミュレーションの結果によれば、２．７ｅＶのエネルギーが必要である。逆に、結晶構造Ｂから結晶構造Ａへの遷移には相対的に低いエネルギーが必要であり、実験およびシミュレーションの結果によれば、２．３ｅＶのエネルギーが必要である。すなわち、結晶構造Ａから結晶構造Ｂへの遷移に必要なエネルギーをＥ１とし、結晶構造Ｂから結晶構造Ａへの遷移に必要なエネルギーをＥ２とすると、Ｅ１＞Ｅ２である。したがって、遷移前がいずれの結晶構造であっても、Ｅ１を超えるエネルギーを印加すれば結晶構造Ｂへの遷移の可能性が高まり、Ｅ２超Ｅ１未満のエネルギーを印加すれば結晶構造Ａへの遷移の可能性が高まる。
図３に戻って、結晶層２は結晶層１とは異なる組成を有する層であり、積層方向に結晶層１を挟み込むことにより、結晶層１の上記の遷移動作を補助する役割を果たす。したがって、結晶層２の結晶構造が遷移する必要はない。但し、結晶層２の結晶構造が遷移しても構わない。
結晶層２は、結晶格子が六方晶でありｃ軸が積層方向に配向していることが好ましい。これによれば、結晶層１に含まれる原子の移動に寄与する空洞領域が結晶層２の結晶格子ごとに形成されることから、結晶層１の上記の遷移動作が容易となる。具体的には、結晶層２の材料としてはアンチモン（Ｓｂ）を主成分とするカルコゲン化合物を挙げることができ、結晶層１がゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物である場合、結晶層２はアンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物や、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物であることが好ましい。特に、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物であることが最も好ましい。
より具体的には、結晶層１の材料としてゲルマニウム（Ｇｅ）とテルル（Ｔｅ）の比が１：１であるカルコゲン化合物（ＧｅＴｅ）を用いた場合、結晶層２の材料としては、アンチモン（Ｓｂ）とテルル（Ｔｅ）の比が２：３であるカルコゲン化合物（Ｓｂ２Ｔｅ３）を用いることが好ましい。
図５は、結晶層１の材料としてＧｅＴｅを用い、結晶層２の材料としてＳｂ２Ｔｅ３を用いた場合における結晶構造の変化を説明するための模式図であり、（ａ）は結晶構造Ａを示し、（ｂ）は結晶構造Ｂを示している。また、（ｃ）は結晶構造Ａから結晶構造Ｂ（またはその逆）への遷移中における結晶構造を示している。
図５（ａ）に示すように、結晶層１が結晶構造Ａを取っている場合にはゲルマニウム原子はテルルにより構成されるＮａＣｌ型の立方格子のほぼ中心から僅かに逸れた場所に位置し、これにより、ＮａＣｌ型の立方格子のコーナーにあるテルル原子とゲルマニウム原子との間に空洞領域Ｖ１が生じる。これに対し、図５（ｂ）に示すように、結晶層１が結晶構造Ｂを取っている場合にはゲルマニウム原子はコーナーにあるテルル原子とそれを取り囲む３つの面の中心に位置するテルル原子と正四面体構造をとるように位置し、これにより、空洞領域Ｖ２が生じる。すなわち、ゲルマニウム原子の位置と空洞領域の位置が入れ替わる。このように、結晶構造Ａにおいて生じる空洞領域Ｖ１に結晶構造Ｂのゲルマニウム原子が配置され、逆に、結晶構造Ｂにおいて生じる空洞領域Ｖ２に結晶構造Ａのゲルマニウム原子が配置される。これにより、安定した結晶構造間における遷移が可能となる。
各結晶層１，２の積層方向における結晶格子数については１以上であれば特に限定されない。すなわち、結晶層１，２のそれぞれが１層の結晶格子によって構成されていても構わないし、２層以上の結晶格子によって構成されていても構わない。したがって、結晶層１を構成する１層の結晶格子を［１］と表記し、結晶層２を構成する１層の結晶格子を［２］と表記した場合、［１２１２１２１２・・・］と１結晶格子ずつ積層しても構わないし、［１１２２１１２２・・・］と２結晶格子ずつ積層しても構わない。
また、各結晶層１の積層方向における結晶格子数と、各結晶層２の積層方向における結晶格子数とが一致している必要はない。したがって、［１２２１２２１２２・・・］のように、結晶層１と結晶層２の結晶格子比を１：２としても構わないし、［１２２２２１２２２２・・・］のように結晶層１と結晶層２の結晶格子比を１：４としても構わない。さらには、各結晶層１の積層方向における格子数が全て一致している必要もなく、同様に、各結晶層２の積層方向における格子数が全て一致している必要もない。したがって、［１２２１１２１２２・・・］と積層しても構わない。
但し、結晶層１は構成原子の位置が可逆的に入れ替わる層であることから、各結晶層１の積層方向における結晶格子数は少ない方がコヒーレント性に優れ、より高速な遷移動作を行うことが可能となる。この点を考慮すれば、各結晶層１を１層の結晶格子によって構成することが好ましい。すなわち、［１２１２１２１２・・・］としたり、［１２２１２２１２２・・・］としたり、［１２２２２１２２２２・・・］とすることが好ましい。
図６は、メモリセルＭＣとライト回路２６及びリード回路２７との接続関係を説明するための模式図である。
図６に示すように、メモリセルＭＣに含まれる超格子積層体ＳＬは、上部電極４及びビット線ＢＬを介して、ライト回路２６及びリード回路２７に接続されている。ライト回路２６及びリード回路２７は、図１に示したデータ入出力回路２５に含まれる回路ブロックである。
ライト回路２６は、リセット回路２６ａとセット回路２６ｂとを含んでいる。上述の通り、結晶層１が結晶構造Ａである状態がセット状態であり、結晶層１が結晶構造Ｂである状態がリセット状態である。リセット回路２６ａは、結晶層１を結晶構造Ａ（セット状態）から結晶構造Ｂ（リセット状態）に遷移させる。一方、セット回路２６ｂは、結晶層１を結晶構造Ｂ（リセット状態）から結晶構造Ａ（セット状態）に遷移させる。
リセット回路２６ａは、結晶構造Ａから結晶構造Ｂへの遷移に必要なエネルギーＥ１を超えるエネルギーを超格子積層体ＳＬに与える回路である。かかるエネルギーは、リセット電流Ｉｒｅｓｅｔによって与えられる。一方、セット回路２６ｂは、結晶構造Ｂから結晶構造Ａへの遷移に必要なエネルギーＥ２を超え、Ｅ１未満のエネルギーを超えるエネルギーを超格子積層体ＳＬに与える回路である。かかるエネルギーは、セット電流Ｉｓｅｔによって与えられる。超格子積層体ＳＬに与えるエネルギー量は、超格子積層体ＳＬに流す電流量によって調整することができる。したがって、本例ではＩｒｅｓｅｔ＞Ｉｓｅｔである。
図６に示すように、下部電極３及び上部電極４は、超格子積層体ＳＬを積層方向に挟むように設けられていることから、トランジスタＴをオンさせた状態でライト回路２６を用いて超格子積層体ＳＬにセット電流Ｉｓｅｔ又はリセット電流Ｉｒｅｓｅｔを流すと、電流の流れる方向は超格子積層体ＳＬの積層方向に対して垂直となる。これにより、超格子積層体ＳＬには積層方向にエネルギーが印加され、その結果、印加されたエネルギーは結晶構造の遷移に効率よく利用される。
一方、従来のようなバルク状の相変化材料においては、印加されたエネルギーの大部分がエントロピーの増大に消費され、結晶構造の遷移に利用される部分は僅かとなる。このため、従来の固体メモリにおいては、相変化を引き起こすために必要なエネルギーが比較的大きく、且つ、相変化に要する時間が比較的長いという問題があった。これに対し、本実施形態では原子配列がコヒーレント性を有していることから、印加されたエネルギーの多くが結晶構造の遷移に利用される。このため、本実施形態による固体メモリにおいては、結晶構造の遷移に必要なエネルギーが従来に比べて小さく、且つ、結晶構造の遷移に要する時間が従来に比べて短くなる。
結晶層１の材料としてＧｅＴｅ、結晶層２の材料としてＳｂ２Ｔｅ３を用いた超格子積層体ＳＬを用いた場合と、従来のバルク状のＧｅ２Ｓｂ２Ｔｅ５組成のカルコゲナイド化合物を用いた場合の相変化速度を約７０ｎｍのヒーターサイズの同一構造のテストデバイスを用いて実測すると、バルク状カルコゲナイド化合物は約２００〜３００ｎｓであるのに対して、超格子積層体ＳＬを用いた場合、約３０〜４０ｎｓと従来比１／５〜１／８の高速性能を有することが確認された。超格子積層体ＳＬを用いた場合、すなわち結晶構造Ａと結晶構造Ｂとの間の遷移が、従来のバルク状を用いた場合、すなわち非晶質と結晶との間の遷移に対して格段に高速であることを示している。超格子積層体ＳＬを用いた固体メモリはその高速動作を実現できるのみならず、セット、リセット時の電流パルス幅を格段に短くできることから実質の消費電力についても格段に低減できる。
リード回路２７は、結晶層１の結晶構造を遷移させることなく、超格子積層体ＳＬにリード電流Ｉｒｅａｄを流す役割を果たす。上述の通り、結晶構造Ａにおいては電気抵抗が相対的に低く、結晶構造Ｂにおいては電気抵抗が相対的に高くなることから、トランジスタＴをオンさせた状態で、超格子積層体ＳＬにリード電流Ｉｒｅａｄを通電することによってその電気抵抗を測定すれば、結晶層１の結晶構造が結晶構造Ａであるのか結晶構造Ｂであるのかを判別することが可能となる。リード電流Ｉｒｅａｄによって超格子積層体ＳＬに与えられエネルギーは、Ｅ２以下に設定される。すなわち、Ｉｒｅａｄ≪Ｉｓｅｔに設定される。このため、超格子積層体ＳＬにリード電流Ｉｒｅａｄを通電しても、結晶層１の結晶構造が遷移することはない。すなわち非破壊読み出しが行われる。
以上説明したように、本実施形態においては、複数のメモリセルＭＣをマトリクス状にレイアウトし、これらメモリセルＭＣに含まれる記憶素子として、電極３，４によって積層方向に挟み込まれた超格子積層体ＳＬを用いていることから、ＤＲＡＭ（Dynamic Random Access Memory）などと同様、大容量の固体メモリを提供することが可能となる。しかも、ビット線ＢＬを介して所定のエネルギーを印加しない限り、超格子積層体ＳＬに含まれる結晶層１の結晶構造が遷移しないことから、ＤＲＡＭとは異なり、データを不揮発的に記憶することが可能となる。また、本実施形態による超格子積層体ＳＬは、従来のＰＲＡＭと比べて少ないエネルギーで結晶構造が高速に遷移することから、低消費電力と高速動作を両立させることも可能となる。
次に、メモリセルＭＣのデバイス構造について説明する。
図７は第１の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図である。
図７（ａ），（ｂ）に示すメモリセルＭＣは、半導体基板１００の一部であり主面に対して垂直方向に突出するシリコンピラー１００ａをチャネルとする縦型のＭＯＳトランジスタＴと、トランジスタＴのソース／ドレインの一方に接続された超格子積層体ＳＬからなる。シリコンピラー１００ａの高さ方向における中央部には、Ｐ型の不純物がドーピングされている。
Ｘ方向に隣接するシリコンピラー１００ａは、Ｙ方向に延在する素子分離領域１０２及びゲート電極１０５（ワード線ＷＬ）によって分離されている。また、Ｙ方向に隣接するシリコンピラー１００ａは、層間絶縁膜１０７によって分離されている。シリコンピラー１００ａの周囲は、ゲート絶縁膜１０４を介してゲート電極１０５によって覆われている。これらゲート電極１０５のうち、Ｘ方向に隣接するシリコンピラー１００ａを覆う部分は互いに短絡されている一方、Ｙ方向に隣接するシリコンピラー１００ａを覆う部分は層間絶縁膜１０７によって互いに分離されている。
シリコンピラー１００ａの下部には、Ｙ方向に延在するＮ型拡散層１０３が設けられている。Ｘ方向に隣接するＮ型拡散層１０３は、素子分離領域１０２によって分離されている。また、シリコンピラー１００ａの上部には、それぞれＮ型拡散層１０６が設けられている。これにより、ゲート電極１０５に所定の電圧が印加されると、シリコンピラー１００ａをチャネルとする縦型のＭＯＳトランジスタＴがオンし、Ｎ型拡散層１０３とＮ型拡散層１０６が導通状態となる。
Ｎ型拡散層１０６の上面は、コンタクトプラグ１０８に接続されている。コンタクトプラグ１０８及び層間絶縁膜１０７の上面は、平坦面を構成している。層間絶縁膜１０７上には、層間絶縁膜１０９が設けられている。層間絶縁膜１０９にはスルーホール１０９ａが形成されており、その内壁を覆うようにサイドウォール絶縁膜１１０が設けられている。そして、サイドウォール絶縁膜１１０に囲まれた筒状の領域内には、ヒーター電極１１１が埋め込まれている。ヒーター電極１１１は、図３に示す下部電極３として機能する電極である。ヒーター電極１１１の下部は、コンタクトプラグ１０８に接続されている。
層間絶縁膜１０９、サイドウォール絶縁膜１１０及びヒーター電極１１１の上面は、平坦面を構成している。層間絶縁膜１０９上には、Ｙ方向に延在する超格子積層体ＳＬ及び上部電極１１２（ビット線ＢＬ）が設けられている。本実施形態では、超格子積層体ＳＬの積層面が平坦面であり、半導体基板１００の主面とほぼ平行である。上部電極１１２は、図３に示す上部電極４に相当する。上部電極１１２が形成された層間絶縁膜１０９上の全面には保護絶縁膜１１３が設けられ、さらにその上面に層間絶縁膜１１４が設けられている。
以上が第１の実施形態によるメモリセルＭＣのデバイス構造である。本実施形態では、超格子積層体ＳＬの積層面が平坦面であることから、結晶乱れの極めて少ない超格子積層体ＳＬを容易に形成することが可能となる。しかも、ヒーター電極１１１がサイドウォール絶縁膜１１０に囲まれた領域内に埋め込まれていることから、ヒーター電極１１１の径をリソグラフィの解像限界よりも小さくすることが可能となる。これにより、ヒーター電極１１１と上部電極１１２とが対向する領域に電流経路を制限することができ、電流密度を大きくするとともに、相変化領域を小さくすることで、セット電流やリセット電流をいっそう低減することが可能となる。
次に、第１の実施形態によるメモリセルＭＣの製造プロセスについて説明する。
図８〜図１７は、第１の実施形態によるメモリセルＭＣの製造プロセスを示す工程図である。ここで、図８（ａ）〜図１１（ａ）は略平面図であり、図８（ｂ）、図１０（ｂ）及び図１１（ｂ）はＡ−Ａ線（Ｙ方向）に沿った略断面図であり、図９（ｂ）、図１０（ｃ）及び図１１（ｃ）はＢ−Ｂ線（Ｘ方向）に沿った略断面図である。
まず、Ｐ型の不純物がドーピングされた半導体基板１００を用意し、図８（ａ），（ｂ）に示すように、その表面に島状のマスク窒化膜１０１をマトリクス状に形成する。マスク窒化膜１０１の径は約５０ｎｍ、隣接するマスク窒化膜１０１の間隔は約５０ｎｍとすることが好ましい。次に、このマスク窒化膜１０１を用いて半導体基板１００を約２００ｎｍエッチングすることにより、半導体基板１００にシリコンピラー１００ａを形成する。
次に、図９（ａ），（ｂ）に示すように、Ｘ方向に隣接するシリコンピラー１００ａ間に位置する半導体基板１００に、Ｙ方向に延在する素子分離用の溝を形成し、さらに、この溝をシリコン酸化膜で埋め込むことにより、素子分離領域１０２を形成する。
次に、図１０（ａ）〜（ｃ）に示すように、半導体基板１００にリンなどのＮ型不純物をイオン注入する。これにより、シリコンピラー１００ａ間にて露出する半導体基板１００の表面にＮ型拡散層１０３が形成される。不純物としてリンを用いる場合、ドーズ量としては２×１０１５ａｔｏｍｓ／ｃｍ２程度とすればよい。その後、活性化熱処理を行い、Ｎ型不純物を半導体基板１００の縦方向（厚み方向）及び横方向（主面と平行な方向）に拡散させる。これにより、シリコンピラー１００ａの下方までＮ型不純物が拡散し、Ｙ方向に延在するＮ型拡散層１０３が形成される。
次に、図１１（ａ）〜（ｃ）に示すように、熱酸化を行うことにより、シリコンピラー１００ａの側面にシリコン酸化膜からなるゲート絶縁膜１０４を形成する。但し、ゲート絶縁膜１０４の材料としてシリコン酸化膜を用いることは必須でなく、他の絶縁材料、例えば、シリコン酸窒化膜や、ＨｆＳｉＯＮなどの高誘電率膜を用いても構わない。
次に、Ｎ型不純物が導入されたポリシリコン膜を全面に堆積させることにより、シリコンピラー１００ａ間を埋め込み、これをエッチバックしてマスク窒化膜１０１の上部を露出させた後、さらに、Ｘ方向に延在するマスクパターン（図示せず）を用いてポリシリコン膜をパターニングする。これにより、Ｘ方向に延在するゲート電極１０５が形成される。Ｙ方向に隣接するゲート電極１０５の間隔は、例えば１５ｎｍ程度とすることができる。尚、ゲート電極１０５の材料としては、Ｎ型不純物が導入されたポリシリコンに限定されず、高融点金属膜などを用いても構わない。
次に、マスク窒化膜１０１を除去した後、図１２（ａ），（ｂ）に示すように、リンなどのＮ型不純物をイオン注入し、その後活性化熱処理を行うことにより、シリコンピラー１００ａの上部、並びに、シリコンピラー１００ａ間に位置する半導体基板１００の表面にＮ型拡散層１０６を形成する。不純物としてリンを用いる場合、ドーズ量としては２×１０１５ａｔｏｍｓ／ｃｍ２程度とすればよい。以上により、シリコンピラー１００ａの上部及び下部にソース／ドレインとなるＮ型拡散層１０３，１０６が形成される。尚、図１２（ａ）はＹ方向における断面を示し、図１２（ｂ）はＸ方向における断面を示している。
次に、図１３に示すように、全面に層間絶縁膜１０７を形成した後、層間絶縁膜１０７にコンタクトホール１０７ａを形成することにより、Ｎ型拡散層１０６を露出させる。さらに、コンタクトホール１０７ａの内部を含む全面にチタン膜、窒化チタン膜、タングステン膜を順次形成した後、ＣＭＰ法を用いて研磨を行うことにより、層間絶縁膜１０７上のこれら導電膜を除去する。これにより、コンタクトホール１０７ａの内部には、Ｎ型拡散層１０６と接続されたコンタクトプラグ１０８が埋め込まれた状態となる。尚、コンタクトプラグ１０８の材料としては、Ｎ型のドープトシリコン膜を用いても構わない。
次に、図１４に示すように、層間絶縁膜１０７上に膜厚４０ｎｍ程度の層間絶縁膜１０９を形成する。そして、層間絶縁膜１０９にスルーホール１０９ａを形成することにより、コンタクトプラグ１０８を露出させる。
次に、全面に絶縁膜を形成した後、これをエッチバックすることによって、図１５に示すように、スルーホール１０９ａの内壁を覆うサイドウォール絶縁膜１１０を形成する。サイドウォール絶縁膜１１０の材料としては、シリコン窒化膜、シリコン酸化膜などを用いることができ、膜厚は１５ｎｍ程度とすることができる。この場合、スルーホール１０９ａの開口径が４０ｎｍであれば、サイドウォール絶縁膜１１０に囲まれた筒状の領域１１０ａの径は１０ｎｍとなる。
次に、サイドウォール絶縁膜１１０に囲まれた領域１１０ａを含む全面に窒化チタン膜を形成し、ＣＭＰ法を用いて研磨を行うことにより、層間絶縁膜１０９上の窒化チタン膜を除去する。これにより、上記領域１１０ａの内部には、コンタクトプラグ１０８と接続されたヒーター電極１１１が埋め込まれた状態となる。尚、ヒーター電極１１１の材料が窒化チタン膜に限定されるものではない。これにより、リソグラフィの解像限界よりも径の小さいヒーター電極１１１を形成することができる。
次に、図１６に示すように、平坦化された層間絶縁膜１０９の表面に超格子積層体ＳＬを積層する。超格子積層体ＳＬの構造は図３を用いて説明したとおりであり、結晶層１と結晶層２が交互に積層された構造を有している。超格子積層体ＳＬの成膜は、図１８に示す分子線エピタキシー装置を用いて行うことができる。
図１８は、分子線エピタキシー装置の構造を示す模式的な断面図である。
図１８に示す分子線エピタキシー装置は、真空チャンバー３０と、真空チャンバー３０内を減圧する減圧装置３１と、真空チャンバー３０内に設けられたステージ３２と、２つのソース４１，４２とを備えている。ソース４１はＧｅＴｅであり、ソース４２はＳｂ２Ｔｅ３である。各ソース４１，４２にはそれぞれシャッタ４１ａ，４２ａが設けられており、これによりソース化合物の照射の有無を個別に選択できる。ソース４１，４２と半導体基板１００との距離は、１００ｍｍ以上であることが好ましい。これは、ソース４１，４２と半導体基板１００との距離が遠くなると、照射時間による積層量の制御性が向上するとともに、積層膜の均一性が向上し、さらには、基板表面での原子安定位置への熱的なマイグレーション効果が大きくなり、各層の結晶化に有利となるからである。かかる効果は、ソース４１，４２と半導体基板１００との距離を１００ｍｍ以上とすることによってある程度得ることができ、２００ｍｍ程度とすることにより十分に得ることができる。但し、ソース４１，４２と半導体基板１００との距離が長くなると装置が大型化するため、この点をも考慮すれば、ソース４１，４２と半導体基板１００との距離は、５０ｍｍ〜２５０ｍｍとすることが現実的である。
図１８に示す分子線エピタキシー装置を用いた超格子積層体ＳＬの成膜方法は次の通りである。
まず、図１５に示すプロセスを経た半導体基板１００をステージ３２に載置した後、減圧装置３１を用いて真空チャンバー３０の内部を所定の真空度に減圧する。半導体基板１００の温度としては、１００℃以上、４００℃以下に設定することが好ましく、３００℃程度に設定することがより好ましい。これは、１００℃未満ではＳｂ２Ｔｅ３が結晶化せずアモルファス状態となってしまうからであり、４００℃を超えるとＳｂ２Ｔｅ３などの構成要素が昇華してしまうからである。この状態で、シャッタ４２ａを開く。シャッタ４１ａは閉じたままとする。これにより、ソース４２のＳｂ２Ｔｅ３が照射され、Ｓｂ２Ｔｅ３化合物が層間絶縁膜１０９上に形成される。成膜直後においては、Ｓｂ２Ｔｅ３化合物のｃ軸は積層方向への配向が十分ではないが、膜厚が増すごとに積層方向へのｃ軸の配向強度が高まり、５ｎｍ以上成膜すれば、少なくとも表面部分においては結晶のｃ軸が積層方向に配向する。これにより、１層目の結晶層２の成膜が完了する。
次に、シャッタ４１ａを開き、シャッタ４２ａを閉じる。これにより、ソース４１のＧｅＴｅが結晶層２に照射され、ＧｅＴｅ化合物が形成される。この時、下地となる結晶層２の少なくとも表面部分においては、結晶のｃ軸が積層方向に配向していることから、その表面に成膜されるＧｅＴｅ化合物は積層方向が（１１１）面となる。このようにしてＧｅＴｅ化合物を所定の膜厚に成膜すれば、１層目の結晶層１の成膜が完了する。結晶層１の結晶格子は１層だけとすることが好ましく、この場合、膜厚は１．８ｎｍ程度となる。
次に、シャッタ４２ａを開き、シャッタ４１ａを閉じる。これにより、ソース４２のＳｂ２Ｔｅ３が結晶層１に照射され、Ｓｂ２Ｔｅ３化合物が形成される。この時、下地となる結晶層１の積層面が（１１１）配向していることから、その表面に成膜されるＳｂ２Ｔｅ３化合物のｃ軸が積層方向に配向される。このようにしてＳｂ２Ｔｅ３化合物を所定の膜厚に成膜すれば、２層目の結晶層２の成膜が完了する。２層目以降の結晶層２の結晶格子は１層だけとすることが好ましく、この場合、膜厚は１．８ｎｍ程度となる。
その後は、結晶層１の成膜と結晶層２の成膜を交互に行う。これにより、層間絶縁膜１０９の表面に結晶層１と結晶層２が交互に積層されてなる超格子積層体ＳＬが形成される。尚、超格子積層体ＳＬの形成方法としては分子線エピタキシー法に限定されるものではなく、ＡＬＤ法などを用いても構わない。
尚、超格子積層体ＳＬを結晶層２から成膜開始し、且つ、１層目となる結晶層２の膜厚を他の結晶層よりも厚く設定しているのは、結晶層２を構成するＳｂ２Ｔｅ３化合物のｃ軸を積層方向へ強配向させるためである。これについての詳細は後述する。
次に、図１７（ａ），（ｂ）に示すように、超格子積層体ＳＬの表面に窒化チタン膜を形成した後、パターニングを行うことによって、Ｙ方向に延在する上部電極１１２を形成する。上部電極１１２は、図３に示した上部電極４に相当する。Ｘ方向に隣接する上部電極１１２のピッチは、１００ｎｍ程度とすることができる。また、上部電極１１２の膜厚は３０ｎｍとすることができ、成膜方法としてはスパッタ法を用いることができる。この場合、成膜温度は２００℃程度に抑えることができる。上部電極１１２の成膜には、ＣＶＤ法、ＡＬＤ法などを用いることができるが、超格子積層体ＳＬへのダメージを考慮すると、上部電極１１２の成膜は４００℃以下で行う必要がある。尚、図１７（ａ）はＹ方向における断面を示し、図１７（ｂ）はＸ方向における断面を示している。
図１７（ｃ）は、図１７（ａ）における領域Ｃを拡大して示す断面図である。
図１７（ｃ）に示すように、超格子積層体ＳＬの積層開始面である下面はヒーター電極１１１と接しており、超格子積層体ＳＬの積層終了面である上面は上部電極１１２と接している。これにより、これら電極を介して超格子積層体ＳＬに電流を流すと、電流は超格子積層体ＳＬの積層方向に流れることになる。
その後は、図７（ａ），（ｂ）に示したように、全面にシリコン窒化膜からなる保護絶縁膜１１３を形成した後、シリコン酸化膜からなる層間絶縁膜１１４を形成すれば、第１の実施形態によるメモリセルＭＣが完成する。保護絶縁膜１１３は、超格子積層体ＳＬへの酸素の侵入を防止することによって超格子積層体ＳＬの劣化を防止する役割を果たす。超格子積層体ＳＬはパターニングによってその端部を露出させた後に酸化性雰囲気中での熱処理や、酸化シリコン膜等、層間膜に含まれる酸素が端部から侵入し、積層界面を拡散し超格子積層体ＳＬの性能を劣化させる。保護絶縁膜１１３としては酸素含有量の小さい膜が好ましく、さらには稠密な膜が適している。成膜は、プラズマＣＶＤ法を用いることが好ましい。層間絶縁膜１１４の材料としては、ＢＰＳＧ膜、ＳＯＤ膜などを用いても構わない。いずれにしても、超格子積層体ＳＬを形成した後は、プロセス温度は４００℃以下とする必要がある。
ここで、超格子積層体ＳＬを結晶層２から成膜開始し、且つ、１層目の結晶層２の膜厚を他の結晶層よりも厚く設定する意義について説明する。
１層目の結晶層２は、立方晶である結晶層１の積層面を（１１１）配向させる役割を果たす。結晶層１は、積層面が（１１１）配向している場合に最も少ないエネルギーで遷移する。したがって、超格子積層体ＳＬを含むメモリセルＭＣのデバイス特性を高めるためには、立方晶である結晶層１の積層面を（１１１）配向させる必要がある。しかしながら、結晶構造が遷移する材料、例えば上述したＧｅＴｅ化合物は、スパッタリング法、分子線エピタキシー（ＭＢＥ）、ＡＬＤ法またはＣＶＤ法などの気相成長法を用いて堆積させても、下地の状態によっては（１１１）面が積層面とはならない。超格子積層体ＳＬを結晶層２から成膜開始し、且つ、１層目の結晶層２の膜厚を他の結晶層よりも厚く設定しているのは、このような問題を解決するためである。
つまり、超格子積層体ＳＬを結晶層２から成膜開始し、且つ、１層目の結晶層２の膜厚を他の結晶層よりも厚く設定すると、これが結晶層１に対する配向層として機能し、結晶層１の積層面が（１１１）面となる。
図１９（ａ）は、ｃ軸配向した結晶層２を示す図であり、図１９（ｂ）は結晶層１の（１１１）面を示す図である。
図１９（ａ）に示すように、六方晶である結晶層２（Ｓｂ２Ｔｅ３）をｃ軸配向させると、積層面２ａは六角形となる。このため、ｃ軸配向した結晶層２の表面にＮａＣｌ型の立方晶である結晶層１（ＧｅＴｅ）を堆積させると、図１９（ｂ）に示す（１１１）面が積層面１ａとなる。すなわち、立方晶の（１１１）面は図１９（ｂ）に示すように三角形であることから、ｃ軸配向した結晶層２の積層面２ａと整合する（図１９（ａ）に示す符号１ａ参照）。このため、ｃ軸配向した結晶層２の表面に立方晶である結晶層１を堆積させると、（１１１）面が積層面１ａとなるのである。これに対し、このような配向層として機能する結晶層２が存在しなければ、結晶層１は例えば（１００）面に配向してしまい、この場合、超格子構造体に多くの格子乱れが形成されてしまう。
Ｓｂ２Ｔｅ３化合物は、スパッタリング法、分子線エピタキシー法、ＡＬＤ法またはＣＶＤなどの気相成長法を用いて堆積させるとｃ軸を積層方向に配向する。但し、成膜直後においては、ｃ軸の積層方向への配向が十分ではなく、膜厚が増すごとに積層方向へのｃ軸の配向強度が高まる。具体的には、１層目の結晶層２の膜厚の厚さとしては３ｎｍ以上であることが好ましく、５ｎｍ以上であることがより好ましい。これは、１層目の結晶層２の膜厚が３ｎｍ未満であるとｃ軸への配向強度が不十分となり、その結果、結晶層１の積層面を（１１１）配向させる機能が十分に得られないからであり、１層目の結晶層２の膜厚が５ｎｍ以上であるとｃ軸への配向強度が十分となり、その結果、結晶層１の積層面がほぼ完全に（１１１）配向するからである。かかる観点からは１層目の結晶層２の膜厚を過度に厚くする必要はなく、したがって１層目の結晶層２の膜厚は５ｎｍ以上、１０ｎｍ以下であることが特に好ましい。
尚、２層目以降の結晶層２は、積層面が（１１１）配向した結晶層１の表面に形成されるため、直ちにｃ軸配向する。したがって、２層目以降の結晶層１についても、積層面を（１１１）配向させることが可能となる。
但し、本発明において、超格子積層体ＳＬの１層目をＳｂ２Ｔｅ３からなる結晶層２とすることは必須でない。
次に、本発明の第２の実施形態によるメモリセルＭＣの構造について説明する。
図２０は第２の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図であり、（ｃ）は（ａ）に示す領域Ｃを拡大して示す略断面図である。
図２０（ａ），（ｂ）に示すメモリセルＭＣは、層間絶縁膜１０９よりも上方部分の構造が図７（ａ），（ｂ）に示したメモリセルＭＣ（第１の実施形態）と相違している。その他の点については第１の実施形態によるメモリセルＭＣと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態では、層間絶縁膜１０９上に層間絶縁膜２０１が設けられ、層間絶縁膜２０１に設けられたスルーホール２０１ａ内に超格子積層体ＳＬ及び上部電極２０２の一部が埋め込まれている。より具体的には、超格子積層体ＳＬの積層面は、スルーホール２０１ａの底面及び内壁に沿って設けられ、さらに、超格子積層体ＳＬによって囲まれた領域内に上部電極２０２が設けられている。超格子積層体ＳＬ及び上部電極２０２はＹ方向に延在している。
本実施形態によれば、超格子積層体ＳＬの積層面がスルーホール２０１ａの底面及び内壁に沿って設けられている。ヒーター電極１１１と上部電極２０２との対向領域をさらに小さくしてこの領域に電流経路を制限することで電流密度を大きく、相変化領域を小さくできるため、より少ない電流で高速に書き換えが可能となる。また、超格子積層体ＳＬはドライエッチングでパターニングした際に露出部分にダメージを受ける場合があるが、本構造では上部電極２０２と超格子積層体ＳＬを他セルと分離するためのエッチング領域が、相変化領域からスルーホール２０１ａの高さがあるため離れており、エッチングによる影響を受けにくいという利点もある。
第２の実施形態によるメモリセルＭＣの製造プロセスは次の通りである。
まず、図８〜図１５に示したプロセスを実行した後、図２１に示すように、シリコン窒化膜からなる層間絶縁膜２０１を形成し、さらに、パターニングを行うことによってスルーホール２０１ａを形成することにより、ヒーター電極１１１の上面を露出させる。層間絶縁膜２０１の膜厚は４０ｎｍ程度とすることができ、スルーホール２０１ａの径Ｄ０は３０ｎｍ程度とすることができる。
次に、図２２に示すように、スルーホール２０１ａの内部を含む全面に超格子積層体ＳＬを成膜する。これにより、超格子積層体ＳＬは、スルーホール２０１ａの底面及び内壁に沿って積層されることになる。但し、本実施形態では、スルーホール２０１ａが超格子積層体ＳＬに完全に埋め込まれないよう、超格子積層体ＳＬの膜厚を制御する。超格子積層体ＳＬの膜厚としては、８ｎｍ程度に設定される。本実施形態では、ＡＬＤ法によって超格子積層体ＳＬを成膜することが好ましいが、基本的な成膜方法は、第１の実施形態にて説明した通りであり、結晶層２から成膜開始し、且つ、１層目の結晶層２の膜厚を他の結晶層よりも厚く設定することが好ましい。
そして、図２０（ａ），（ｂ）に示したように、超格子積層体ＳＬの表面に窒化チタン膜を形成した後、パターニングを行うことによって、Ｙ方向に延在する上部電極２０２を形成する。上部電極２０２の膜厚は３０ｎｍとすることができ、成膜方法としてはＡＬＤ法を用いることができる。その後は、図示しないが、全面にシリコン窒化膜からなる保護絶縁膜を形成した後、シリコン酸化膜からなる層間絶縁膜を形成すれば、第２の実施形態によるメモリセルＭＣが完成する。
次に、本発明の第３の実施形態によるメモリセルＭＣの構造について説明する。
図２３は第３の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図であり、（ｃ）は（ａ）に示す領域Ｃを拡大して示す略断面図である。
図２３（ａ），（ｂ）に示すメモリセルＭＣは、層間絶縁膜２０１よりも上方部分の構造が図２０（ａ），（ｂ）に示したメモリセルＭＣ（第２の実施形態）と相違している。その他の点については第２の実施形態によるメモリセルＭＣと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態では、層間絶縁膜２０１の上面が平坦化されており、平坦化された層間絶縁膜２０１上に第２の上部電極３０１（ビット線ＢＬ）が設けられている。第２の上部電極３０１は、スルーホール２０１ａに埋め込まれた超格子積層体ＳＬ及び上部電極２０２に接しており、Ｙ方向に延在している。第２の実施形態同様、電流経路を制限することで電流密度を大きく、相変化領域を小さくできるため、より少ない電流で高速に書き換えが可能となる。また、本実施形態では、ＣＭＰにて上部電極２０２及び超格子積層体ＳＬを分離しているため、エッチングによる分離に比べ、エッチングで形成された生成物の除去が不要となる。さらに、超格子積層体ＳＬが第２の上部電極３０１によって覆われ、積層断面（積層方向における面）が露出しないことから、超格子積層体ＳＬの劣化を防止する保護絶縁膜などを省略することが可能となる。
第３の実施形態によるメモリセルＭＣの製造プロセスは次の通りである。
まず、図８〜図１５、図２１及び図２２に示したプロセスを実行した後、図２４に示すように、窒化チタン膜を形成した後、ＣＭＰ法によって研磨を行うことにより、層間絶縁膜２０１の上面を露出させる。これにより、超格子積層体ＳＬ及び上部電極２０２がスルーホール２０１ａに埋め込まれた状態となる。次に、平坦化された層間絶縁膜２０１上に窒化チタンを約３０ｎｍ形成し、パターニングを行うことによって、Ｙ方向に延在する第２の上部電極３０１を形成すれば、第３の実施形態によるメモリセルＭＣが完成する。
次に、本発明の第４の実施形態によるメモリセルＭＣの構造について説明する。
図２５は第４の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図であり、（ｃ）は（ａ）に示す領域Ｃを拡大して示す略断面図である。
図２５（ａ），（ｂ）に示すメモリセルＭＣは、スルーホール２０１ａの内部の構造が図２３（ａ），（ｂ）に示したメモリセルＭＣ（第３の実施形態）と相違している。その他の点については第３の実施形態によるメモリセルＭＣと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態では、層間絶縁膜２０１に設けられたスルーホール２０１ａが超格子積層体ＳＬによって埋め込まれている。つまり、スルーホール２０１ａ内には上部電極が存在しない。本実施形態では、超格子積層体ＳＬがスルーホール２０１ａ内に埋設されており、かつ、その積層面は、スルーホール２０１ａの底面及び内壁に沿って設けられている。ヒーター電極１１１、上部電極３０１間に電流を流したとき、スルーホール２０１ａ底面近傍の超格子積層体ＳＬの積層面は水平方向であるため、この領域に限り、超格子積層体ＳＬの積層面に垂直に電流が流れ、超格子積層体ＳＬのその他の領域は積層面に平行に流れる。積層面に垂直に電流が流れる場合、積層界面を横切る方向に電流が流れるため、エネルギーが相変化に効率よく利用されるのに対して、積層面に平行に流れる場合は、比較的低抵抗層を流れ、積層界面を横切る電流成分が格段に少ないためエネルギーは相変化に寄与しない。結果として相変化領域はスルーホール２０１ａ底面近傍に制限される。ヒーター電極１１１と上部電極３０１との間の電流経路をスルーホール２０１ａ内に制限することで電流密度を大きくしていることと、相変化領域をスルーホール２０１ａ底面近傍に制限いるため、低電流で高速に相変化を起こさせることが可能となる。また、上部電極をスルーホール２０１ａ内部に形成する必要がないので、より簡便な方法で電極を形成することが出来、かつ、上部電極３０１を相変化領域から離すことによって、超格子積層体ＳＬの相変化領域からの熱拡散を防止する利点を有している。
第４の実施形態によるメモリセルＭＣの製造プロセスは次の通りである。
まず、図８〜図１５及び図２２に示したプロセスを実行した後、図２６に示すように、スルーホール２０１ａが超格子積層体ＳＬに完全に埋め込まれるよう、スルーホール２０１ａの内部を含む全面に超格子積層体ＳＬを成膜する。スルーホール２０１ａを超格子積層体ＳＬよって完全に埋め込むためには、超格子積層体ＳＬの膜厚を３０ｎｍ程度に設定すればよい。
次に、図２７に示すように、ＣＭＰ法によって研磨を行うことにより、層間絶縁膜２０１の上面を露出させる。これにより、スルーホール２０１ａに埋め込まれた超格子積層体ＳＬがメモリセルＭＣごとに分離される。次に、平坦化された層間絶縁膜２０１上に窒化チタンを約３０ｎｍ形成し、パターニングを行うことによって、Ｙ方向に延在する上部電極３０１を形成すれば、第４の実施形態によるメモリセルＭＣが完成する。
次に、本発明の第５の実施形態によるメモリセルＭＣの構造について説明する。
図２８は第５の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図であり、（ｃ）は（ａ）に示す領域Ｃを拡大して示す略断面図である。
図２８（ａ），（ｂ）に示すメモリセルＭＣは、スルーホール２０１ａがテーパー状である点が図２０（ａ），（ｂ）に示したメモリセルＭＣ（第２の実施形態）と相違している。その他の点については第２の実施形態によるメモリセルＭＣと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態では、スルーホール２０１ａの内径がヒーター電極１１１に近いほど小さくなるテーパー形状を有している。超格子積層体ＳＬもテーパー状のスルーホール２０１ａの内壁に沿って形成されることから、その積層面は半導体基板１００の主面に対して斜めとなる。但し、超格子積層体ＳＬのうち、スルーホール２０１ａの底部に形成された部分においては、積層面が半導体基板１００の主面とほぼ平行となる。本実施形態によれば、上部電極２０２はヒーター電極１１１の方向に凸形状をしており、かつ、先端部を有する形状が得られる。ヒーター電極１１１と上部電極２０２の間に電流を流した場合、電流は上部電極２０２の先端部に集中することから、格段に電流密度を大きくでき、かつ、相変化領域を上部電極２０２の先端部近傍に制限でき、エネルギーが効率的に超格子積層体ＳＬに与えられ、高速化、低電流化に寄与する。
第５の実施形態によるメモリセルＭＣの製造プロセスは次の通りである。
まず、図８〜図１５に示したプロセスを実行した後、図２９に示すように、層間絶縁膜２０１を形成し、さらに、パターニングを行うことによってテーパー状のスルーホール２０１ａを形成する。テーパー状のスルーホール２０１ａは、例えば、トップ径Ｄ１を４０ｎｍ程度、ボトム径Ｄ２を２０ｎｍ程度とすればよい。スルーホール２０１ａをテーパー状とするためには、例えばウェットエッチングなどの等方エッチングを行えばよい。また、スルーホール２０１ａの内壁にサイドウォールを設けるなどしてスルーホール２０１ａの上部を丸めることでもスルーホール２０１ａの内径を小さく設定することで上部電極２０２の先端部を得ることができる。
次に、図３０に示すように、スルーホール２０１ａの内部を含む全面に超格子積層体ＳＬを成膜する。これにより、超格子積層体ＳＬは、スルーホール２０１ａの底面及び内壁に沿って積層されることになる。本実施形態では、スルーホール２０１ａが超格子積層体ＳＬに完全に埋め込まれないよう、超格子積層体ＳＬの膜厚を制御する。超格子積層体ＳＬの膜厚としては、例えば７ｎｍ程度に設定される。
そして、図２８（ａ），（ｂ）に示したように、超格子積層体ＳＬの表面に窒化チタン膜を形成した後、パターニングを行うことによって、Ｙ方向に延在する上部電極２０２を形成する。上部電極２０２の膜厚は３０ｎｍとすることができ、成膜方法としてはＡＬＤ法を用いることができる。その後は、図示しないが、全面にシリコン窒化膜からなる保護絶縁膜を形成した後、シリコン酸化膜からなる層間絶縁膜を形成すれば、第５の実施形態によるメモリセルＭＣが完成する。
次に、本発明の第６の実施形態によるメモリセルＭＣの構造について説明する。
図３１は第６の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図であり、（ｃ）は（ｂ）に示す領域Ｃを拡大して示す略断面図である。
図３１（ａ），（ｂ）に示すメモリセルＭＣは、層間絶縁膜１０７よりも上方部分の構造が図７（ａ），（ｂ）に示したメモリセルＭＣ（第１の実施形態）と相違している。その他の点については第１の実施形態によるメモリセルＭＣと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態では、層間絶縁膜１０７上に層間絶縁膜６０１が設けられ、層間絶縁膜６０１に設けられたスルーホール６０１ａの内壁がサイドウォール絶縁膜６０２よって覆われている。そして、サイドウォール絶縁膜６０２に囲まれた筒状領域内に、下部電極６０３及び超格子積層体ＳＬが埋め込まれている。具体的には、筒状領域の下部に下部電極６０３が埋め込まれ、筒状領域の上部に超格子積層体ＳＬが埋め込まれている。超格子積層体ＳＬのうち、筒状領域の底部に形成された部分においては、積層面が半導体基板１００の主面とほぼ平行となる。
層間絶縁膜６０１の上面は平坦化されており、その表面には、Ｙ方向に延在する上部電極６０４が設けられている。本実施形態によれば、下部電極６０３及び超格子積層体ＳＬが細い筒状の領域内に埋め込まれていることから、下部電極６０３と上部電極６０４との間の電流経路を細い筒状の領域内に制限することで電流密度を大きくしていることと、相変化領域を細い筒状の領域内の下部電極６０３と超格子積層体ＳＬとの接触面近傍に制限することで、高速で、かつ低電流で相変化を引き起こすことが可能である。また、超格子積層体ＳＬをＣＭＰで加工しているため、エッチングによる加工工程で行われる生成物の除去が必要なくなることと、超格子積層体ＳＬが上部電極６０４によって覆われ、積層断面（積層方向における面）が露出しないことから、超格子積層体ＳＬの劣化を防止する保護絶縁膜などを省略することが可能となる。
第６の実施形態によるメモリセルＭＣの製造プロセスは次の通りである。
まず、図８〜図１３に示したプロセスを実行した後、図３２に示すように、厚さ７０ｎｍ程度の層間絶縁膜６０１を形成し、さらに、パターニングを行うことによってスルーホール６０１ａを形成することにより、コンタクトプラグ１０８の上面を露出させる。スルーホール６０１ａの径Ｄ３は４０ｎｍ程度とすることができる。
次に、全面に絶縁膜を形成した後、これをエッチバックすることによって、図３３に示すように、スルーホール６０１ａの内壁を覆うサイドウォール絶縁膜６０２を形成する。サイドウォール絶縁膜６０２の膜厚は１０ｎｍ程度とすることができる。この場合、スルーホール６０１ａの開口径が４０ｎｍであれば、サイドウォール絶縁膜６０２に囲まれた筒状領域の径は２０ｎｍとなる。
次に、サイドウォール絶縁膜６０２に囲まれた筒状領域を含む全面に窒化チタン膜を形成し、ＣＭＰ法を用いて研磨を行うことにより、層間絶縁膜１０７上の窒化チタン膜を除去する。これにより、筒状領域の内部には、コンタクトプラグ１０８と接続されたヒーター電極６０３が埋め込まれた状態となる。これにより、リソグラフィの解像限界よりも径の小さいヒーター電極６０３を形成することができる。
次に、図３４に示すように、ヒーター電極６０３をエッチバックすることにより、その上面を層間絶縁膜６０１の上面からリセスさせる。リセス量は２０ｎｍ程度とすればよい。これにより、リセス領域６０２ａが形成される。
次に、図３５に示すように、リセス領域６０２ａの内部を含む全面に超格子積層体ＳＬを成膜する。これにより、超格子積層体ＳＬは、リセス領域６０２ａの底面及び内壁に沿って積層されることになる。本実施形態では、リセス領域６０２ａが超格子積層体ＳＬに完全に埋め込まれるよう、超格子積層体ＳＬの膜厚を制御する。超格子積層体ＳＬの膜厚としては、１０ｎｍ程度に設定すればよい。
次に、図３６（ａ），（ｂ）に示すように、ＣＭＰ法によって研磨を行うことにより、層間絶縁膜６０１の上面を露出させる。これにより、リセス領域６０２ａに埋め込まれた超格子積層体ＳＬがメモリセルＭＣごとに分離される。次に、平坦化された層間絶縁膜６０１上に窒化チタンを約３０ｎｍ形成し、パターニングを行うことによって、Ｙ方向に延在する上部電極６０４を形成すれば、第６の実施形態によるメモリセルＭＣが完成する。
次に、本発明の第７の実施形態によるメモリセルＭＣの構造について説明する。
図３７は第７の実施形態によるメモリセルＭＣのデバイス構造を示す図であり、（ａ）はビット線方向（Ｙ方向）に沿った略断面図であり、（ｂ）はワード線方向（Ｘ方向）に沿った略断面図である。
図３７（ａ），（ｂ）に示すメモリセルＭＣは、スイッチングデバイスであるＭＯＳトランジスタがダイオードに置き換えられている点において、図７（ａ），（ｂ）に示したメモリセルＭＣ（第１の実施形態）と相違している。その他の点については第１の実施形態によるメモリセルＭＣと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態では、シリコンピラー１００ａの下部にＮ型拡散層７０１が形成され、上部にＰ型拡散層７０２が形成されている。これにより、Ｐ型拡散層７０２とＮ型拡散層７０１によってＰＮ接合ダイオードが形成される。ＰＮ接合ダイオードの接合面は、図３７（ａ），（ｂ）に示すように、半導体基板１００の主面と平行にシリコンピラー１００ａ内に設けられる。本実施形態では、スイッチングデバイスがダイオードであることから、ゲート絶縁膜やゲート電極は不要である。
本実施形態によれば、スイッチングデバイスとしてダイオードを用いていることから、ＭＯＳトランジスタを用いた場合と比べて大きなオン電流を得ることが可能となる。しかも、縦型のＭＯＳトランジスタに比べて製造プロセスが簡素化されることから、製造コストを低減することも可能となる。
図３８は、図１に示した固体メモリ１０を用いたデータ処理システム８００の構成を示すブロック図である。
図３８に示すデータ処理システム８００は、データプロセッサ８２０と、図１に示した固体メモリ１０が、システムバス８１０を介して相互に接続された構成を有している。データプロセッサ８２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などが挙げられるが、これらに限定されない。図３８においては簡単のため、システムバス８１０を介してデータプロセッサ８２０と固体メモリ１０とが接続されているが、システムバス８１０を介さずにローカルなバスによってこれらが接続されていても構わない。
また、図３８には、簡単のためシステムバス８１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図３８に示すデータ処理システム８００では、ストレージデバイス８４０、Ｉ／Ｏデバイス８５０、ＲＯＭ８６０がシステムバス８１０に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス８４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス８５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス８５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図３８に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
図３９は、図３に示した超格子積層体ＳＬを不良アドレス記憶回路に利用した例による固体メモリ９００のブロック図である。
図３９に示す固体メモリ９００は、電極３，４に挟み込まれた超格子積層体ＳＬをユーザエリア９１０に含まれる不良アドレスを記憶する不良アドレス記憶回路９２０に使用している。ユーザエリア９１０とは、ユーザによって書き替え可能なメモリセル領域であり、メモリセルの種類としては、ＤＲＡＭセル、ＳＲＡＭセル、フラッシュメモリセルなどが挙げられる。これらメモリセルには製造段階で不良アドレスが発見されることがあり、発見された不良アドレスに対応するメモリセルは、冗長メモリセル９１１に置換される。これにより、不良アドレスが救済される。不良アドレス記憶回路９２０はこのような不良アドレスを記憶する回路であり、図３９に示す例では、不良アドレス記憶回路９２０を構成するメモリセルに超格子積層体ＳＬを利用している。このように、超格子積層体ＳＬを用いたメモリセルは、ユーザエリア９１０以外のメモリセルとして利用することも可能である。
図４０は、図３に示した超格子積層体ＳＬをプログラムエリアに利用した例によるデータ処理装置１０００のブロック図である。
図４０に示すデータ処理装置１０００は、ＣＰＵなどのデータ処理回路１０１０に付随して設けられたプログラムエリア１０２０を備えており、プログラムエリア１０２０に保持されたプログラムに基づいてデータ処理回路１０１０が所定の動作を行う。図４０に示すデータ処理装置１０００では、このようなプログラムエリア１０２０を構成するメモリセルとして、電極３，４に挟み込まれた超格子積層体ＳＬを利用している。このように、超格子積層体ＳＬを用いたメモリセルは、メモリデバイス以外のデバイスに含まれるメモリセルとして利用することも可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態の超格子積層体ＳＬは、結晶層１と結晶層２が交互に複数繰り返し積層された構造を有しているが、積層数については特に限定されず、少なくとも結晶層１の上下に結晶層２が形成されていれば足りる。したがって、１層の結晶層１とこれを挟み込む２層の結晶層２があれば足りる。
また、「上部電極」及び「下部電極」の名称は、物理的な位置関係を規定するものではなく、便宜上、電流源が接続される側の電極を「上部電極」と呼び、接地される側の電極を「下部電極」と呼んでいるに過ぎない。したがって、単に、「上部電極」とは一対の電極の一方を指し、「下部電極」とは一対の電極の他方を指すに過ぎない。
１ 結晶層（第１の結晶層）
１ａ 結晶層１の積層面
２ 結晶層（第２の結晶層）
３ 下部電極
４ 上部電極
１０ 固体メモリ
１１ メモリセルアレイ
２１ アドレスラッチ回路
２２ コマンドデコーダ
２３ ロウ系制御回路
２４ カラム系制御回路
２５ データ入出力回路
２６ ライト回路
２６ａ リセット回路
２６ｂ セット回路
２７ リード回路
３０ 真空チャンバー
３１ 減圧装置
３２ ステージ
４１，４２ ソース
４１ａ，４２ａ シャッタ
１００ 半導体基板
１００ａ シリコンピラー
１０１ マスク窒化膜
１０２ 素子分離領域
１０３，１０６ Ｎ型拡散層
１０４ ゲート絶縁膜
１０５ ゲート電極
１０７，１０９ 層間絶縁膜
１０７ａ コンタクトホール
１０８ コンタクトプラグ
１０９ａ スルーホール
１１０ サイドウォール絶縁膜
１１０ａ 筒状の領域
１１１ ヒーター電極
１１２ 上部電極
１１３ 保護絶縁膜
１１４ 層間絶縁膜
２０１ 層間絶縁膜
２０１ａ スルーホール
２０２ 上部電極
３０１ 上部電極
６０１ 層間絶縁膜
６０１ａ スルーホール
６０２ サイドウォール絶縁膜
６０２ａ リセス領域
６０３ 下部電極
６０３ ヒーター電極
６０４ 上部電極
７０１ Ｎ型拡散層
７０２ Ｐ型拡散層
８００ データ処理システム
８１０ システムバス
８２０ データプロセッサ
８４０ ストレージデバイス
８５０ Ｉ／Ｏデバイス
９００ 固体メモリ
９１０ ユーザエリア
９１１ 冗長メモリセル
９２０ 不良アドレス記憶回路
１０００ データ処理装置
１０１０ データ処理回路
１０２０ プログラムエリア
ＳＬ 超格子積層体
ＳＬａ 超格子積層体の一方の面
ＳＬｂ 超格子積層体の他方の面

Claims (24)

  1. 互いに対向する第１及び第２の電極と、
    前記第１及び第２の電極に挟まれ、互いに組成の異なる第１及び第２の結晶層を含む複数の結晶層が積層されてなる超格子積層体と、を備え
    前記超格子積層体の少なくとも一部は、前記第１及び第２の結晶層の積層面が前記第１及び第２の電極の対向方向と交差しており、
    前記超格子積層体に含まれる前記第１の結晶層は、相変化化合物からなることを特徴とする固体メモリ。
  2. 前記第１の電極が埋め込まれた第１の層間絶縁膜をさらに備え、
    前記超格子積層体は、前記第１の層間絶縁膜上に設けられていることを特徴とする請求項１に記載の固体メモリ。
  3. 前記第１の層間絶縁膜に形成された第１のスルーホールの内壁を覆うサイドウォール絶縁膜をさらに備え、
    前記第１の電極は、前記サイドウォール絶縁膜に囲まれた領域内に設けられていることを特徴とする請求項２に記載の固体メモリ。
  4. 前記超格子積層体の積層面が平坦面であることを特徴とする請求項２又は３に記載の固体メモリ。
  5. 前記第１の層間絶縁膜上に設けられ、第２のスルーホールが形成された第２の層間絶縁膜をさらに備え、
    前記超格子積層体の積層面は、前記第２のスルーホールの底面及び内壁に沿って設けられていることを特徴とする請求項２又は３に記載の固体メモリ。
  6. 前記第２の電極の少なくとも一部は、前記超格子積層体によって囲まれた領域内に設けられていることを特徴とする請求項５に記載の固体メモリ。
  7. 前記第２のスルーホールは、前記超格子積層体によって埋め込まれていることを特徴とする請求項５に記載の固体メモリ。
  8. 前記第２のスルーホールは、前記第１の電極に近いほど内径が小さくなるテーパー形状を有していることを特徴とする５乃至７のいずれか一項に記載の固体メモリ。
  9. 第１のスルーホールが形成された第１の層間絶縁膜と、
    前記第１のスルーホールの内壁を覆うサイドウォール絶縁膜と、をさらに備え、
    前記第１の電極及び超格子積層体は、前記サイドウォール絶縁膜に囲まれた領域内に設けられていることを特徴とする請求項１に記載の固体メモリ。
  10. 前記第２の電極の少なくとも一部は、前記第１の電極に最も近い部分において径が最小となる凸型形状を有していることを特徴とする１乃至９のいずれか一項に記載の固体メモリ。
  11. 前記超格子積層体の積層面に沿った方向における端面を覆う保護絶縁膜をさらに備えることを特徴とする１乃至１０のいずれか一項に記載の固体メモリ。
  12. 前記超格子積層体に含まれる前記第１の結晶層は、前記第１及び第２の電極によって与えられる電気的エネルギーによって、結晶状態が可逆的に遷移することを特徴とする請求項１乃至１１のいずれか一項に記載の固体メモリ。
  13. 前記超格子積層体に含まれる前記第１の結晶層は、前記第１及び第２の電極によって与えられる電気的エネルギーによって、構成原子の位置が可逆的に入れ替わることを特徴とする請求項１乃至１２のいずれか一項に記載の固体メモリ。
  14. 前記第１の結晶層は、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物であることを特徴とする請求項１３に記載の固体メモリ。
  15. 前記第１の結晶層は、ゲルマニウム（Ｇｅ）とテルル（Ｔｅ）が１：１の割合であるカルコゲン化合物であり、エネルギーの印加によるゲルマニウム原子の移動により、１個のゲルマニウム原子が４個のテルル原子に配位する第１の結晶構造と、１個のゲルマニウム原子が６個のテルル原子に配位する第２の結晶構造との間で可逆的に遷移することを特徴とする請求項１４に記載の固体メモリ。
  16. 前記第２の結晶層は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物であることを特徴とする請求項１３乃至１５のいずれか一項に記載の固体メモリ。
  17. 前記超格子積層体は、前記第１の結晶層と前記第２の結晶層が交互に複数繰り返して積層された構造を有しており、
    前記第２の結晶層のうち、前記第１の電極に最も近い第２の結晶層は、他の第２の結晶層よりも膜厚が厚いことを特徴とする請求項１６に記載の固体メモリ。
  18. 前記第１及び第２の電極を介して前記超格子積層体にライト電流を流すことにより、前記第１の結晶層の構成原子の位置を移動させるライト回路と、
    前記第１の結晶層の構成原子の位置を移動させることなく、前記第１及び第２の電極を介して前記超格子積層体にリード電流を流すリード回路と、をさらに備えることを特徴とする請求項１３乃至１７のいずれか一項に記載の固体メモリ。
  19. 前記ライト回路は、前記第１の結晶層を第１の結晶構造から第２の結晶構造に遷移させるセット回路と、前記第１の結晶層を前記第２の結晶構造から前記第１の結晶構造に遷移させるリセット回路とを含んでいることを特徴とする請求項１８に記載の固体メモリ。
  20. 前記第１の電極に電気的に接続されたスイッチングデバイスをさらに備え、
    前記スイッチングデバイスは、半導体基板の主面に対して垂直方向に突出するシリコンピラーをチャネルとする縦型のＭＯＳトランジスタであることを特徴とする請求項１乃至１９のいずれか一項に記載の固体メモリ。
  21. 前記第１の電極に電気的に接続されたスイッチングデバイスをさらに備え、
    前記スイッチングデバイスは、アノード及びカソードの少なくとも一方が半導体基板の主面に対して垂直方向に突出するシリコンピラーに形成されたダイオードであることを特徴とする請求項１乃至１９のいずれか一項に記載の固体メモリ。
  22. 固体メモリと、
    データプロセッサと、
    前記固体メモリと前記データプロセッサとを接続するシステムバスと、を備えるデータ処理システムであって、
    前記固体メモリに含まれるメモリセルは、
    互いに対向する第１及び第２の電極と、
    前記第１及び第２の電極に挟まれ、互いに組成の異なる第１及び第２の結晶層を含む複数の結晶層が積層されてなる超格子積層体と、を備え
    前記超格子積層体の少なくとも一部は、前記第１及び第２の結晶層の積層面が前記第１及び第２の電極の対向方向と交差しており、
    前記超格子積層体に含まれる前記第１の結晶層は、相変化化合物からなることを特徴とするデータ処理システム。
  23. データの書き替えが可能なユーザエリアと、
    前記ユーザエリアに含まれる不良アドレスを記憶する不良アドレス記憶回路と、を備える固体メモリであって、
    前記不良アドレス記憶回路に含まれるメモリセルは、
    互いに対向する第１及び第２の電極と、
    前記第１及び第２の電極に挟まれ、互いに組成の異なる第１及び第２の結晶層を含む複数の結晶層が積層されてなる超格子積層体と、を備え
    前記超格子積層体の少なくとも一部は、前記第１及び第２の結晶層の積層面が前記第１及び第２の電極の対向方向と交差しており、
    前記超格子積層体に含まれる前記第１の結晶層は、相変化化合物からなることを特徴とする固体メモリ。
  24. プログラムエリアと、
    前記プログラムエリアに保持されたプログラムに基づいて所定の動作を行うデータ処理回路と、を備えるデータ処理装置であって、
    前記プログラムエリアに含まれるメモリセルは、
    互いに対向する第１及び第２の電極と、
    前記第１及び第２の電極に挟まれ、互いに組成の異なる第１及び第２の結晶層を含む複数の結晶層が積層されてなる超格子積層体と、を備え
    前記超格子積層体の少なくとも一部は、前記第１及び第２の結晶層の積層面が前記第１及び第２の電極の対向方向と交差しており、
    前記超格子積層体に含まれる前記第１の結晶層は、相変化化合物からなることを特徴とするデータ処理装置。
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