JP2002164746A - カスコード増幅回路及びフォールデッド・カスコード増幅回路 - Google Patents
カスコード増幅回路及びフォールデッド・カスコード増幅回路Info
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Abstract
(57)【要約】
【課題】 少ない素子数による構成でありながら、出力
動作範囲を狭たり回路の応答性を損ねることなく増幅利
得の大きなカスコード増幅回路を提供する。 【解決手段】 Ｎチャネル型のＭＯＳトランジスタＭ３
のソース、ドレイン、Ｐチャネル型のＭＯＳトランジス
タＭ４のソース、ドレイン、Ｎチャネル型のＭＯＳトラ
ンジスタＭ５、Ｍ６のなすカレントミラーを介して、出
力端子をドレインに設けたＭＯＳトランジスタＭ２のソ
ースからゲートに負帰還をかけることにより、ＭＯＳト
ランジスタＭ３の動作はＭＯＳトランジスタＭ２のソー
スの電圧低下の影響を受けず、広い出力動作範囲が得ら
れるとともに、ＭＯＳトランジスタのゲート・ドレイン
容量に対するミラー効果を抑えて応答速度の低下を抑え
る。
動作範囲を狭たり回路の応答性を損ねることなく増幅利
得の大きなカスコード増幅回路を提供する。 【解決手段】 Ｎチャネル型のＭＯＳトランジスタＭ３
のソース、ドレイン、Ｐチャネル型のＭＯＳトランジス
タＭ４のソース、ドレイン、Ｎチャネル型のＭＯＳトラ
ンジスタＭ５、Ｍ６のなすカレントミラーを介して、出
力端子をドレインに設けたＭＯＳトランジスタＭ２のソ
ースからゲートに負帰還をかけることにより、ＭＯＳト
ランジスタＭ３の動作はＭＯＳトランジスタＭ２のソー
スの電圧低下の影響を受けず、広い出力動作範囲が得ら
れるとともに、ＭＯＳトランジスタのゲート・ドレイン
容量に対するミラー効果を抑えて応答速度の低下を抑え
る。
Description
【０００１】
【発明の属する技術分野】本発明はカスコード増幅回路
及びフォールデッド・カスコード増幅回路に関するもの
である。
及びフォールデッド・カスコード増幅回路に関するもの
である。
【０００２】
【従来の技術】現在、ＭＯＳトランジスタ構成のカスコ
ード増幅回路は比較的ゲート容量の影響による信号遅延
が少ないことから、各種集積回路装置の動作周波数の増
大に伴って広く利用されている。
ード増幅回路は比較的ゲート容量の影響による信号遅延
が少ないことから、各種集積回路装置の動作周波数の増
大に伴って広く利用されている。
【０００３】カスコード増幅回路の基本構成は、図５に
示すように同一導電型、例えばＮチャネル型のＭＯＳト
ランジスタｍ１、ｍ２をカスコード接続し、ソースを電
源端子ＶＳＳ（０Ｖ）に接続した側のＭＯＳトランジス
タｍ１のゲートに入力信号を印加し、ドレインに電流源
を接続し、ゲートにバイアス電圧を印加したＭＯＳトラ
ンジスタｍ２のドレインに出力端子を設けたものであ
る。このようなカスコード増幅回路における増幅利得の
増大は、カスコード増幅回路の出力トランジスタのソー
スからゲートに対して負帰還をかけることによってなさ
れる。これについて以下に述べる。
示すように同一導電型、例えばＮチャネル型のＭＯＳト
ランジスタｍ１、ｍ２をカスコード接続し、ソースを電
源端子ＶＳＳ（０Ｖ）に接続した側のＭＯＳトランジス
タｍ１のゲートに入力信号を印加し、ドレインに電流源
を接続し、ゲートにバイアス電圧を印加したＭＯＳトラ
ンジスタｍ２のドレインに出力端子を設けたものであ
る。このようなカスコード増幅回路における増幅利得の
増大は、カスコード増幅回路の出力トランジスタのソー
スからゲートに対して負帰還をかけることによってなさ
れる。これについて以下に述べる。
【０００４】図５において、ＭＯＳトランジスタｍ２の
ゲート端子には固定バイアス電圧Vbiasが与えられてい
る。いま、ＭＯＳトランジスタｍ１、ｍ２の伝達コンダ
クタンスをそれぞれ ｇｍ1、ｇｍ2、出力抵抗値をそれ
ぞれ ｒo1、ｒo2、また、このカスコード増幅回路の出
力抵抗値をｒoとおくと、このカスコード増幅回路の増
幅利得は、ｇｍ1・ｒoと表される。ここで、ｒoを
ｒo1、ｒo2を用いて表すと、
ゲート端子には固定バイアス電圧Vbiasが与えられてい
る。いま、ＭＯＳトランジスタｍ１、ｍ２の伝達コンダ
クタンスをそれぞれ ｇｍ1、ｇｍ2、出力抵抗値をそれ
ぞれ ｒo1、ｒo2、また、このカスコード増幅回路の出
力抵抗値をｒoとおくと、このカスコード増幅回路の増
幅利得は、ｇｍ1・ｒoと表される。ここで、ｒoを
ｒo1、ｒo2を用いて表すと、
【式１】 となる。したがって、このカスコード増幅回路の増幅利
得は
得は
【式２】 と表すことができる。いま、ＭＯＳトランジスタｍ２の
ゲート端子に固定バイアス電圧Vbiasを与える代わり
に、ＭＯＳトランジスタｍ２のソースからそのゲートに
対して利得Ａの負帰還をかけると、出力抵抗値ｒoは、
ゲート端子に固定バイアス電圧Vbiasを与える代わり
に、ＭＯＳトランジスタｍ２のソースからそのゲートに
対して利得Ａの負帰還をかけると、出力抵抗値ｒoは、
【式３】 に変化する。したがって、このカスコード増幅回路の増
幅利得は、
幅利得は、
【式４】 となり、負帰還をかけることによって、増幅利得が約Ａ
倍に増大することが分かる。これは次のように言い換え
ることができる。すなわち、このカスコード増幅回路の
出力値の変化に伴うＭＯＳトランジスタｍ２の出力抵抗
値の変化は、ＭＯＳトランジスタｍ２のソース電圧の変
化をもたらすが、ＭＯＳトランジスタｍ２のソースから
そのゲートへの負帰還は、ＭＯＳトランジスタｍ２の出
力抵抗値の、出力値に依存した変化を抑制するように働
く。その結果、このカスコード増幅回路の出力抵抗は高
抵抗として見え、増幅利得が増大する。
倍に増大することが分かる。これは次のように言い換え
ることができる。すなわち、このカスコード増幅回路の
出力値の変化に伴うＭＯＳトランジスタｍ２の出力抵抗
値の変化は、ＭＯＳトランジスタｍ２のソース電圧の変
化をもたらすが、ＭＯＳトランジスタｍ２のソースから
そのゲートへの負帰還は、ＭＯＳトランジスタｍ２の出
力抵抗値の、出力値に依存した変化を抑制するように働
く。その結果、このカスコード増幅回路の出力抵抗は高
抵抗として見え、増幅利得が増大する。
【０００５】ところで、図５の回路の出力動作範囲は、
ＭＯＳトランジスタｍ１が飽和領域内にある条件によっ
て決まる。すなわち、ＭＯＳトランジスタｍ１のドレイ
ン・ノードｘの電圧をＶｘ、ＭＯＳトランジスタｍ１の
ゲート・ソース間電圧をＶｇｓ1、しきい値電圧をＶｔ
ｈ1すると、Ｖｘ＞Ｖｇｓ1−Ｖｔｈ1で規定される。
ＭＯＳトランジスタｍ１が飽和領域内にある条件によっ
て決まる。すなわち、ＭＯＳトランジスタｍ１のドレイ
ン・ノードｘの電圧をＶｘ、ＭＯＳトランジスタｍ１の
ゲート・ソース間電圧をＶｇｓ1、しきい値電圧をＶｔ
ｈ1すると、Ｖｘ＞Ｖｇｓ1−Ｖｔｈ1で規定される。
【０００６】以上の負帰還を実際のカスコード増幅回路
では、図６、７に示すように実現している。
では、図６、７に示すように実現している。
【０００７】図６は、最も簡素な構成によって増幅利得
の増大を行ったカスコード増幅回路である。この構成に
おいては、ＭＯＳトランジスタｍ１、ｍ２と能動負荷ｉ
1とからなるカスコード増幅回路に、ＭＯＳトランジス
タｍ３と能動負荷ｉ2とからなる増幅回路による負帰還
がかけられている。いま、例えば出力電圧の変化によっ
てＭＯＳトランジスタｍ２の抵抗値が下がったとする
と、ノードｘの電圧は上昇を開始するが、負帰還の作用
によってＭＯＳトランジスタｍ２のゲート電圧が下がる
ために、ＭＯＳトランジスタｍ２の抵抗値の低下が抑制
される。このように、ＭＯＳトランジスタｍ３と能動負
荷ｉ2とからなる増幅回路による負帰還は、ＭＯＳトラ
ンジスタｍ２の抵抗値の変化を抑制する働きがあり、増
幅利得の増大効果がある。しかしながら、図６の回路に
おいて、ＭＯＳトランジスタｍ１のドレインｘの電圧Ｖ
ｘは、ＭＯＳトランジスタｍ３の動作を保証するために
少なくともＶｘ＞Ｖｔｈ3（Ｖｔｈ3はＭＯＳトランジス
タｍ３のしきい値電圧）という電圧関係を満たさねばな
らず、図５の回路の場合と比較して、出力動作範囲が狭
くなるという問題点があった。また、ＭＯＳトランジス
タｍ３のゲート・ドレイン間容量に対するミラー効果に
よって、ノードｘにおける極の周波数が低くなり、カス
コード増幅回路の応答が遅くなるという問題点を有して
いた。さらにまた、図６の構成では、ＭＯＳトランジス
タｍ２のソース端子電圧ＶｘはＭＯＳトランジスタｍ３
と能動負荷ｉ2により決定されるが、ＭＯＳトランジス
タｍ３のデバイスばらつき、あるいは能動負荷ｉ2の値
の変化により、Ｖｘの値がばらつくという問題点をも有
していた。
の増大を行ったカスコード増幅回路である。この構成に
おいては、ＭＯＳトランジスタｍ１、ｍ２と能動負荷ｉ
1とからなるカスコード増幅回路に、ＭＯＳトランジス
タｍ３と能動負荷ｉ2とからなる増幅回路による負帰還
がかけられている。いま、例えば出力電圧の変化によっ
てＭＯＳトランジスタｍ２の抵抗値が下がったとする
と、ノードｘの電圧は上昇を開始するが、負帰還の作用
によってＭＯＳトランジスタｍ２のゲート電圧が下がる
ために、ＭＯＳトランジスタｍ２の抵抗値の低下が抑制
される。このように、ＭＯＳトランジスタｍ３と能動負
荷ｉ2とからなる増幅回路による負帰還は、ＭＯＳトラ
ンジスタｍ２の抵抗値の変化を抑制する働きがあり、増
幅利得の増大効果がある。しかしながら、図６の回路に
おいて、ＭＯＳトランジスタｍ１のドレインｘの電圧Ｖ
ｘは、ＭＯＳトランジスタｍ３の動作を保証するために
少なくともＶｘ＞Ｖｔｈ3（Ｖｔｈ3はＭＯＳトランジス
タｍ３のしきい値電圧）という電圧関係を満たさねばな
らず、図５の回路の場合と比較して、出力動作範囲が狭
くなるという問題点があった。また、ＭＯＳトランジス
タｍ３のゲート・ドレイン間容量に対するミラー効果に
よって、ノードｘにおける極の周波数が低くなり、カス
コード増幅回路の応答が遅くなるという問題点を有して
いた。さらにまた、図６の構成では、ＭＯＳトランジス
タｍ２のソース端子電圧ＶｘはＭＯＳトランジスタｍ３
と能動負荷ｉ2により決定されるが、ＭＯＳトランジス
タｍ３のデバイスばらつき、あるいは能動負荷ｉ2の値
の変化により、Ｖｘの値がばらつくという問題点をも有
していた。
【０００８】図７は、図６の回路の問題点を回避しつつ
増幅利得の増大を行えるように、改良されたカスコード
増幅回路である。この構成においては、ＭＯＳトランジ
スタｍ１、ｍ２と能動負荷ｉ1とからなるカスコード増
幅回路に、ＭＯＳトランジスタｍ１、ｍ２とは逆の導電
型のＭＯＳトランジスタｍ３を用いて構成されるフォー
ルデッド・カスコード増幅回路によって、ｍ２に負帰還
をかけている。ＭＯＳトランジスタｍ３がＭＯＳトラン
ジスタｍ１とは逆の導電型のＭＯＳトランジスタである
ことにより、ＭＯＳトランジスタｍ１のドレイン電圧の
低下がＭＯＳトランジスタｍ３の動作を阻害することは
なく、負帰還回路によってカスコード増幅回路の出力電
圧範囲が狭くなることがないという利点がある。また、
ＭＯＳトランジスタｍ３のドレイン・ノードがＭＯＳト
ランジスタｍ１２のソースにカスコード接続されている
ために、ＭＯＳトランジスタｍ３のゲート・ドレイン間
容量に対するミラー効果が抑制されるという利点があ
る。また、図７の負帰還部は、ＭＯＳトランジスタｍ３
とＭＯＳトランジスタｍ１１とで構成される差動入力部
を持つので、ＭＯＳトランジスタｍ１１のゲート端子に
固定バイアス電圧を与えることで、ＭＯＳトランジスタ
ｍ２のソース端子電圧を調整できるという利点を有して
いる。
増幅利得の増大を行えるように、改良されたカスコード
増幅回路である。この構成においては、ＭＯＳトランジ
スタｍ１、ｍ２と能動負荷ｉ1とからなるカスコード増
幅回路に、ＭＯＳトランジスタｍ１、ｍ２とは逆の導電
型のＭＯＳトランジスタｍ３を用いて構成されるフォー
ルデッド・カスコード増幅回路によって、ｍ２に負帰還
をかけている。ＭＯＳトランジスタｍ３がＭＯＳトラン
ジスタｍ１とは逆の導電型のＭＯＳトランジスタである
ことにより、ＭＯＳトランジスタｍ１のドレイン電圧の
低下がＭＯＳトランジスタｍ３の動作を阻害することは
なく、負帰還回路によってカスコード増幅回路の出力電
圧範囲が狭くなることがないという利点がある。また、
ＭＯＳトランジスタｍ３のドレイン・ノードがＭＯＳト
ランジスタｍ１２のソースにカスコード接続されている
ために、ＭＯＳトランジスタｍ３のゲート・ドレイン間
容量に対するミラー効果が抑制されるという利点があ
る。また、図７の負帰還部は、ＭＯＳトランジスタｍ３
とＭＯＳトランジスタｍ１１とで構成される差動入力部
を持つので、ＭＯＳトランジスタｍ１１のゲート端子に
固定バイアス電圧を与えることで、ＭＯＳトランジスタ
ｍ２のソース端子電圧を調整できるという利点を有して
いる。
【０００９】
【発明が解決しようとする課題】しかしながら、図７の
構成は、多くのトランジスタ素子数を必要とし、回路規
模が大きくなり過ぎるというだけでなく、トランジスタ
の多段直列接続で構成されているために、低電源電圧動
作が困難になるという問題点を有している。
構成は、多くのトランジスタ素子数を必要とし、回路規
模が大きくなり過ぎるというだけでなく、トランジスタ
の多段直列接続で構成されているために、低電源電圧動
作が困難になるという問題点を有している。
【００１０】
【課題を解決するための手段】本発明のカスコード増幅
回路は、同じ導電型である第１、第２および第３のＭＯ
Ｓトランジスタとこれらと逆の導電型である第４のＭＯ
Ｓトランジスタとを含み、上記第２のＭＯＳトランジス
タのソースは上記第１のＭＯＳトランジスタのドレイン
と接続しており、上記第２のＭＯＳトランジスタのドレ
インは出力端子と接続しており、上記第３のＭＯＳトラ
ンジスタのゲートを第１の差動入力端子とし、ソースを
第２の差動入力端子とし、ドレインを差動出力端子とす
る差動増幅回路が設けてあり、上記第４のＭＯＳトラン
ジスタのソースを上記差動出力端子と接続してなる負荷
回路が設けてあり、上記負荷回路を介した差動出力端子
からの出力を反転増幅する反転増幅回路が設けてあり、
上記第１の差動入力端子に所定の固定バイアス電圧を印
加し、上記第２の差動入力端子を上記第２のＭＯＳトラ
ンジスタのソースに接続し、上記反転増幅回路の出力端
子を上記第２のＭＯＳトランジスタのゲートに接続し
て、上記第２のＭＯＳトランジスタのソースからゲート
に至る負帰還回路が設けてあることを特徴とする。
回路は、同じ導電型である第１、第２および第３のＭＯ
Ｓトランジスタとこれらと逆の導電型である第４のＭＯ
Ｓトランジスタとを含み、上記第２のＭＯＳトランジス
タのソースは上記第１のＭＯＳトランジスタのドレイン
と接続しており、上記第２のＭＯＳトランジスタのドレ
インは出力端子と接続しており、上記第３のＭＯＳトラ
ンジスタのゲートを第１の差動入力端子とし、ソースを
第２の差動入力端子とし、ドレインを差動出力端子とす
る差動増幅回路が設けてあり、上記第４のＭＯＳトラン
ジスタのソースを上記差動出力端子と接続してなる負荷
回路が設けてあり、上記負荷回路を介した差動出力端子
からの出力を反転増幅する反転増幅回路が設けてあり、
上記第１の差動入力端子に所定の固定バイアス電圧を印
加し、上記第２の差動入力端子を上記第２のＭＯＳトラ
ンジスタのソースに接続し、上記反転増幅回路の出力端
子を上記第２のＭＯＳトランジスタのゲートに接続し
て、上記第２のＭＯＳトランジスタのソースからゲート
に至る負帰還回路が設けてあることを特徴とする。
【００１１】本発明のカスコード増幅回路は、上記第１
のＭＯＳトランジスタのゲートを入力端子とすることが
好ましく、上記差動増幅回路の第２の差動入力端子と上
記第２のMOSトランジスタのソースとの接続点に入力端
子を設け、当該入力端子に信号電流を加えることも好ま
しい。
のＭＯＳトランジスタのゲートを入力端子とすることが
好ましく、上記差動増幅回路の第２の差動入力端子と上
記第２のMOSトランジスタのソースとの接続点に入力端
子を設け、当該入力端子に信号電流を加えることも好ま
しい。
【００１２】また、本発明のフォールデッド・カスコー
ド増幅回路は、上記カスコード増幅回路からなる第1乃
至第４の回路を含み、上記第１および第２の回路におけ
る第１乃至第３の各ＭＯＳトランジスタは第１の導電型
であるとともに第４のＭＯＳトランジスタは上記第１の
導電型とは逆の第２の導電型であり、上記第３および第
４の回路における第１乃至第３の各ＭＯＳトランジスタ
は上記第２の導電型であるとともに第４のＭＯＳトラン
ジスタは上記第１の導電型であり、上記第１および第３
の回路における上記第２の各ＭＯＳトランジスタの各ド
レインを接続して第１の共通出力端子とし、上記第２お
よび第４の回路における上記第２の各ＭＯＳトランジス
タの各ドレインを接続して第２の共通出力端子とし、上
記第１および第２の回路における上記第２の各ＭＯＳト
ランジスタの各ソースまたは上記第３および第４の回路
における上記第２の各ＭＯＳトランジスタの各ソースを
それぞれ第１、第２の入力端子に接続し、第５および第
６の各MOSトランジスタの各ソースを共通に接続してな
る差動回路を設けてあり、上記第５および第６の各ＭＯ
Ｓトランジスタの各ドレインをそれぞれ上記第１、第２
の入力端子に接続し、上記第５および第６の各ＭＯＳト
ランジスタは、上記第１、第２の入力端子を設けた上記
第２の各ＭＯＳトランジスタとは逆の導電型であり、上
記第５および第６の各ＭＯＳトランジスタの各ゲートを
それぞれ第１、第２の共通入力端子としてあり、上記第
１、第２の各共通入力端子に入力信号を供給し、上記第
１、第２の各共通出力端子から出力信号を発生すること
を特徴としている。
ド増幅回路は、上記カスコード増幅回路からなる第1乃
至第４の回路を含み、上記第１および第２の回路におけ
る第１乃至第３の各ＭＯＳトランジスタは第１の導電型
であるとともに第４のＭＯＳトランジスタは上記第１の
導電型とは逆の第２の導電型であり、上記第３および第
４の回路における第１乃至第３の各ＭＯＳトランジスタ
は上記第２の導電型であるとともに第４のＭＯＳトラン
ジスタは上記第１の導電型であり、上記第１および第３
の回路における上記第２の各ＭＯＳトランジスタの各ド
レインを接続して第１の共通出力端子とし、上記第２お
よび第４の回路における上記第２の各ＭＯＳトランジス
タの各ドレインを接続して第２の共通出力端子とし、上
記第１および第２の回路における上記第２の各ＭＯＳト
ランジスタの各ソースまたは上記第３および第４の回路
における上記第２の各ＭＯＳトランジスタの各ソースを
それぞれ第１、第２の入力端子に接続し、第５および第
６の各MOSトランジスタの各ソースを共通に接続してな
る差動回路を設けてあり、上記第５および第６の各ＭＯ
Ｓトランジスタの各ドレインをそれぞれ上記第１、第２
の入力端子に接続し、上記第５および第６の各ＭＯＳト
ランジスタは、上記第１、第２の入力端子を設けた上記
第２の各ＭＯＳトランジスタとは逆の導電型であり、上
記第５および第６の各ＭＯＳトランジスタの各ゲートを
それぞれ第１、第２の共通入力端子としてあり、上記第
１、第２の各共通入力端子に入力信号を供給し、上記第
１、第２の各共通出力端子から出力信号を発生すること
を特徴としている。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を実施例に基づき詳細に説明する。図１は本発
明の第１の実施例のカスコード増幅回路を示す回路図で
ある。２つの同じ導電型、ここではＮチャネル型のＭＯ
ＳトランジスタＭ１、Ｍ２と能動負荷Ｉ1とからカスコ
ード増幅回路の出力部が構成される。ＭＯＳトランジス
タＭ１のゲートには入力端子ＩＮが、ＭＯＳトランジス
タＭ２のドレインには出力端子ＯＵＴが設けられてい
る。ＭＯＳトランジスタＭ２のソースにこれと同じＮチ
ャネル型のＭＯＳトランジスタＭ３のソースが接続され
る。ＭＯＳトランジスタＭ３のドレインには、定電流源
である能動負荷Ｉ2と、ＭＯＳトランジスタＭ３と逆の
導電型、ここではＰチャネル型のＭＯＳトランジスタＭ
４のソースが接続される。ＭＯＳトランジスタＭ４のド
レインにはＭＯＳトランジスタＭ３と同じ導電型のＭＯ
ＳトランジスタＭ５のドレイン、ゲートおよびＭＯＳト
ランジスタＭ５と同じ導電型のＭＯＳトランジスタＭ６
のゲートが接続され、ＭＯＳトランジスタＭ６のドレイ
ンは能動負荷Ｉ3に接続されるとともに、ＭＯＳトラン
ジスタＭ２のゲートに接続されている。ＭＯＳトランジ
スタＭ３およびＭＯＳトランジスタＭ４のゲートには所
定の固定バイアス電圧が印加され、ＭＯＳトランジスタ
Ｍ５、Ｍ６のソースは電源端子ＶＳＳ（０Ｖ）に接続さ
れている。
施の形態を実施例に基づき詳細に説明する。図１は本発
明の第１の実施例のカスコード増幅回路を示す回路図で
ある。２つの同じ導電型、ここではＮチャネル型のＭＯ
ＳトランジスタＭ１、Ｍ２と能動負荷Ｉ1とからカスコ
ード増幅回路の出力部が構成される。ＭＯＳトランジス
タＭ１のゲートには入力端子ＩＮが、ＭＯＳトランジス
タＭ２のドレインには出力端子ＯＵＴが設けられてい
る。ＭＯＳトランジスタＭ２のソースにこれと同じＮチ
ャネル型のＭＯＳトランジスタＭ３のソースが接続され
る。ＭＯＳトランジスタＭ３のドレインには、定電流源
である能動負荷Ｉ2と、ＭＯＳトランジスタＭ３と逆の
導電型、ここではＰチャネル型のＭＯＳトランジスタＭ
４のソースが接続される。ＭＯＳトランジスタＭ４のド
レインにはＭＯＳトランジスタＭ３と同じ導電型のＭＯ
ＳトランジスタＭ５のドレイン、ゲートおよびＭＯＳト
ランジスタＭ５と同じ導電型のＭＯＳトランジスタＭ６
のゲートが接続され、ＭＯＳトランジスタＭ６のドレイ
ンは能動負荷Ｉ3に接続されるとともに、ＭＯＳトラン
ジスタＭ２のゲートに接続されている。ＭＯＳトランジ
スタＭ３およびＭＯＳトランジスタＭ４のゲートには所
定の固定バイアス電圧が印加され、ＭＯＳトランジスタ
Ｍ５、Ｍ６のソースは電源端子ＶＳＳ（０Ｖ）に接続さ
れている。
【００１４】ＭＯＳトランジスタＭ１、Ｍ２はそれぞれ
第１及び第２のＭＯＳトランジスタである。ＭＯＳトラ
ンジスタＭ３は第３のＭＯＳトランジスタであり、その
ゲートが第１の差動入力端子、ソースが第２の差動入力
端子であり、差動増幅回路を構成する。ＭＯＳトランジ
スタＭ４は第４のＭＯＳトランジスタであり、ＭＯＳト
ランジスタＭ５とともに負荷回路を構成する。ＭＯＳト
ランジスタＭ５はＭ６とともにカレントミラーを構成し
ている。ＭＯＳトランジスタＭ６と能動負荷Ｉ 3とは反
転増幅回路を構成している。
第１及び第２のＭＯＳトランジスタである。ＭＯＳトラ
ンジスタＭ３は第３のＭＯＳトランジスタであり、その
ゲートが第１の差動入力端子、ソースが第２の差動入力
端子であり、差動増幅回路を構成する。ＭＯＳトランジ
スタＭ４は第４のＭＯＳトランジスタであり、ＭＯＳト
ランジスタＭ５とともに負荷回路を構成する。ＭＯＳト
ランジスタＭ５はＭ６とともにカレントミラーを構成し
ている。ＭＯＳトランジスタＭ６と能動負荷Ｉ 3とは反
転増幅回路を構成している。
【００１５】次に本例の動作について説明する。ＭＯＳ
トランジスタＭ２のソースであるノードｘの電圧変動と
して差動増幅回路の第２の入力端子（すなわち、ＭＯＳ
トランジスタＭ３のソース）に伝わる。上記差動増幅回
路の第１の入力端子への小信号交流入力電圧をν1、上
記差動増幅回路の第２の入力端子への小信号交流入力電
圧をν2、ＭＯＳトランジスタＭ３の伝達コンダクタン
スをｇｍM3、ＭＯＳトランジスタＭ３のドレイン・ソー
ス間小信号交流電流をｉds、ソース・ドレイン間小信号
交流電流をｉsdとすると、ＭＯＳトランジスタＭ３の小
信号出力電流ｉds（Ｍ３）は、
トランジスタＭ２のソースであるノードｘの電圧変動と
して差動増幅回路の第２の入力端子（すなわち、ＭＯＳ
トランジスタＭ３のソース）に伝わる。上記差動増幅回
路の第１の入力端子への小信号交流入力電圧をν1、上
記差動増幅回路の第２の入力端子への小信号交流入力電
圧をν2、ＭＯＳトランジスタＭ３の伝達コンダクタン
スをｇｍM3、ＭＯＳトランジスタＭ３のドレイン・ソー
ス間小信号交流電流をｉds、ソース・ドレイン間小信号
交流電流をｉsdとすると、ＭＯＳトランジスタＭ３の小
信号出力電流ｉds（Ｍ３）は、
【式５】 と表され、ＭＯＳトランジスタＭ３で差動増幅が行われ
る。
る。
【００１６】ＭＯＳトランジスタＭ２の出力抵抗値の変
動は、ＭＯＳトランジスタＭ２のソースであるノードｘ
の電圧変動として差動増幅回路の第２の入力端子（ＭＯ
ＳトランジスタＭ３のソース）に伝わる。上記第１の差
動増幅回路の第１の入力端子には固定バイアス電圧が与
えられており、ν1＝０であるから、上記第１のＭＯＳ
トランジスタ（Ｍ３）の小信号出力電流をｉds（Ｍ３）
とすると、
動は、ＭＯＳトランジスタＭ２のソースであるノードｘ
の電圧変動として差動増幅回路の第２の入力端子（ＭＯ
ＳトランジスタＭ３のソース）に伝わる。上記第１の差
動増幅回路の第１の入力端子には固定バイアス電圧が与
えられており、ν1＝０であるから、上記第１のＭＯＳ
トランジスタ（Ｍ３）の小信号出力電流をｉds（Ｍ３）
とすると、
【式６】 と表される。Ｍ３はＭ４とともに定電流源である能動負
荷Ｉ2に接続されているから、ＭＯＳトランジスタＭ３
とＭＯＳトランジスタＭ４を流れる電流の和は一定であ
る。すなわち電流変化の和は０である。ＭＯＳトランジ
スタＭ４がＭＯＳトランジスタＭ３に対して逆の導電型
のＭＯＳトランジスタであるので、
荷Ｉ2に接続されているから、ＭＯＳトランジスタＭ３
とＭＯＳトランジスタＭ４を流れる電流の和は一定であ
る。すなわち電流変化の和は０である。ＭＯＳトランジ
スタＭ４がＭＯＳトランジスタＭ３に対して逆の導電型
のＭＯＳトランジスタであるので、
【式７】 が成り立つ。したがって、能動負荷Ｉ2からＭＯＳトラ
ンジスタＭ３に流れる電流がｉds（Ｍ３）だけ変化する
と、定電流源である能動負荷Ｉ2に接続されているＭＯ
ＳトランジスタＭ４に流れる電流は、ｉsd（Ｍ４）＝−
ｉds（Ｍ３）だけ変化する。この電流変化はＭＯＳトラ
ンジスタＭ５に伝えられる。ＭＯＳトランジスタＭ４に
対してＭＯＳトランジスタＭ５は逆の導電型のトランジ
スタなので、
ンジスタＭ３に流れる電流がｉds（Ｍ３）だけ変化する
と、定電流源である能動負荷Ｉ2に接続されているＭＯ
ＳトランジスタＭ４に流れる電流は、ｉsd（Ｍ４）＝−
ｉds（Ｍ３）だけ変化する。この電流変化はＭＯＳトラ
ンジスタＭ５に伝えられる。ＭＯＳトランジスタＭ４に
対してＭＯＳトランジスタＭ５は逆の導電型のトランジ
スタなので、
【式８】 という関係が成り立つ。ＭＯＳトランジスタＭ５を流れ
る電流は、ＭＯＳトランジスタＭ５、Ｍ６で構成するカ
レントミラーによって、Ｍ３に対して同極性のＭＯＳト
ランジスタＭ６のドレイン電流変化となるので、ＭＯＳ
トランジスタＭ６のドレインを能動負荷Ｉ3に接続する
ことで、反転増幅出力νoが得られる。ＭＯＳトランジ
スタＭ６のドレインからＭＯＳトランジスタＭ６と能動
負荷Ｉ2をみたときの抵抗値をＲo、ＭＯＳトランジスタ
Ｍ５、Ｍ６で構成するカレントミラーの電流比をαとお
くと、ＭＯＳトランジスタＭ６のドレインの小信号交流
出力電圧νoは、
る電流は、ＭＯＳトランジスタＭ５、Ｍ６で構成するカ
レントミラーによって、Ｍ３に対して同極性のＭＯＳト
ランジスタＭ６のドレイン電流変化となるので、ＭＯＳ
トランジスタＭ６のドレインを能動負荷Ｉ3に接続する
ことで、反転増幅出力νoが得られる。ＭＯＳトランジ
スタＭ６のドレインからＭＯＳトランジスタＭ６と能動
負荷Ｉ2をみたときの抵抗値をＲo、ＭＯＳトランジスタ
Ｍ５、Ｍ６で構成するカレントミラーの電流比をαとお
くと、ＭＯＳトランジスタＭ６のドレインの小信号交流
出力電圧νoは、
【式９】 と表される。νoはＭＯＳトランジスタＭ２のゲートに
印加される。小信号交流電圧ν2はＭＯＳトランジスタ
Ｍ２のソース電圧変動であったから、ＭＯＳトランジス
タＭ３、Ｍ４、Ｍ５、Ｍ６および能動負荷Ｉ2、Ｉ3は、
ＭＯＳトランジスタＭ２に対して負帰還回路になってい
ることが分かる。
印加される。小信号交流電圧ν2はＭＯＳトランジスタ
Ｍ２のソース電圧変動であったから、ＭＯＳトランジス
タＭ３、Ｍ４、Ｍ５、Ｍ６および能動負荷Ｉ2、Ｉ3は、
ＭＯＳトランジスタＭ２に対して負帰還回路になってい
ることが分かる。
【００１７】ＭＯＳトランジスタＭ１、Ｍ２よりなるカ
スコード増幅回路の出力部の出力動作範囲を狭めないこ
とを示す。ＭＯＳトランジスタＭ３のゲート電圧が固定
されているとすると、ＭＯＳトランジスタＭ１のドレイ
ンでありＭＯＳトランジスタＭ３のソースであるノード
ｘの電圧の低下は、ＭＯＳトランジスタＭ３のゲート・
ソース間電圧の増加を意味する。したがって、ＭＯＳト
ランジスタＭ１、Ｍ２よりなる出力部の出力振幅が大き
くなってノードｘの電圧の低下が起こっても、このこと
がＭＯＳトランジスタＭ３の動作に障害を与えることは
なく、出力部の出力動作範囲は低電圧にまで及ぶ。
スコード増幅回路の出力部の出力動作範囲を狭めないこ
とを示す。ＭＯＳトランジスタＭ３のゲート電圧が固定
されているとすると、ＭＯＳトランジスタＭ１のドレイ
ンでありＭＯＳトランジスタＭ３のソースであるノード
ｘの電圧の低下は、ＭＯＳトランジスタＭ３のゲート・
ソース間電圧の増加を意味する。したがって、ＭＯＳト
ランジスタＭ１、Ｍ２よりなる出力部の出力振幅が大き
くなってノードｘの電圧の低下が起こっても、このこと
がＭＯＳトランジスタＭ３の動作に障害を与えることは
なく、出力部の出力動作範囲は低電圧にまで及ぶ。
【００１８】また本例においては、ＭＯＳトランジスタ
Ｍ３のドレイン端子がＭＯＳトランジスタＭ４のソース
端子に接続されるカスコード型の接続になっているの
で、ＭＯＳトランジスタＭ３のドレイン端子の電圧変動
振幅は小さく、このため、回路全体の応答を遅くする原
因であるＭＯＳトランジスタＭ３のゲート・ドレイン間
容量に対するミラー効果が抑制される。これにより、ミ
ラー効果による応答速度の低下が抑えられ、高速動作の
カスコード増幅回路が実現可能となる。
Ｍ３のドレイン端子がＭＯＳトランジスタＭ４のソース
端子に接続されるカスコード型の接続になっているの
で、ＭＯＳトランジスタＭ３のドレイン端子の電圧変動
振幅は小さく、このため、回路全体の応答を遅くする原
因であるＭＯＳトランジスタＭ３のゲート・ドレイン間
容量に対するミラー効果が抑制される。これにより、ミ
ラー効果による応答速度の低下が抑えられ、高速動作の
カスコード増幅回路が実現可能となる。
【００１９】以上のように本例では、カスコード増幅回
路において増幅利得の増大が、出力動作範囲を狭めたり
回路の応答を遅くしたりすることなく、かつ、わずかな
素子数にて実現できる。本例は、多段直列接続のトラン
ジスタ数が図７の従来例における多段直列接続のトラン
ジスタ数に比べて少なく、低電源電圧動作に対して有利
である。また、本例の差動増幅回路としてのＭＯＳトラ
ンジスタＭ３において、ゲートとソースが二つの差動入
力端子として機能しているので、一方の差動入力端子で
あるＭＯＳトランジスタＭ３のゲートに印加する固定バ
イアス電圧によって、ＭＯＳトランジスタＭ２のソース
端子電圧値を調整することができる、という利点をも有
している。
路において増幅利得の増大が、出力動作範囲を狭めたり
回路の応答を遅くしたりすることなく、かつ、わずかな
素子数にて実現できる。本例は、多段直列接続のトラン
ジスタ数が図７の従来例における多段直列接続のトラン
ジスタ数に比べて少なく、低電源電圧動作に対して有利
である。また、本例の差動増幅回路としてのＭＯＳトラ
ンジスタＭ３において、ゲートとソースが二つの差動入
力端子として機能しているので、一方の差動入力端子で
あるＭＯＳトランジスタＭ３のゲートに印加する固定バ
イアス電圧によって、ＭＯＳトランジスタＭ２のソース
端子電圧値を調整することができる、という利点をも有
している。
【００２０】また、本例では図２に示すように追加素子
を設けることにより増幅利得を上げることが可能であ
る。同図において図１に示した符号と同じ符号はこれら
の図と同じ構成要素を示す。図２の構成においては、図
１における負帰還回路の増幅利得を上げるために、ＭＯ
ＳトランジスタＭ６のドレインにＭＯＳトランジスタＭ
６と同じ導電型、ここではＮチャンネル型のＭＯＳトラ
ンジスタＭ７が直列接続される。ＭＯＳトランジスタＭ
６と逆導電型、ここではＰチャネル型のＭＯＳトランジ
スタＭ８が、ＭＯＳトランジスタＭ７と能動負荷Ｉ3と
の間に挿入され、ＭＯＳトランジスタＭ７とＭＯＳトラ
ンジスタＭ８の共通のドレイン端子がＭＯＳトランジス
タＭ２のゲートに接続されている。また、位相補償の一
例として、容量Ccが、ＭＯＳトランジスタＭ３のドレイ
ンとＭＯＳトランジスタＭ２のゲートとの間に接続され
ている。ＭＯＳトランジスタＭ７、Ｍ８のゲートには所
定の固定バイアス電圧が印加されている。このような素
子の追加を行ってもなお、少ない素子数で、カスコード
増幅回路に対する負帰還を用いた増幅利得の増大を、出
力動作範囲を狭めたり回路の応答を遅くしたりすること
なく、実現することができる。
を設けることにより増幅利得を上げることが可能であ
る。同図において図１に示した符号と同じ符号はこれら
の図と同じ構成要素を示す。図２の構成においては、図
１における負帰還回路の増幅利得を上げるために、ＭＯ
ＳトランジスタＭ６のドレインにＭＯＳトランジスタＭ
６と同じ導電型、ここではＮチャンネル型のＭＯＳトラ
ンジスタＭ７が直列接続される。ＭＯＳトランジスタＭ
６と逆導電型、ここではＰチャネル型のＭＯＳトランジ
スタＭ８が、ＭＯＳトランジスタＭ７と能動負荷Ｉ3と
の間に挿入され、ＭＯＳトランジスタＭ７とＭＯＳトラ
ンジスタＭ８の共通のドレイン端子がＭＯＳトランジス
タＭ２のゲートに接続されている。また、位相補償の一
例として、容量Ccが、ＭＯＳトランジスタＭ３のドレイ
ンとＭＯＳトランジスタＭ２のゲートとの間に接続され
ている。ＭＯＳトランジスタＭ７、Ｍ８のゲートには所
定の固定バイアス電圧が印加されている。このような素
子の追加を行ってもなお、少ない素子数で、カスコード
増幅回路に対する負帰還を用いた増幅利得の増大を、出
力動作範囲を狭めたり回路の応答を遅くしたりすること
なく、実現することができる。
【００２１】なお、本例では第１、第２および第３のＭ
ＯＳトランジスタとしてＮチャネル型のＭＯＳトランジ
スタを用い、第４のＭＯＳトランジスタとしてＰチャネ
ル型のＭＯＳトランジスタを用いたが、これらとは逆の
導電型、それぞれＰチャネル型、Ｎチャネル型のＭＯＳ
トランジスタを用いても良く、その場合負荷回路、反転
増幅回路等を構成するＭＯＳトランジスタも逆の導電型
のものとする。後述の第２の実施例においても同様であ
る。
ＯＳトランジスタとしてＮチャネル型のＭＯＳトランジ
スタを用い、第４のＭＯＳトランジスタとしてＰチャネ
ル型のＭＯＳトランジスタを用いたが、これらとは逆の
導電型、それぞれＰチャネル型、Ｎチャネル型のＭＯＳ
トランジスタを用いても良く、その場合負荷回路、反転
増幅回路等を構成するＭＯＳトランジスタも逆の導電型
のものとする。後述の第２の実施例においても同様であ
る。
【００２２】次に本発明の第２の実施例について説明す
る。上述の第１の実施例では、ＭＯＳトランジスタＭ１
のゲートを入力端子としてこれに信号電圧を印加した
が、本発明はこれに限るものではなく、図３に示すよう
にＭＯＳトランジスタＭＯ１のドレインとＭＯＳトラン
ジスタＭ２のソースとＭＯＳトランジスタＭ２のソース
との接続点に信号電流入力端子ＩＩＮを追加し、信号電
流によって駆動するカスコード増幅回路としても良い。
なお、同図においてその他の構成は、負荷回路３１、反
転増幅回路３２等とブロックで示してある。
る。上述の第１の実施例では、ＭＯＳトランジスタＭ１
のゲートを入力端子としてこれに信号電圧を印加した
が、本発明はこれに限るものではなく、図３に示すよう
にＭＯＳトランジスタＭＯ１のドレインとＭＯＳトラン
ジスタＭ２のソースとＭＯＳトランジスタＭ２のソース
との接続点に信号電流入力端子ＩＩＮを追加し、信号電
流によって駆動するカスコード増幅回路としても良い。
なお、同図においてその他の構成は、負荷回路３１、反
転増幅回路３２等とブロックで示してある。
【００２３】図３に示す増幅回路は、図４に示すように
フォールデッド・カスコード増幅回路に対して適用でき
る。同図において上述の各図に示した符号と同じ符号は
これらの図と同じ構成要素を示す。カスコード増幅回路
４１は、図３に示したカスコード増幅回路と同様のもの
であり、電流源Ｉｎは第１のＭＯＳトランジスタとして
のＭＯＳトランジスタＭ１を含みこれのゲートに適当な
バイアス電圧を印加してある。カスコード増幅回路４２
はカスコード増幅回路４１を構成する各ＭＯＳトランジ
スタをそれと逆導電型のＭＯＳトランジスタに置き換え
たものであり、導電性が異なるが同様の作用、効果を奏
するものである。カスコード増幅回路４２では信号電流
入力端子ＩＩＮは廃してあり、第１のＭＯＳトランジス
タは電流源Ｉｐに含まれる。カスコード増幅回路４１、
４２はお互いの出力端子を接続して共通の出力端子ＯＵ
Ｔ１としてある。カスコード増幅回路４１、４２と同様
のカスコード増幅回路４３、５４が鏡像的に設けられて
いる。ＭＯＳトランジスタＭ９、Ｍ１０のソースは共通
の電流源Ｉｐ’に接続され、それぞれのゲートに入力端
子Ｉ１、Ｉ２が設けられ差動入力部を構成する。カスコ
ード増幅回路４１、４３の信号電流入力端子ＩＩＮ１、
ＩＩＮ２はそれぞれＭＯＳトランジスタＭ９、１２のそ
れぞれのドレインに接続される。コモンモード・フィー
ドバック回路はカスコード増幅回路４１、４３の出力端
子ＯＵＴ１、ＯＵＴ２からの出力を受けて電流源Ｉｎ、
Ｉｐの電流値を制御して出力にフィードバック制御をか
ける。このようにフォールデッド・カスコード増幅回路
を構成することにより、上述した動作により、フォール
デッド・カスコード増幅回路における増幅利得の増大
を、出力動作範囲を狭めたり回路の応答を遅くすること
なく、かつ、従来例に比べて大幅に少ない素子数で、実
現することができる。
フォールデッド・カスコード増幅回路に対して適用でき
る。同図において上述の各図に示した符号と同じ符号は
これらの図と同じ構成要素を示す。カスコード増幅回路
４１は、図３に示したカスコード増幅回路と同様のもの
であり、電流源Ｉｎは第１のＭＯＳトランジスタとして
のＭＯＳトランジスタＭ１を含みこれのゲートに適当な
バイアス電圧を印加してある。カスコード増幅回路４２
はカスコード増幅回路４１を構成する各ＭＯＳトランジ
スタをそれと逆導電型のＭＯＳトランジスタに置き換え
たものであり、導電性が異なるが同様の作用、効果を奏
するものである。カスコード増幅回路４２では信号電流
入力端子ＩＩＮは廃してあり、第１のＭＯＳトランジス
タは電流源Ｉｐに含まれる。カスコード増幅回路４１、
４２はお互いの出力端子を接続して共通の出力端子ＯＵ
Ｔ１としてある。カスコード増幅回路４１、４２と同様
のカスコード増幅回路４３、５４が鏡像的に設けられて
いる。ＭＯＳトランジスタＭ９、Ｍ１０のソースは共通
の電流源Ｉｐ’に接続され、それぞれのゲートに入力端
子Ｉ１、Ｉ２が設けられ差動入力部を構成する。カスコ
ード増幅回路４１、４３の信号電流入力端子ＩＩＮ１、
ＩＩＮ２はそれぞれＭＯＳトランジスタＭ９、１２のそ
れぞれのドレインに接続される。コモンモード・フィー
ドバック回路はカスコード増幅回路４１、４３の出力端
子ＯＵＴ１、ＯＵＴ２からの出力を受けて電流源Ｉｎ、
Ｉｐの電流値を制御して出力にフィードバック制御をか
ける。このようにフォールデッド・カスコード増幅回路
を構成することにより、上述した動作により、フォール
デッド・カスコード増幅回路における増幅利得の増大
を、出力動作範囲を狭めたり回路の応答を遅くすること
なく、かつ、従来例に比べて大幅に少ない素子数で、実
現することができる。
【００２４】
【発明の効果】本発明によれば、ゲートとソースとを二
つの差動入力端子とし、差動増幅回路として機能させた
第３のＭＯＳトランジスタのソース、ドレイン、第３の
ＭＯＳトランジスタのドレインにソースを接続した上記
第３のＭＯＳトランジスタとは逆の導電型の第４のＭＯ
Ｓトランジスタのソース、ドレイン及び反転増幅回路を
介して第２のＭＯＳトランジスタのソースからゲートに
負帰還をかけるため、第２のＭＯＳトランジスタのソー
ス電圧に拘わらず、広い出力動作範囲が得られるととも
に、第３、第４のＭＯＳトランジスタがカスコード型の
接続をとることにより、第３のＭＯＳトランジスタのゲ
ート・ドレイン間容量に対するミラー効果が抑制され、
回路応答性の低下を抑えることができる。
つの差動入力端子とし、差動増幅回路として機能させた
第３のＭＯＳトランジスタのソース、ドレイン、第３の
ＭＯＳトランジスタのドレインにソースを接続した上記
第３のＭＯＳトランジスタとは逆の導電型の第４のＭＯ
Ｓトランジスタのソース、ドレイン及び反転増幅回路を
介して第２のＭＯＳトランジスタのソースからゲートに
負帰還をかけるため、第２のＭＯＳトランジスタのソー
ス電圧に拘わらず、広い出力動作範囲が得られるととも
に、第３、第４のＭＯＳトランジスタがカスコード型の
接続をとることにより、第３のＭＯＳトランジスタのゲ
ート・ドレイン間容量に対するミラー効果が抑制され、
回路応答性の低下を抑えることができる。
【００２５】また、少ない素子数でありながら、広い出
力動作範囲を有し、回路応答性のよい、増幅利得の大き
なカスコード増幅回路が実現可能となる。素子数の減少
によって消費電力が抑えることができるとともに大きな
増幅利得が得られ、低電源電圧動作が可能となる。
力動作範囲を有し、回路応答性のよい、増幅利得の大き
なカスコード増幅回路が実現可能となる。素子数の減少
によって消費電力が抑えることができるとともに大きな
増幅利得が得られ、低電源電圧動作が可能となる。
【００２６】上記差動増幅回路として機能する第３のＭ
ＯＳトランジスタの一方の差動入力端子であるゲートに
印加する所定のバイアス電圧によって、第２のＭＯＳト
ランジスタＭのソース電圧値が調整されるため、出力動
作範囲の調整が可能となる。さらには、後段の回路に最
適な出力を発生させることができ、本発明のカスコード
増幅回路を用いた回路全体の動作安定性が向上する。
ＯＳトランジスタの一方の差動入力端子であるゲートに
印加する所定のバイアス電圧によって、第２のＭＯＳト
ランジスタＭのソース電圧値が調整されるため、出力動
作範囲の調整が可能となる。さらには、後段の回路に最
適な出力を発生させることができ、本発明のカスコード
増幅回路を用いた回路全体の動作安定性が向上する。
【００２７】本発明のカスコード増幅回路からは、少な
い素子数でありながら、広い出力動作範囲を有し、回路
応答性の良い、増幅利得の大きなフォールデッド・カス
コード増幅回路が実現可能となる。
い素子数でありながら、広い出力動作範囲を有し、回路
応答性の良い、増幅利得の大きなフォールデッド・カス
コード増幅回路が実現可能となる。
【図１】本発明の第１の実施例のカスコード増幅回路の
構成を示す回路図。
構成を示す回路図。
【図２】本発明の第１の実施例のカスコード増幅回路の
発展形を示す回路図。
発展形を示す回路図。
【図３】本発明の第２の実施例のカスコード増幅回路の
構成を示す回路図。
構成を示す回路図。
【図４】本発明の第２の実施例のカスコード増幅回路を
適用したフォールデッド・カスコード増幅回路の構成を
示す回路図。
適用したフォールデッド・カスコード増幅回路の構成を
示す回路図。
【図５】カスコード増幅回路の基本的な構成形を示す回
路図。
路図。
【図６】従来のカスコード増幅回路の構成形を示す回路
図。
図。
【図７】従来のカスコード増幅回路の構成形を示す回路
図。
図。
Ｍ１ 第１のＭＯＳトランジスタ Ｍ２ 第２のＭＯＳトランジスタ Ｍ３ 第３のＭＯＳトランジスタ（差動増幅回路、負帰
還回路） Ｍ４ 第４のＭＯＳトランジスタ（負荷回路、負帰還回
路） Ｍ５ ＭＯＳトランジスタ（反転増幅回路、負帰還回
路） Ｉ2 能動負荷（反転増幅回路、負帰還回路） Ｉ3 能動負荷（反転増幅回路、負帰還回路） ４１ 第１の回路 ４３ 第２の回路 ４２ 第３の回路 ４４ 第４の回路 ＯＵＴ１ 第１の共通出力端子 ＯＵＴ２ 第２の共通出力端子 ＩＩＮ１ 第１の入力端子 ＩＩＮ２ 第２の入力端子 Ｍ９ 第５のＭＯＳトランジスタ（差動回路） Ｍ１０ 第６のＭＯＳトランジスタ（差動回路） Ｉ１ 第１の共通入力端子 Ｉ２ 第２の共通入力端子
還回路） Ｍ４ 第４のＭＯＳトランジスタ（負荷回路、負帰還回
路） Ｍ５ ＭＯＳトランジスタ（反転増幅回路、負帰還回
路） Ｉ2 能動負荷（反転増幅回路、負帰還回路） Ｉ3 能動負荷（反転増幅回路、負帰還回路） ４１ 第１の回路 ４３ 第２の回路 ４２ 第３の回路 ４４ 第４の回路 ＯＵＴ１ 第１の共通出力端子 ＯＵＴ２ 第２の共通出力端子 ＩＩＮ１ 第１の入力端子 ＩＩＮ２ 第２の入力端子 Ｍ９ 第５のＭＯＳトランジスタ（差動回路） Ｍ１０ 第６のＭＯＳトランジスタ（差動回路） Ｉ１ 第１の共通入力端子 Ｉ２ 第２の共通入力端子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA00 AA03 BB52 CC01 CC02 DD13 DD28 EE07 FF07 FF09 5J092 AA01 AA13 CA19 CA36 CA37 CA81 CA92 FA01 FA09 FA10 FA17 HA10 HA17 KA02 KA05 KA09 KA12 MA04 MA13 MA17
Claims (4)
- 【請求項１】 同じ導電型である第１、第２および第３
のＭＯＳトランジスタとこれらと逆の導電型である第４
のＭＯＳトランジスタとを含み、 上記第２のＭＯＳトランジスタのソースは上記第１のＭ
ＯＳトランジスタのドレインと接続しており、上記第２
のＭＯＳトランジスタのドレインは出力端子と接続して
おり、 上記第３のＭＯＳトランジスタのゲートを第１の差動入
力端子とし、ソースを第２の差動入力端子とし、ドレイ
ンを差動出力端子とする差動増幅回路が設けてあり、 上記第４のＭＯＳトランジスタのソースを上記差動出力
端子と接続してなる負荷回路が設けてあり、 上記負荷回路を介した差動出力端子からの出力を反転増
幅する反転増幅回路が設けてあり、 上記第１の差動入力端子に所定の固定バイアス電圧を印
加し、上記第２の差動入力端子を上記第２のＭＯＳトラ
ンジスタのソースに接続し、上記反転増幅回路の出力端
子を上記第２のＭＯＳトランジスタのゲートに接続し
て、上記第２のＭＯＳトランジスタのソースからゲート
に至る負帰還回路が設けてあることを特徴とするカスコ
ード増幅回路。 - 【請求項２】 上記第１のＭＯＳトランジスタのゲート
を入力端子とした請求項１に記載のカスコード増幅回
路。 - 【請求項３】 上記差動増幅回路の第２の差動入力端子
と上記第２のMOSトランジスタのソースとの接続点に入
力端子を設け、当該入力端子に信号電流を加えることを
特徴とする請求項１に記載のカスコード増幅回路。 - 【請求項４】 請求項１に記載のカスコード増幅回路か
らなる第1乃至第４の回路を含み、 上記第１および第２の回路における第１乃至第３の各Ｍ
ＯＳトランジスタは第１の導電型であるとともに第４の
ＭＯＳトランジスタは上記第１の導電型とは逆の第２の
導電型であり、 上記第３および第４の回路における第１乃至第３の各Ｍ
ＯＳトランジスタは上記第２の導電型であるとともに第
４のＭＯＳトランジスタは上記第１の導電型であり、 上記第１および第３の回路における上記第２の各ＭＯＳ
トランジスタの各ドレインを接続して第１の共通出力端
子とし、 上記第２および第４の回路における上記第２の各ＭＯＳ
トランジスタの各ドレインを接続して第２の共通出力端
子とし、 上記第１および第２の回路における上記第２の各ＭＯＳ
トランジスタの各ソースまたは上記第３および第４の回
路における上記第２の各ＭＯＳトランジスタの各ソース
をそれぞれ第１、第２の入力端子に接続し、 第５および第６の各MOSトランジスタの各ソースを共通
に接続してなる差動回路を設けてあり、 上記第５および第６の各ＭＯＳトランジスタの各ドレイ
ンをそれぞれ上記第１、第２の入力端子に接続し、 上記第５および第６の各ＭＯＳトランジスタは、上記第
１、第２の入力端子を設けた上記第２の各ＭＯＳトラン
ジスタとは逆の導電型であり、 上記第５および第６の各ＭＯＳトランジスタの各ゲート
をそれぞれ第１、第２の共通入力端子としてあり、 上記第１、第２の各共通入力端子に入力信号を供給し、
上記第１、第２の各共通出力端子から出力信号を発生す
ることを特徴とするフォールデッド・カスコード増幅回
路。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010288007A (ja) * | 2009-06-10 | 2010-12-24 | Hitachi Ltd | 可変ゲイン回路 |
| JP2014519265A (ja) * | 2011-05-13 | 2014-08-07 | クゥアルコム・インコーポレイテッド | 電流バッファ |
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