JP5994939B2 - 半導体装置 - Google Patents

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Description

この発明は、高耐圧集積回路装置などの半導体装置に関する。
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのパワーデバイスは、モータ制御用のインバータのほか、大容量のＦＰＤ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：フラットパネルディスプレイ）などの電源用途、エアコンや照明といった家電用インバータなど多くの分野で広く利用されている。
従来、このパワーデバイスの駆動および制御は、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路によって行っていた。しかし、近年ＬＳＩ（大規模集積回路）技術の進歩により、定格電圧が１２００Ｖまでの高耐圧集積回路装置が実用化されている。
図１０は、モータ制御用インバータを構成するパワーモジュールと主回路駆動回路の要部構成図である（例えば、特許文献１参照）。三相モータ７０を駆動するために用いるパワーデバイスはブリッジ回路を構成し、同一パッケージに収納されたパワーモジュール７１の構造をしている。
この図１０ではパワーモジュール７１はパワーデバイスであるＩＧＢＴとダイオードによって構成されている。また、ＩＧＢＴの代わりにＭＯＳＦＥＴであっても良い。図１０ではＩＧＢＴは上アーム出力素子Ｑ１〜Ｑ３、下アーム出力素子Ｑ４〜Ｑ６、ダイオードはＤ１〜Ｄ６で示されている。
主電源ＶＣＣ２の高電位側端子（＝ＶＣＣ２Ｈ端子）は、Ｑ１、Ｑ２、Ｑ３のコレクタに接続し、低電位側端子（＝ＶＣＣ２Ｌ端子）は、Ｑ４、Ｑ５、Ｑ６のエミッタに接続する。
各ＩＧＢＴのゲートは主回路駆動回路７２の出力に接続し、パワーモジュール７１で構成されるインバータの出力Ｕ、Ｖ、Ｗは三相モータ７０に接続している。
主電源ＶＣＣ２は、通常ＡＣ１００〜４００Ｖと高電圧である。特にＱ４，Ｑ５，Ｑ６がそれぞれオフ状態で、Ｑ１，Ｑ２，Ｑ３がオン状態の時はＱ１，Ｑ２，Ｑ３のエミッタ電位がそれぞれ高電圧になる。
そのため、これらのゲートを駆動する場合にエミッタ電位より更に高い電圧で駆動しなければならない。
また、主回路駆動回路７２の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）は通常マイクロコンピュータへ接続され、そのマイクロコンピュータによりパワーモジュール７１で構成されるインバータ回路全体の制御がなされる。主回路駆動回路７２を高耐圧集積回路装置で構成した場合について一例を示す。
図１１は、主回路駆動回路を高耐圧集積回路装置で構成した場合の各要素の要部配置図である。主回路駆動回路７２は、入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやり取りを行う。主回路駆動回路７２は、ＩＧＢＴをオンオフさせる制御信号を発生させる制御回路（ＣＵ：Ｃｏｎｔｒｏｌ Ｕｎｉｔ）を備えている。また、このＣＵからの信号を、受けてＩＧＢＴのゲートを駆動し、またＩＧＢＴの過電流、を検出し、異常信号をＣＵに伝えるゲート駆動回路（ＧＤＵ：Ｇａｔｅ Ｄｒｉｖｅｒ Ｕｎｉｔ）を備えている。また、図１０のブリッジを構成するＩＧＢＴの内、高電位側に接続するＱ１，Ｑ２，Ｑ３のゲート信号およびアラーム信号について、ＶＣＣ２Ｌ端子の電位（＝ＶＣＣ２Ｌ）レベルとＶＣＣ２Ｈ端子の電位（＝ＶＣＣ２Ｈ）レベルとを媒介する働きを担うレベルシフト回路（ＬＳＵ：Ｌｅｖｅｌ Ｓｈｉｆｔ Ｕｎｉｔ）を備えている。
このＧＤＵはＱ１、Ｑ２、Ｑ３とそれぞれ接続するＧＤＵ−Ｕ、ＧＤＵ−Ｖ、ＧＤＵ−Ｗと、Ｑ４、Ｑ５、Ｑ６とそれぞれ接続するＧＤＵ−Ｘ、ＧＤＵ−Ｙ、ＧＤＵ−Ｚで構成される。ＧＤＵ−Ｕ、ＧＤＵ−Ｖ、ＧＤＵ−Ｗはそれぞれ、Ｕ−ＯＵＴ、Ｖ−ＯＵＴ、Ｗ−ＯＵＴを基準電位とする回路である。つぎにこの中のＬＳＵについて一例を示す。
図１２はＬＳＵ（レベルシフト回路）の基本構成図である。基本構成としては高耐圧ｎチャネルＭＯＳＦＥＴ６１と抵抗ＲＬ１が用いられる。高耐圧ｎチャネルＭＯＳＦＥＴ６１はＣＵ（制御回路）からの信号Ｓ１をＧＤＵ−Ｕ，Ｖ，Ｗへレベルシフトするためのものである。ＬＳＵは、高耐圧ｎチャネルＭＯＳＦＥＴ６１と抵抗ＲＬ１との間から、上アームＧＤＵへ入力される信号Ｓ２が出力される。
このＬＳＵに用いられる高耐圧ｎチャネルＭＯＳＦＥＴ６１は三相モータ７０を駆動するＩＧＢＴ（上下アーム出力素子Ｑ１〜Ｑ６）と同等の６００Ｖから１４００Ｖ程度の耐圧が要求される。
つぎに、ブートストラップシステムを同一半導体基板上に形成した、従来の高耐圧集積回路装置（ＨＶゲートドライバＩＣ）について説明する（特許文献２を参照）。
図１３は、図１０の上アーム出力素子Ｑ１を駆動する図１１に示したＧＤＵ−ＵとＧＤＵ−Ｘ、及びＬＳＵ及びブートストラップダイオードＤｂを１チップ化した場合の回路構成図である。勿論、ＧＤＵ−Ｖ，ＧＤＵ−Ｗも同様の構成をしている。
図１４は、エピタキシャル基板上に図１３に示した高耐圧集積回路装置を形成した場合の要部断面図を示し、図１３に示したＧＤＵ−Ｕ及びブートストラップダイオードＤｂを示している。
図１３に記載のＬＳＵ（レベルシフト回路）は、レベルアップ側のレベルシフト回路のみ示している。
ここで、ブートストラップ回路の動作について説明する。Ｖｂ電圧（Ｃ１の電圧）は、ＧＤＵ−Ｕに電源を供給している。一般にこのＶｂ電圧は、ＨＶゲートドライバＩＣがドライブする外部のＩＧＢＴ（Ｑ１）を確実にエンハンス（フルオン）するため、１５Ｖ程度に設定される。
このＶｂ電圧はフローティング電源の電圧であり、高周波での方形波となるＵ−ＯＵＴ電圧を基準電位とする。図１３に示すように、フローティング電源はブートストラップダイオードＤｂとブートストラップコンデンサＣ１の組み合わせによって構成される。
ブートストラップ回路が動作するのは、ローサイド側のＩＧＢＴ（Ｑ４）のゲートがオン状態のとき、Ｕ−ＯＵＴ電圧がＩＧＢＴ（Ｑ４）を通じてグランド電位まで低下する際である。このとき、ブートストラップコンデンサＣ１は、１５Ｖの低電圧電源であるＶＤＤ電源からブートストラップダイオードＤｂを通じて充電される。
また、逆にハイサイド側のＩＧＢＴ（Ｑ１）のゲートがオンしている期間では、Ｕ−ＯＵＴ端子の電圧は、ＶＣＣ２端子の電圧または、過渡的にはサージでそれ以上の高電圧になる。そのため、ブートストラップダイオードＤｂの逆耐圧は、高耐圧ｎチャネルＭＯＳＦＥＴ６１と同等の６００Ｖから１４００Ｖ程度の耐圧値が要求される。
ここで充電に使用されるブートストラップコンデンサＣ１は、１００ｎＦ以上の大容量が必要であるため、集積化は難しく、外付けのタンタルコンデンサ、セラミックコンデンサなどを使用するのが一般的である。
特許文献３には、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてｐｎダイオードを形成すれば、ブートストラップダイオードの高耐圧化と基板への正孔リークを減少させることが示唆されている。
また、特許文献４では、シリコン基板の表面に複数の溝を２次元的に配列形成した後、シリコン基板に熱処理を施すことによって、複数の溝を１つの平板状の空洞に変えることで、コストの上昇や、信頼性の低下を招かずにＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）構造を形成することが開示されている。
また、特許文献５では、基板の所望の領域に微小空洞を形成するためのイオンを注入する第１ステップと、前記第１ステップにより微小空洞が形成された基板に熱処理をする第２ステップと、を有し、前記第２ステップには、少なくとも基板を１０００℃以上の温度に曝すための高温熱処理ステップがあることで、低コストで高品質なＳＯＮ半導体基板の製造方法を提供し、また、この半導体基板の製造方法を工程中にすることで高性能な高耐圧集積回路装置を製造することができる方法が開示されている。
また、特許文献６では、ブートストラップダイオードをハイサイド駆動回路部を取り囲む高耐圧接合終端領域に配置し、ダイオードのアノード領域とカソード領域の下に空洞を形成することによって、逆耐圧がかかる際には高耐圧を維持することができ、また、ブートストラップコンデンサを充電する際には、基板への正孔リークを無くすことができることが開示されている。
また、特許文献７では、ブートストラップＦＥＴ(電界効果型トランジスタ)をハイサイド駆動回路部を取り囲む高耐圧接合終端領域の一部に配置し、ブートストラップコンデンサを充電するタイミングで、そのＦＥＴのゲートを制御するブートストラップエミュレータ機能について開示されている。
また、特許文献８では、ＳＩＭＯＸ法による薄い埋め込み酸化膜を用いても高耐圧と低スイッチング損失が得られるＳＯＩ横型半導体装置について記述されており、酸素イオン注入によって形成された部分ＳＯI基板の埋め込み酸化膜を上下に挟むように高耐圧のＩＧＢＴとＭＯＳＦＥＴが並列に配置されていることが開示されている。
図１３および図１４に示されている構成では、ハイサイド(上アーム側)のＩＧＢＴ（Ｑ１）がオフすると、Ｕ−ＯＵＴ端子の電圧はグランド電位まで引き下げられて、ブートストラップコンデンサＣ１を充電する。ブートストラップダイオードＤｂは、ｐ−基板上にＮｅｐｉ層であるｎ−層とｎ＋埋め込み層を設け、アノード拡散領域としてｐ＋拡散を形成した構造をしている。
そのため、ブートストラップコンデンサＣ１を充電する過程で、ブートストラップダイオードＤｂのアノード電極からＶＤＤ電源へ電子を供給する一方、電位の低いカソード電極へホールが供給される。
しかし、ブートストラップダイオードＤｂの順方向電圧降下（ＶＦ電圧）が２Ｖ以下の低電圧領域では、多くのホールがｎ＋埋め込み層を貫通し、グランド電位であるｐ−基板へ流れ込む。その結果、Ｕ−ＯＵＴ電圧がグランド電位まで引き下げられブートストラップコンデンサを充電する期間には、ＶＤＤ電源の高電位側端子からＨＶゲートドライバＩＣのｐ−基板のＧＮＤ端子に大きなリーク電流（漏れ電流）が発生し消費電流を増加させる。先に取り上げた特許文献６にも、ブートストラップコンデンサの充電期間にブートストラップダイオードＤｂのｐ＋領域であるアノード領域側（ＶＤＤ）からｎ＋埋め込み層を経由して、ｐ−基板にホールが抜け出しリーク電流Ｉｌｅａｋとなることが述べられている。
これは、ｐ＋領域であるアノード領域側から注入されたホールがｎ＋領域であるカソード領域側で取り込まれて少数キャリアとして電子と再結合する割合より、電位障壁の低いグランド電位に固定されたｐ−基板方向へ流れるホール成分の方が多いために起こるもので、結果的にｐ−基板へのリーク電流となってしまう。
また、特許文献６や特許文献７に示すように、ブートストラップダイオードもしくはブートストラップＦＥＴ素子を、ハイサイド駆動回路を取囲んでいる高耐圧接合終端領域に配置する際には、同じく高耐圧接合終端領域内に配置される高耐圧ｎチャネルＭＯＳＦＥＴ（図１２の６１に相当する）が一般的にはセット、リセット信号用に２つ必要であり、それぞれの配置領域に制約が発生する。
なぜなら、レベルシフト素子である高耐圧ｎチャネルＭＯＳＦＥＴは周囲を取り囲むｐ型のＧＮＤ領域をバックゲート層に、そのｐ−領域に取り囲まれた耐圧領域であるｎ−領域はドレインドリフト層として使用するのに対し、ブートストラップダイオードは、図１３に示されたＶＤＤ電位に固定され、カソード領域は同じく図１３に示されたＵ−ＶＣＣ端子に接続されるため、高耐圧ｎチャネルＭＯＳＦＥＴとブートストラップダイオードは、それぞれ近くには配置することができず、十分な距離をとるか、互いにトレンチ溝や分離用の拡散層を設けるなどの素子分離構造が別途必要となるからである。そのため、ＨＶゲートドライバＩＣのチップ面積の増大や製造コストの増加を招くこととなる。
図１５は、特許文献６に記載されている高耐圧ｎチャネルＭＯＳＦＥＴとブートストラップダイオードの両方を同じ高耐圧接合終端領域に配置した場合の平面構成図である。図１５に示されているレベルシフタ（高耐圧ｎチャネルＭＯＳＦＥＴ）のドレイン層とブートストラップダイオードのカソード領域７Ｋの電位は、上述のようにドレイン電位とＵ−ＶＣＣ端子の電位とで異なる。このために、ブートストラップダイオードの充電動作時に、ドレイン層へブートストラップダイオードのアノード領域６Ａからのホールが注入されないようにドレイン層とアノード領域６Ａとを数百μｍ程度離して配置する。また、カソード領域７Ｋで置換された電子キャリアが例えばドレインやカソード領域７Ｋが高電圧に持ち上げられる逆回復状態のときなどに高耐圧ｎチャネルＭＯＳＦＥＴのドレイン層へ誤って注入しないように、カソード領域７Ｋとドレイン層も数百μｍ程度間隔を空けることが望ましい。なぜなら、高耐圧ｎチャネルＭＯＳＦＥＴはレベルシフト素子であるため、ドレイン層に電子キャリアが注入されれば、レベルシフト回路の誤動作を招くからである。
ここで、高耐圧ｎチャネルＭＯＳＦＥＴとブートストラップダイオードの２素子を別々の高耐圧接合終端領域に配置することは可能であるが、当然、余計な配置面積を占めることになるため、ＨＶゲートドライバＩＣのチップ面積が増大してしまうことは避けられない。
また、高耐圧ｎチャネルＭＯＳＦＥＴとブートストラップダイオードの両方を同じ高耐圧接合終端領域に配置することの課題は、互いの素子の電気的な分離以外にブートストラップダイオードの充電能力を減少させるという点もある。２入力方式のレベルシフト回路であれば、高耐圧ｎチャネルＭＯＳＦＥＴはセット、リセット信号用の２つが必要であり、これらの素子を高耐圧接合終端領域に配置することで、ブートストラップダイオードのアノード領域およびカソード領域の配置面積に制約ができるためである。
アプリケーションが出力定格の低い家電製品などに使用するインバータなどの場合は、パワーデバイス（ここではパワーＭＯＳＦＥＴ）のゲート容量が小さく、キャリア周波数も１００ＫＨｚ程度であり、充電するブートストラップコンデンサの容量も１００ｎＦから１μＦ程度の容量であるため、コンデンサの充電時におけるダイオードの充電電流も数十ｍＡ程度で良い。しかしながら、アプリケーションが５００ＫＨｚから１ＭＨｚなどの高周波が求められる用途や、パワーデバイス（ここではＩＧＢＴ）のゲート容量の大きい産業機器向けのインバータなどの場合は、充電するブートストラップコンデンサの容量は数μＦから数十μＦ程度の容量になる。このため、コンデンサの充電時におけるダイオードの充電電流は数百ｍＡ程度を流さなければならない。また、その時の順方向（ＶＦ）電圧は、コンデンサの放電電圧分である数Ｖ前後であるため、数百ｍＡレベルの充電電流を流すには、ブートストラップダイオードのドリフト抵抗を低くすることと、十分な素子面積を確保しなければならない。
特許第３９４１２０６号公報 ＵＳ６８２５７００号公報 特開２００４−２００４７２号公報 特開２００１−１４４２７６号公報 特開２００３−３３２５４０号公報 特開２０１２−２２７３００号公報 特許第３６０４１４８号公報 特許第５０５５８１３号公報
この発明の目的は、ブートストラップダイオードの順バイアス時に基板側に流れる正孔によるリーク電流を抑制すると同時にブートストラップコンデンサの充電電流を大きくし、なおかつチップ面積の増大を抑制することができる半導体装置を提供することにある。
上記目的を達成するために、本発明の一態様に係る半導体装置は、ｐ型の半導体基板と、半導体基板上に形成されるｎ型の埋め込み層と、埋め込み層上に形成されるｎ型の半導体層と、半導体層の一部に設けられた浮遊電位領域と、浮遊電位領域が設けられた部分の半導体層を囲み半導体基板と接し、浮遊電位領域から離れてリング状に形成されるｐ型の第１分離領域と、浮遊電位領域と第１分離領域との間の半導体層の下部に設けられた第１絶縁分離領域と、記第１絶縁分離領域上に形成されるダイオードと、第１分離領域から離れてダイオードが配置された領域をリング状に囲み半導体層の表面から半導体層の下部に達するｐ型の第２分離領域と、第１分離領域の上部に形成されるｎ型のソース領域と、ダイオードのカソード領域と浮遊電位領域との間の半導体層の上部に形成される、ソース領域を有するトランジスタのｎ型のドレインコンタクト領域と、を備えることを特徴としている。
この発明によれば、ブートストラップダイオードの順バイアス時に基板側に流れる正孔によるリーク電流を抑制すると同時にブートストラップコンデンサの充電電流を大きくし、なおかつチップ面積の増大を抑制することができる。
本発明の第１の実施形態に係る高耐圧集積回路装置の要部断面図（図２（ｂ）のIIＡ−IIＡ線に沿った断面構造を示す要部断面図）である。 本発明の第１の実施形態に係る高耐圧集積回路装置の要部平面図であり、図２（ａ）は、ゲート駆動回路とそれを囲む耐圧構造部の全体図、図２（ｂ）は、図２（ａ）に示す領域Ｆａを拡大した拡大図ある。 図２（ｂ）のIIＢ−IIＢ線に沿った断面構造を示す要部断面図である。 本発明の第１の実施形態に係る高耐圧集積回路装置の他の例の要部平面図であり、図４（ａ）は、ゲート駆動回路とそれを囲む耐圧構造部の全体図、図４（ｂ）は、図４（ａ）に示す領域Ｆｂを拡大した拡大図である。 図１１のゲート駆動回路（図１０の上アームのＩＧＢＴを駆動するＧＤＵ−Ｕ，ＧＤＵ−Ｖ）およびレベルシフト回路（ＬＳＵ）と、ブートストラップダイオード（Ｄｂ）とを１チップ化した場合の回路構成図である。 図１において、カソード領域とドレインコンタクト領域に高電圧が印加されたときの空乏層と、高耐圧ｎチャネルＭＯＳＦＥＴおよびブートストラップダイオードがオン状態になったときのキャリア（電子，正孔）の流れを示した図であり、図６（ａ）は空乏層の図、図６（ｂ）はキャリアの流れを示す図である。 本発明の第２の実施形態に係る高耐圧集積回路装置の要部断面図（図２のIIＡ−IIＡ線に対応する位置での断面構造を示す断面図）である。 本発明の第３の実施形態に係る高耐圧集積回路装置の要部断面図（図２のIIＡ−IIＡ線に対応する位置での断面構造を示す断面図）である。 本発明の第４の実施形態に係る高耐圧集積回路装置の要部断面図（図２のIIＡ−IIＡ線に対応する位置での断面構造を示す断面図）である。 モータ制御用インバータを構成するパワーモジュールと、このパワーモジュールを駆動する主回路駆動回路とを示す要部構成図である。 図１０の主回路駆動回路を高耐圧集積回路装置で構成した場合の各要素の要部配置図である。 図１１のレベルシフト回路の基本構成図である。 図１１のゲート駆動回路（図１０の上アームのＩＧＢＴを駆動するＧＤＵ−Ｕ，ＧＤＵ−Ｖ）およびレベルシフト回路（ＬＳＵ）と、ブートストラップダイオード（Ｄｂ）とを１チップ化した場合の回路構成図である。 エピタキシャル基板上にゲート駆動用回路、及びブートストラップダイオードを集積化した場合のＨＶゲートドライバＩＣの要部断面図である。 特許文献６に記載されている高耐圧ｎチャネルＭＯＳＦＥＴとブートストラップダイオードの両方を同じ高耐圧接合終端領域に配置した場合の平面構成図である。 フローティング領域とダイオード分離層とを接続し、このフローティング領域とダイオード分離層とに囲まれた領域にブートストラップダイオードを形成した場合の図である。
以下、本発明の第１乃至第４の実施形態に係る半導体を、図面を参照して説明する。
本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び−は、＋及び−の付されていない半導体領域に比してそれぞれ相対的不純物濃度が高いまたは低い半導体領域であることを意味する。
なお、以下の第１乃至第４の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
また、第１乃至第４の実施形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する第１乃至第４の実施形態の記載に限定されるものではない。
また、第１乃至第４の実施形態で説明される添付図面のうち、図１、図３、図６乃至図９では、図面を見易くするために断面を表すハッチングを省略している。
以下の第１乃至第４の実施形態では、本発明の「半導体装置」の代表例として高耐圧集積回路装置に着目して例示的に説明する。
（第１の実施形態）
図１乃至図３は、例えば図１０、図１１で示したブリッジ回路のハイサイド側のＵ相、Ｖ相、Ｗ相のうち、Ｕ相のゲート駆動回路部分（ＧＤＵ−Ｕ、ＬＳＵおよびブートストラップダイオードＤｂ）に関係する箇所の図を示している。
図１に示すように、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、例えば単結晶シリコンからなるｐ−型の半導体基板１の表面上に表面層としてのｎ−型のエピタキシャル成長層（半導体層）２が形成された半導体基体を主体に構成されている。また、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、半導体基板１の表面から２μｍ〜１０μｍ程度の深さで拡散により形成するか、もしくは半導体基板１の表面上にエピタキシャル成長により形成されたｎ−型の埋め込み層５０を備えている。また、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、埋め込み層５０上のエピタキシャル成長層２の上部に配置されたｐチャネルＭＯＳＦＥＴ３１およびｐ型のオフセット領域２１と、オフセット領域２１内に形成されたｎチャネルＭＯＳＦＥＴ３２ととを備えている。このｐチャネルＭＯＳＦＥＴ３１とｎチャネルＭＯＳＦＥＴ３２は、ＣＭＯＳ回路３３を構成している。このＣＭＯＳ回路３３はロジック回路である。
また、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、図１及び図２（ａ）に示すように、エピタキシャル成長層２の上部にＣＭＯＳ回路３３を囲むようにリング状に形成されたｎ＋型のカソード領域７と、このカソード領域７から離れてこのカソード領域７を取り囲むようにリング状に形成されたｐ＋型のアノード領域６と、このアノード領域６から離れてこのアノード領域６を取り囲むようにリング状に形成されたｐ型のフローティング領域（第２分離領域）５を備えている。このカソード領域７とアノード領域６でブートストラップダイオードＤｂが形成されている。
また、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、フローティング領域５から離れてこのフローティング領域５を取り囲むように形成され、ＧＮＤ電位が印加されるｐ型のディープ領域（第１分離領域）４を備えている。ディープ領域４の外側の同一半導体基板内には、図１１に示したように、他の相（Ｖ相、Ｗ相）の回路を同様に形成することができる。また、図１１のようにＸ相、Ｙ相、Ｚ相の回路も同一半導体基板上に形成することができる。
また、本発明の第１の実施形態に係る高耐圧集積回路装置１００は、フローティング領域５およびｐ型のダイオード分離層（第３分離領域）５２に接するように形成されたＳＯＮ構造の空洞（第１絶縁分離領域）３を備えている。この空洞３は埋め込み層５０の表面から埋め込み層５０内に微小のトレンチを多数形成し、アニール処理をすることにより形成される。そのため、この空洞３は埋め込み層５０の内部に形成される。ダイオード分離層５２はカソード領域７に囲まれている。
ディープ領域４は、半導体基板１の電位を例えばＧＮＤ電位に固定するための領域である。ｐ型のベース領域４ａは、エピタキシャル成長層２の上部に選択的に形成された拡散層であり、レベルシフトデバイスである高耐圧ｎチャネルＭＯＳＦＥＴ６２のバックゲート層として使用される。高耐圧ｎチャネルＭＯＳＦＥＴ６２は、セット用ＭＯＳＦＥＴ６２ａおよびリセット用ＭＯＳＦＥＴ６２ｂの２つを備えている（図２（ｂ）参照）。
ベース領域４ａの上部には、高耐圧ｎチャネルＭＯＳＦＥＴ６２のｎ＋型のソース領域５５とｐ＋型のコンタクト領域５６とが形成されている。そして、ソース領域５５とエピタキシャル成長層２との間のベース領域４ａ上には、ゲート絶縁膜としてのゲート酸化膜３７（ＳｉＯ２など）を介して、ポリシリコンからなるゲート電極５３が配置されている。第１の実施形態では、ｐ型のディープ領域４とｐ型のベース領域４ａとが接触しているが、互いに離れて形成してもよい。離れて形成する場合、ベース領域４ａの上部にｎ＋型のソース領域５５が形成され、ディープ領域４およびベース領域４ａのそれぞれの上部にｐ＋型のコンタクト領域５６が形成される。
また、ダイオード分離層５２と離れて、ＣＭＯＳ回路３３を取り囲むようにｐ型のハイサイド分離層（第４分離領域）５１がＣＭＯＳ回路３３の下に配置される空洞３に接するように形成されている。ハイサイド分離層５１とダイオード分離層５２とにより囲まれたエピタキシャル成長層２（領域Ｅ）の表面には、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインピックアップ層としてのｎ＋型のドレインコンタクト領域５７が形成され、その上にドレイン電極５４が形成されている。ハイサイド分離層５１とダイオード分離層５２とにより囲まれたエピタキシャル成長層２の底部には、空洞３は形成されていない。
レベルシフト抵抗ＲＬの一端はドレイン電極５４に接続され、レベルシフト抵抗ＲＬの他端はＵ−ＶＣＣ端子１３に接続される。ディープ領域４はＧＮＤ端子１１に接続され、アノード領域６はＶＤＤ端子１２に接続される。カソード領域７はＵ−ＶＣＣ端子１３に接続される。Ｕ−ＶＣＣ端子１３は外付けのブートストラップコンデンサＣ１の高電位側に接続され、さらにＣＭＯＳ回路３３を構成するｐチャネルＭＯＳＦＥＴ３１のｐ＋型のソース領域１８に接続される。ブートストラップコンデンサＣ１の低電位側はＣＭＯＳ回路３３を構成するｎチャネルＭＯＳＦＥＴ３２のｎ＋型のソース領域２２に接続され、さらに、Ｕ−ＯＵＴ端子１４に接続される。
ｐチャネルＭＯＳＦＥＴ３１のｐ＋型のドレイン領域１９とｎチャネルＭＯＳＦＥＴ３２のｎ＋型のドレイン領域２３は互いに接続され、これはＵ−ＧＡＴＥ端子１５に接続される。ＣＭＯＳ回路３３が形成されている浮遊電位領域３４は、ブートストラップ電源の高電位側に接続されている。ＶＤＤ端子１２はローサイド回路を駆動するＶＤＤ電源（制御電源）１６の高電位側端子であり、ＶＤＤ電源１６は数十Ｖの低電圧電源である。Ｕ−ＶＣＣ端子１３は、ハイサイド回路を駆動するブートストラップコンデンサＣ１の高電位側端子である。Ｕ−ＯＵＴ端子１４の中間電位は主電源ＶＣＣ２の高電位側電位ＶＣＣ２Ｈと低電位側電位ＶＣＣ２Ｌとの間で変動する。以上ではＵ相について説明したがＶ相およびＷ相についても同様である。
ハイサイド分離層５１とダイオード分離層５２は、図２に示すように部分的に接続しており、同時に形成される。ディープ領域４、フローティング領域５、アノード領域６、カソード領域７、ダイオード分離層５２、ハイサイド分離層５１の各々は、図２（ａ）に示すように、各々の平面形状が、浮遊電位領域３４を囲むようにして閉じた環状で形成されている。
尚、図中の符号で、８，９，１０，２６，２７，２９，３０，５４は各層に接続する電極であり、２５，２８，５３はゲート電極である。また、２０と５７および２４と５６はコンタクトとなる領域である。また、アノード領域６は、図示しないｐ型の領域の上部にコンタクト層となるｐ＋型の領域が形成された構造をしており、カソード領域７は、図示しないｎ型の領域の上部にコンタクト層となるｎ＋型の領域が形成された構造をしている。図１および図３では、ｐ型の領域およびｎ型の領域は省略されている。
また、フローティング領域５、ダイオード分離層５２およびハイサイド分離層５１は電位が固定されないフローティング領域である。また、ＦＥＴでは、ゲート絶縁膜が酸化膜からなるＭＯＳ型でも、ゲート絶縁膜が酸化シリコン膜や窒化シリコン膜、或いはこれらの積層膜などの絶縁膜からなるＭＩＳ型でもかまわない。
図１〜図３において、埋め込み層５０の上部には、選択的に空洞３が形成されている。空洞３は、少なくとも、ブートストラップダイオードＤｂの下方（底部）および高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインコンタクト領域５７の間の下方（底部）および浮遊電位領域３４の下方（底部）に形成されている。この空洞３に接するようにフローティング領域５およびハイサイド分離層５１とダイオード分離層５２がそれぞれ形成されている。このハイサイド分離層５１とダイオード分離層５２は、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインコンタクト領域５７のない部分では繋がった一つの領域をしており、共に同電位である。フローティング領域５、ハイサイド分離層５１およびダイオード分離層５２の各々は、エピタキシャル成長層２の表面からその深さ方向に向かって下部に到達するように形成されている。
ここで、ブートストラップダイオードＤｂが形成された領域の下方を覆うようにエピタキシャル成長層２の下方に設けられた空洞３は、本発明の第１絶縁分離領域に対応する。また、ロジック回路（浮遊電位領域３４）の下方を覆うようにエピタキシャル成長層２の下部に設けられた空洞３は、本発明の第２絶縁分離領域に対応する。
エピタキシャル成長層２のブートストラップダイオードＤｂが形成される領域は、ＣＭＯＳ回路（ロジック回路）３３が形成される浮遊電位領域３４と同じ厚さで、埋め込み層５０上に浮遊電位領域３４を囲むように島状に配置されている。ディープ領域４は、このエピタキシャル成長層２のブートストラップダイオードＤｂが形成される領域を囲むようにリング状に設けられ、浮遊電位領域３４から離れてエピタキシャル成長層２の表面から半導体基板１に到達するように形成されている。フローティング領域５は、ディープ領域４から離れて、ブートストラップダイオードＤｂが形成される部分のエピタキシャル成長層２を囲むようにリング状に設けられ、エピタキシャル成長層２の表面から空洞３に亘って貫通するように空洞３に到達している。
エピタキシャル成長層２の表面にはＬＯＣＯＳが選択的に形成され、このＬＯＣＯＳのない活性部分には、ディープ領域４と接続するＧＮＤ電極８、アノード領域６と接続するアノード電極９、カソード領域７と接続するカソード電極１０などが形成されている。ＧＮＤ電極８にはＧＮＤ端子１１が接続され、アノード電極９にはＶＤＤ端子１２が接続され、カソード電極１０にはＵ−ＶＣＣ端子１３が接続される。
高耐圧ｎチャネルＭＯＳＦＥＴ６２とレベルシフト抵抗ＲＬは、レベルシフト回路ＬＳＵを構成する。ドレインコンタクト領域５７の電位は高耐圧ｎチャネルＭＯＳＦＥＴ６２がオンのときはグランド電位となり、オフのときはＵ−ＶＣＣ端子１３の電位になる。このＵ−ＶＣＣ端子１３の電位は主電源ＶＣＣ２の低電位側電位ＶＣＣ２Ｌ（＝グランド電位）から高電位側電位ＶＣＣ２Ｈの範囲で変動する。また、Ｕ−ＶＣＣ端子１３の電位はＵ−ＯＵＴ端子１４の電位にＶＤＤ電源１６の電圧(固定電圧）を加算した電位になる。
図４は、本発明の第１の実施形態に係る高耐圧集積回路装置１００の他の例の要部平面図であり、図４（ａ）は、ゲート駆動回路（ＧＤＵ）とそれを囲む耐圧構造部の全体図、図４（ｂ）は、図４（ａ）に示す領域Ｆｂを拡大した拡大図である。図４に示す高耐圧集積回路装置１００は、本発明の第１の実施形態に係る高耐圧集積回路装置１００の変形例であるが、本発明の第１の実施形態に係る半導体装置と異なる点は以下の通りである。
すなわち、図２と異なる点は、図２では、ハイサイド分離層５１の平面形状が浮遊電位領域３４を囲む環状に形成されていたが、図４では、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインを囲むように形成されている点である。
このような形状であっても、同様の効果を得ることができる。また、図１６のように、フローティング領域５とダイオード分離層５２とを接続し、このフローティング領域５とダイオード分離層５２とに囲まれた領域にブートストラップダイオードＤｂを形成することもできる。
図５は、図１１のゲート駆動回路（図１０の上アームのＩＧＢＴを駆動するＧＤＵ−Ｕ，ＧＤＵ−Ｖ）およびレベルシフト回路（ＬＳＵ）と、ブートストラップダイオード（Ｄｂ）とを１チップ化した場合の回路構成図である。図５では主回路を構成する上アーム出力素子Ｑ１（Ｕ相）と下アーム出力素子Ｑ４（Ｘ相）、それらと逆並列接続するダイオードＤ１，Ｄ４およびブートストラップコンデンサＣ１も示した。
図５において、上アーム出力素子Ｑ１と下アーム出力素子Ｑ４の接続点は主回路の中間点端子ＯＵＴであり、高耐圧集積回路装置１００のＵ−ＯＵＴ端子１４に接続し、また図示しない負荷（モータなど）に接続する。Ｕ−ＯＵＴ端子１４（ＯＵＴ端子）は中間電位にあり、主回路電源である高圧電源ＶＣＣ２の高電位側電位ＶＣＣ２Ｈと低電位側電位ＶＣＣ２Ｌとの間で変動する。
外付けの上アーム出力素子Ｑ１、下アーム出力素子Ｑ４として、それぞれ、ＩＧＢＴを用いた場合の例で説明する。このＩＧＢＴの代わりにＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）、ＧＴＯサイリスタ（ゲートターンオフサイリスタ）、サイリスタ、ＳＩＴ（静電誘導型トランジスタ）、ＳＩ（静電誘導）サイリスタ等の他の出力素子を用いても構わない。
上アーム出力素子Ｑ１には上アームダイオードＤ１（還流ダイオード）が、下アーム出力素子Ｑ４には下アームダイオードＤ４（還流ダイオード）が逆並列接続されている。
図５に示すように、上アーム出力素子Ｑ１はフローティング状態（＝浮遊電位状態）の上アームドライバＧＤＵ−Ｕにより駆動される。つまり外付けの上アーム出力素子Ｑ１の制御電極にはＨＶゲートドライバＩＣの上アームドライバＧＤＵ−Ｕの出力端子Ｕ−ＧＡＴＥが接続される。
一方、外付けの下アーム出力素子Ｑ４の制御電極にはＨＶゲートドライバＩＣの下アームドライバＧＤＵ−Ｘの出力端子Ｘ−ＧＡＴＥが接続される。上アームドライバＧＤＵ−Ｕは内部電源であるＵ−ＶＣＣ電源の高電位側端子（＝Ｕ−ＶＣＣ端子１３）と中間点端子ＯＵＴ（＝Ｕ−ＯＵＴ端子１４）間に接続され、所定の電源電圧（＝Ｕ−ＯＵＴ端子１４の電圧＋ＶＤＤ端子の電圧）が供給される。上アームドライバＧＤＵ−Ｕは浮遊電位領域３４にあるハイサイド回路であり、下アームドライバＧＤＵ−Ｘは低電位（グランド電位）に固定されたローサイド回路である。
また、下アームドライバＧＤＵ−Ｘは低電圧電源であるＶＤＤ電源１６の高電位側端子であるＶＤＤ端子１２とグランド電位（＝接地電位）にあるＧＮＤ端子１１間に接続され、所定の電源電圧（＝ＶＤＤ電圧）が供給される。図１０、図１１に示すように、上アームドライバＧＤＵ−ＵにはＬＳＵ（＝レベルシフト回路）にある高耐圧ｎチャネルＭＯＳＦＥＴ６２を介して、制御回路部ＣＵから上アーム用制御信号が、下アームドライバＧＤＵ−Ｘには制御回路部ＣＵから直接下アーム用制御信号が入力される。
図示していないが、上アームドライバＧＤＵ−Ｕは上アームＣＭＯＳインバータと上アーム・バッファアンプおよび上アーム・コントロールロジックから構成されている。一方、下アームドライバＧＤＵ−Ｘは下アームＣＭＯＳインバータと、下アーム・バッファアンプおよび下アーム・コントロールロジックとから構成されている。
図５に示す構成において、上アーム出力素子Ｑ１および下アーム出力素子Ｑ４は、上アームドライバＧＤＵ−Ｕおよび下アームドライバＧＤＵ−Ｘにより駆動され、それぞれ交互にオン／オフを行う。
したがって中間点端子（ＯＵＴ端子）の電位は上アーム出力素子Ｑ１および下アーム出力素子Ｑ４の交互のオン／オフに伴って、接地電位（＝ＧＮＤ電位＝ＶＣＣ２Ｌ）と主電源ＶＣＣ２の高電位側電位ＶＣＣ２Ｈの間で上昇・下降を繰り返す。上アーム出力素子Ｑ１と下アーム出力素子Ｑ４との交互のオン／オフの際のブートストラップ回路（ブートストラップダイオードＤｂとブートストラップコンデンサＣ１）の動作については、上述したように、ブートストラップコンデンサＣ１は、上アーム出力素子Ｑ１がオフの場合でかつ、中間点端子ＯＵＴの電位がグランド電位まで下げられた期間のみで充電するため、ローサイドスイッチ（下アーム出力素子Ｑ４）のオンタイム（あるいはハイサイドスイッチ（上アーム出力素子Ｑ１）のオフタイム）は、上アームドライバＧＤＵ−ＵによってブートストラップコンデンサＣ１から引き出される電荷が完全に補充されるのに十分な長さにしなければならない。
図１から図３において、ブートストラップダイオードＤｂはｐｎダイオードであり、Ｄｂのカソード領域７とアノード領域６およびフローティング領域５は空洞３上のエピタキシャル成長層２に形成される。空洞３上の埋め込み層５０とエピタキシャル成長層２を合わせた半導体層の厚さは、例えば１４μｍである。空洞３の厚さを６μｍ以上すると、空洞３上のエピタキシャル成長層２の重さによって空洞３が潰れてしまう可能性があるため、空洞３の厚さは６μｍに以下とするとよい。
また、定格電圧が１２００Ｖクラスの高耐圧レベルシフタを想定した場合、半導体基板１としては比抵抗率２５０〜４００Ω・ｃｍ程度のものを用いる。空洞３の下に位置し、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインドリフト領域としても使用される埋め込み層５０は、エピ厚が２〜１０μｍ程度のエピタキシャル成長層を半導体基板１上に形成するか、もしくは半導体基板１の表面から１１００〜１２００℃の高温ドライブ処理により拡散深さＸｊが２〜１０μｍ程度になるように作製する。
以降に、ＳＯＮ構造の空洞３の形成方法を説明する。
まず、上記の方法により埋め込み層５０を形成した支持基板である半導体基板１にマスク酸化膜（熱酸化）を形成し、トレンチホールのパターニング後にドライエッチングでトレンチのエッチングを行う。
つぎに、エッチング後はウェットエッチングでマスク酸化膜を除去し、１０００〜１２００℃高温下の不活性ガス雰囲気（例えば水素ガス）でアニール処理を行う。
このアニール後はトレンチホールパターンの上部が塞がり空洞３が形成される。
ここで、電解エッチングなどでポーラスシリコンを形成し、高温下の不活性ガス雰囲気でアニール処理を行い、空洞３を形成してもよい。空洞３の形成後、エピタキシャル成長層２を形成する。エピタキシャル成長層２の不純物濃度は１×１０１４〜１×１０１６／ｃｍ３程度である。
図１、図３に示されているように、空洞３に接するフローティング領域５、ＧＮＤ端子１１に接続するディープ領域４および空洞３上にブートストラップダイオードＤｂのアノード領域６とカソード領域７をそれぞれ形成するために、リン、ボロンのイオン注入をそれぞれマスクを形成して行う。ドーズ量は次の通りである。ブートストラップダイオードＤｂのアノード領域６は１×１０１２〜１×１０１４／ｃｍ２、ブートストラップダイオードＤｂのカソード領域７は１×１０１５／ｃｍ２、フローティング領域５は１×１０１２〜５×１０１４／ｃｍ２、ディープ領域４は１×１０１２〜５×１０１４／ｃｍ２程度である。
フローティング領域５を空洞３にまで拡散させ、ディープ領域４を半導体基板１に達するように拡散させるため、イオン注入後に１１００〜１２００℃程度で１０時間ほどアニール処理をする。このフローティング領域５によって、ＶＤＤ端子１２に接続されたブートストラップダイオードＤｂのアノード領域６からＧＮＤ端子１１に接続する半導体基板１への正孔によるリーク電流を抑えることができる。なお、フローティング領域５と同時処理でハイサイド分離層５１およびダイオード分離層５２も形成することができる。
ここで、ブートストラップダイオードＤｂのアノード領域６とカソード領域７が空洞３にまで拡散してもかまわない。但し、ブートストラップダイオードＤｂのアノード領域６、フローティング領域５およびディープ領域４が接続しないように、互いに隙間を設ける。ブートストラップダイオードＤｂのアノード領域６とカソード領域７との間隔は１００μｍ程度に設定し、アノード領域６とフローティング領域５との間隔はＶＤＤ電源１６の電圧（例えば、１５Ｖ程度）でパンチスルーしない間隔とする。
また、高耐圧ｎチャネルＭＯＳＦＥＴ６２は、ディープ領域４の表面に形成したソース領域５５、ディープ領域４上にゲート酸化膜３７を介して配置されたゲート電極５３ａ、ドレインコンタクト領域５７を備えている。また、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインドリフト領域は、フローティング領域５とディープ領域４との間のエピタキシャル成長層２、ハイサイド分離層５１とダイオード分離層５２に囲まれたエピタキシャル成長層２および埋め込み層５０で構成される。
空洞３下の埋め込み層５０の実効的な深さが１μｍ以上になるように設定することで、埋め込み層５０をドレインドリフト領域とし、レベルシフトデバイスとして十分な信号伝達をハイサイドのＣＭＯＳ回路３３（ロジック回路）へ伝えることができる。
図１には図示していないが、エピタキシャル成長層２の表面で拡散領域の間にはフィールド酸化膜であるＬＯＣＯＳが形成されている。また、ＴＥＯＳ（テトラエトキシシラン）やＢＰＳＧ（ボロン・リンガラス）などのシリコン酸化膜である層間絶縁膜およびシリコン窒化膜であるパッシベーション膜を備える。
ここで、空洞３の形成後にｎ−型のエピタキシャル成長層２ではなくｐ−型のエピタキシャル成長層を成長させ、その後、リン不純物を注入し、図１のＧＮＤｐ領域となるディープ領域４とフローティング領域５との間のエピタキシャル成長層２、フローティング領域５からカソード領域７までの間のエピタキシャル成長層２およびハイサイド分離層５１とダイオード分離層５２に囲まれたエピタキシャル成長層２を形成してもよい。不純物注入後、１１００〜１２００℃で１０時間ほどアニール処理を行い、これらのｎ領域を空洞の深さまで拡散させる。このとき、これらのｎ領域の濃度は１×１０１４〜１×１０１７／ｃｍ３程度である。この場合、図１のディープ領域４、フローティング領域５、ハイサイド分離層５１およびダイオード分離層５２はｐ−型のエピタキシャル成長層に置き換わる。
以上説明したように、本発明の第１の実施形態に係る高耐圧集積回路装置１００によれば、フローティング領域５を設けることで、外付けのブートストラップコンデンサＣ１を充電する時に、半導体基板１へのホールによるリーク電流を抑えることができるため、消費電力が小さく高機能なゲートドライブ回路を有する高耐圧集積回路装置１００を実現できる。また、ブートストラップダイオードＤｂと高耐圧ｎチャネルＭＯＳＦＥＴ６２を空洞３の上下方向に配置することで、ＨＶゲートドライバＩＣの小面積化が図れるほか、これらのデバイス間の相互影響がなく誤動作の少ないブートストラップ回路が構成できる。また、空洞３はブートストラップダイオードＤｂの島領域（帯状のリング領域）に部分的に形成すればよいので、ウェハ（ｐ−型の半導体基板１）の反りに与える影響は少ない。
尚、上述した構成では絶縁分離領域はＳＯＮ構造の空洞３の場合を示したが、ＳＯＩ構造の絶縁膜の場合もある。この場合は、半導体基板１上の埋め込み層５０上に絶縁分離領域となる部分ＳＯＩ構造の絶縁膜を形成し、その上にエピタキシャル成長層２を形成するとよい。この場合は埋め込み層５０とエピタキシャル成長層２からなるｎ型の半導体層内に絶縁分離領域であるＳＯＩ構造の絶縁膜が形成される。
空洞３を用いた部分ＳＯＮ半導体基板の代わりに酸化膜を用いた部分ＳＯＩ半導体基板を用いた場合、酸化膜の厚さは、１５００Ｖ程度の耐圧では１５μｍ(酸化膜の比誘電率を３．９で計算)程度必要となり、空洞３の場合に比べて酸化膜の場合は４倍程度厚くする必要があるため製造コストが増大する。しかし、絶縁効果はあるため、空洞３の代わりに酸化膜を用いてもよい。
また、空洞３の形成は、トレンチホール形成工程（マスク酸化，パターニング，トレンチエッチング）、水素アニール工程、を加えるだけでよいので、酸化膜を用いたＳＯＩ基板を用いる場合より製造コストを抑えることができる。
つぎに、上述の空洞３の厚さについて説明する。高耐圧集積回路装置１００ではブートストラップダイオードＤｂと高耐圧ｎチャネルＭＯＳＦＥＴ６２のそれぞれに逆バイアスを印加した際に埋め込み層５０が完全に空乏化しており、リサーフ（ＲＥＳＵＲＦ）効果を損なわないときの誘電体分離高耐圧集積回路装置の耐圧Ｖｂｒはポアソン式を変換して式（１）で表される。
Ｖｂｒ＝Ｅｃｒ×（ｄ／２＋Ｔｏｘ×εｓｉ／εｏｘ）・・・（１）
ここでＥｃｒは臨界電界、ｄはｎ−型半導体層の厚さ、Ｔｏｘは誘電体層の厚さ、εｓｉはシリコンの比誘電率、εｏｘは誘電体の比誘電率である。
誘電体層が空洞３の場合、εｏｘに対応する空洞３の誘電率εｃａｂｉｔｙは１となり、Ｅｃｒ＝３×１０５（Ｖ／ｃｍ），ｄ＝１０μｍ，εｓｉ＝１１．７で、Ｔｏｘに対応する空洞３の厚さＴｃａｂｉｔｙ＝４μｍを代入するとＶｂｒ＝１５５０Ｖとなる。この空洞３の厚さはＳＯＩ基板を用いるときの酸化膜の厚さの１／４程度になる。
一般に高耐圧集積回路装置１００に搭載されるレベルシフタＬＳＵやブートストラップダイオードＤｂの耐圧は定格電圧が１２００Ｖの場合にはｎ−半導体層（エピタキシャル成長層２）の比抵抗バラツキ、空洞３の厚さバラツキ、さらに外付け部品のパワートランジスタＱ１，Ｑ４の実耐圧などを加味すると最低でも１５００Ｖ程度の耐圧が要求される。上記（１）式から、誘電体分離高耐圧集積回路装置の高耐圧化にはｎ−半導体層（エピタキシャル成長層２）、または誘電体層の厚膜化を行えばよいことがわかるが、誘電体層を空洞３とした場合、空洞３を厚くしてしまうと、空洞３上の半導体層の重さによって空洞３が潰れてしまう。よって空洞３の厚さは４〜６μｍ程度が好適である。
図６は、図１において、カソード領域７とドレインコンタクト領域５７に高電圧が印加されたときの空乏層９０と高耐圧ｎチャネルＭＯＳＦＥＴ６２およびブートストラップダイオードＤｂがオン状態になったときのキャリア（電子９１、正孔９２）の流れを示した図であり、図６（ａ）は空乏層の図、図６（ｂ）はキャリアの流れを示す図である。
図６において、高耐圧ｎチャネルＭＯＳＦＥＴ６２がオフ状態では、Ｕ−ＶＣＣ端子１３の電位はＵ−ＯＵＴ端子１４の電位にＶＤＤ端子１２の電位を加算した電位となる。
図６（ａ）において、Ｕ−ＯＵＴ端子１４の電位が主電源ＶＣＣ２の高電位側電位ＶＣＣ２Ｈになり、高耐圧ｎチャネルＭＯＳＦＥＴ６２がオフのとき、ブートストラップダイオードＤｂのカソード領域７と高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインコンタクト領域５７に高電圧が印加される。そうすると、ｐｎ接合８１，８２から広がる空乏層９０は埋め込み層５０内で接続し、空洞３に達する。また、ｐｎ接合８３から広がった空乏層９０も一部空洞に達する。この状態ではＵ相である上アーム出力素子Ｑ１のゲートにＧＤＵを介してオン信号が印加されてＱ１はオン状態になる。
一方、高耐圧ｎチャネルＭＯＳＦＥＴ６２がオンすると、ソース領域５５から図示しない電子（図６（ｂ）に示す電子９１に相当する）がドレインコンタクト領域５７へ向かって流れて、ブートストラップコンデンサＣ１は放電する。そのため、ブートストラップコンデンサＣ１の電圧は低下する。ドレインコンタクト領域５７の電位はグランド電位になり、ｐｎ接合８１，８２から広がる空乏層９０の幅は狭くなる。しかし、ｐｎ接合８３から広がった空乏層９０はそのまま維持される。
図６（ｂ）において、主回路のＸ相である下アーム出力素子Ｑ４がオンして、Ｕ−ＯＵＴ端子１４の電位がグランド電位になり、Ｕ−ＶＣＣ端子１３の電位がＶＤＤ端子１２の電位より低くなると、ブートストラップダイオードＤｂが順バイアスされる。このとき高耐圧ｎチャネルＭＯＳＦＥＴ６２がオンしてＱ１はオフ状態にある。この順バイアスにより、アノード領域６からカソード領域７に向かって正孔９２が流れ、カソード領域７からアノード領域６に向かって電子９１が流れる。ドリフト領域であるエピタキシャル成長層２内では伝導度変調が起こり、低オン電圧の状態で電流Ｉが流れる。この電流ＩはブートストラップコンデンサＣ１を充電する電流Ｉ１と、高耐圧ｎチャネルＭＯＳＦＥＴ６２がオンしているので、ドレインコンタクト領域５７へ流れる電流Ｉ２に分かれる。電流Ｉ２はレベルシフト抵抗ＲＬを介して流れるので小さく、電流Ｉの殆どは電流Ｉ１として流れる。電流Ｉ１を大きくすることで、放電により電圧低下したブートストラップコンデンサＣ１を素早く充電することができる。フローティング領域５、空洞３、ダイオード分離層５２を設けることで、アノード領域６から注入された正孔９２は半導体基板１へ漏れ出ることが防止される。その結果、半導体基板１へのリーク電流を抑制することができる。
高耐圧ｎチャネルＭＯＳＦＥＴ６２のドリフト領域である埋め込み層５０をブートストラップダイオードＤｂの形成領域３５の下に配置することで、高耐圧ｎチャネルＭＯＳＦＥＴ６２で占めていた面積の分をブートストラップダイオードＤｂに振り分けることが出来るため、ブートストラップダイオードＤｂの面積を大きくすることができる。その結果、ブートストラップダイオードＤｂに大きな電流Ｉ１を流すことができて、上述したように、ブートストラップコンデンサＣ１を素早くを充電することができる。このことによって、インバータ装置の高周波化を図ることができる。
この第１の実施形態では、半導体基板１の埋め込み層５０内にＳＯＮ構造の空洞３を絶縁分離領域として形成し、空洞３の上部にあるエピタキシャル成長層２をブートストラップダイオードＤｂのドリフト領域とし、また、空洞３の下部にある埋め込み層５０をレベルシフトデバイスである高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインドリフト領域として使用する。
ブートストラップダイオードＤｂと高耐圧ｎチャネルＭＯＳＦＥＴ６２のそれぞれを空洞３とｐ型の拡散層（ｐ型のフローティング領域５とｐ型のダイオード分離層５２）によって素子分離することで、ブートストラップコンデンサＣ１充電時の半導体基板１への正孔によるリーク電流を抑えることができる。
また、高耐圧接合終端領域全域をブートストラップダイオードＤｂとして利用できるため、充電電流も最大限利用することができる。
さらに、ブートストラップダイオードＤｂの下部に高耐圧ｎチャネルＭＯＳＦＥＴ６２を配置しているため、別領域に高耐圧ｎチャネルＭＯＳＦＥＴ６２を配置する必要がなく、チップ面積の増大を抑えることができる。
（第２の実施形態）
図７に示すように、本発明の第２の実施形態に係る高耐圧集積回路装置２００は、本発明の第１の実施形態に係る高耐圧集積回路装置１００に対して以下の構成が異なっている。
すなわち、本発明の第１の実施形態に係る高耐圧集積回路装置１００では、ｐ型のハイサイド分離層５１およびｐ型のダイオード分離層５２がフローティング状態になっている。これに対し、本発明の第２の実施形態に係る高耐圧集積回路装置２００では、ｐ型のハイサイド分離層５１の上部にｐ＋型のコンタクト領域５１ａ、ｐ型のダイオード分離層５２の上部にｐ＋型のコンタクト領域５２ａがそれぞれ形成され、このコンタクト領域５１ａおよび５２ａにＵ−ＯＵＴ端子１４が接続されている。このような構成とすることにより、Ｕ−ＯＵＴ端子１４に負電圧サージが印加された際のＣＭＯＳ回路３３の誤動作を抑制することができる。
ここで、上アーム出力素子Ｑ１がオンからオフに転じた際に負荷の誘導起電力により負電圧サージが発生する。それによって、Ｕ−ＯＵＴ端子１４に負電圧サージが印加される。そうすると、図１に示すように、ブートストラップダイオードＤｂのアノード領域６からｐ型のハイサイド分離層５１およびｐ型のダイオード分離層５２を通してハイサイド駆動回路(ＣＭＯＳ回路３３)へ正孔９２が注入されて、ＣＭＯＳ回路３３が誤動作する場合がある。
この現象を防止するために、ｐ型のハイサイド分離層５１の上部にｐ＋型のコンタクト領域５１ａ、ｐ型のダイオード分離層５２の上部にｐ＋型のコンタクト領域５２ａを設ける。これらのコンタクト領域５１ａ，５２ａをＵ−ＯＵＴ端子１４に接続することで、図７に示すように、ｐ型のハイサイド分離層５１とｐ型のダイオード分離層５２に入り込んだ正孔９２をグランド電位より低い電位にあるＵ−ＯＵＴ端子１４から引抜くことができる。
その結果、負電圧サージ耐量の高いＨＶゲートドライバＩＣを有する高耐圧集積回路装置２００を実現することが出来る。勿論、第１の実施形態で説明した効果は同じように得られる。尚、ハイサイド分離層５１およびダイオード分離層５２の上部の不純物濃度が十分高く、外部配線とオーミック接触する状態にある場合には、ハイサイド分離層５１およびダイオード分離層５２の各々の上部の不純物濃度が高い領域がコンタクト領域５１ａ，５２ａとなる。
また、上述した第１の実施形態に係る高耐圧集積回路装置１００では、図１に示すように、ｐ型のディープ領域４の上部にｐ型のベース領域４ａが形成されている。これに対し、本発明の第２の実施形態に係る高耐圧集積回路装置２００では、図７に示すように、ｐ型のベース領域４ａは形成されておらず、ディープ領域４の上部にｎ＋型のソース領域５５が形成されている。このようにｐ型のベース領域４ａを形成しない場合もある。しかし、ベース領域４ａとディープ領域４を別々に形成する場合の方が、高耐圧ｎチャネルＭＯＳＦＥＴ６２のバックゲートの不純物濃度を制御しやすい。
（第３の実施形態）
図８に示すように、本発明の第３の実施形態に係る高耐圧集積回路装置３００は、上述した第１の実施形態に係る高耐圧集積回路装置１００に対して以下の構成が異なっている。
すなわち、図１に示すように、本発明の第１の実施形態に係る高耐圧集積回路装置１００では、ハイサイド分離層５１とダイオード分離層５２との間のエピタキシャル成長層２に高耐圧ｎチャネルＭＯＳＦＥＴ６２のｎ＋型のドレインコンタクト領域５７が設けられ、ハイサイド分離層５１および浮遊電位領域３４の下に空洞３が配置された構成になっている。
これに対し、本発明の第３の実施形態に係る高耐圧集積回路装置３００では、図８に示すように、ハイサイド分離層５１およびダイオード分離層５２が設けられておらず、第１の実施形態の高耐圧ｎチャネルＭＯＳＦＥＴ６２に対して高耐圧ｎチャネルＭＯＳＦＥＴ６３の構成が異なっている。そして、本発明の第３の実施形態に係る高耐圧集積回路装置３００では、浮遊電位領域３４下の空洞３も設けられていない。
また、本発明の第３の実施形態に係る高耐圧集積回路装置３００では、ドレインコンタクト領域５７と、ブートストラップダイオードＤｂのカソード領域７およびｐチャネルＭＯＳＦＥＴ３１のｎ＋型のコンタクト領域２０との間のそれぞれの距離Ｌを十分広げた構成になっている。距離Ｌを十分広げることで、Ｕ−ＯＵＴ端子１４に負サージが印加されたときに、ブートストラップダイオードＤｂのアノード領域６から注入された正孔９２は、カソード領域７とドレインコンタクト領域５７から引き抜かれ、浮遊電位領域３４への正孔９２の注入は抑制される。この構造は第１の実施形態に比べて単純な構造であり、占有面積は大きくなるが、構造が単純化されるので良品率の向上を図ることができる。また、レベルシフトの誤動作を抑制するためには、ドレインコンタクト領域５７とｎ＋型のコンタクト領域２０との間の寄生抵抗ＲＲ１の抵抗値をレベルシフト抵抗ＲＬの抵抗値よりも大きくする必要がある。
ドレインコンタクト領域５７とｎ＋型のコンタクト領域２０との間隔は、上述の抵抗条件を考慮すると、１００μｍ以上が望ましい。また、ドレインコンタクト領域５７とコンタクト領域２０との間隔を短くするために、エピタキシャル成長層２の上部にｐ型拡散層を配置して、寄生抵抗ＲＲ１の抵抗値を高くしても良い。
図８において、アノード領域６から注入された正孔９２がカソード領域７およびドレインコンタクト領域５７に入り込み、ハイサイド側のコンタクト領域２０やｐ＋型のソース領域１８に入り込まないように、アノード領域６から注入された正孔９２の拡散長より距離Ｌを大きくする。このように、距離Ｌが正孔９２の拡散長より長くすることで、コンタクト領域２０や＋型のソース領域１８に到達する前に点線で示す正孔９２は再結合により消滅する。正孔９２の拡散長は数１０μｍ程度である。
（第４の実施形態）
図９に示すように、本発明の第４の実施形態に係る高耐圧集積回路装置４００は、上述した第１の実施形態に係る高耐圧集積回路装置１００に対して以下の構成が異なっている。
すなわち、図１に示すように、本発明の第１の実施形態に係る高耐圧集積回路装置１００では、高耐圧ｎチャネルＭＯＳＦＥＴ６２のドレインコンタクト領域５７と浮遊電位領域３４との間にハイサイド分離層５１が設けられ、ハイサイド分離層５１および浮遊電位領域３４の下に空洞３が配置された構成になっている。
これに対し、本発明の第４の実施形態に係る高耐圧集積回路装置４００では、図９に示すように、ハイサイド分離層５１が設けられておらず、浮遊電位領域３４下の空洞３も設けられていない。
また、本発明の第４の実施形態に係る高耐圧集積回路装置４００では、ドレインコンタクト領域５７と、コンタクト領域２０との間の距離Ｌを十分広げた構成になっている。このように、距離Ｌを十分広げることで、レベルシフトの誤動作を抑制することができる。第３の実施形態と同様に、ドレインコンタクト領域５７とコンタクト領域２０との間の寄生抵抗ＲＲ１の抵抗値をレベルシフト抵抗ＲＬの抵抗値よりも大きくする必要がある。
ドレインコンタクト領域５７とコンタクト領域２０との間隔は、上述の抵抗条件を考慮すると、１００μｍ以上が望ましい。また、ドレインコンタクト領域５７とコンタクト領域２０との間隔を短くするために、エピタキシャル成長層２の上部にｐ型拡散層を配置して、寄生抵抗ＲＲ１の抵抗値を高くしても良い。
以上、本発明者によってなされた発明を、上述の実施形態に基づき具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
なお、本発明の第１乃至第４の実施形態に係る半導体装置では、半導体基板としてシリコン半導体基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、例えば炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの半導体基板を用いた半導体装置に適用することができる。
以上のように、本発明に係る半導体装置は、ブートストラップダイオードの順バイアス時に基板側に流れる正孔によるリーク電流を抑制すると同時にブートストラップコンデンサの充電電流を大きくし、なおかつチップ面積の増大を抑制することができ、同一基板に高耐圧ＭＯＳＦＥＴおよびブートストラップダイオードを有する半導体装置に有用である。
１ 半導体基板
２ エピタキシャル成長層（半導体層）
３ 空洞（第１絶縁分離領域，第２絶縁分離領域）
４ ディープ領域（第１分離領域）
５ フローティング領域（第２分離領域）
６ アノード領域
７ カソード領域
８ ＧＮＤ電極
９ アノード電極
１０ カソード電極
１１ ＧＮＤ端子
１２ ＶＤＤ端子
１３ Ｕ−ＶＣＣ端子
１４ Ｕ−ＯＵＴ端子
１５ Ｕ−ＧＡＴＥ端子
１６ ＶＤＤ電源
１８ ソース領域
１９ ドレイン領域
２０ コンタクト領域
２１ オフセット領域
２２ ソース領域
２３ ドレイン領域
２４，５６ コンタクト領域
２５，２８，５３ａ ゲート電極
２６，２９ ソース電極
２７，３０，５４ａ ドレイン電極
３１ ｐチャネルＭＯＳＦＥＴ
３２ ｎチャネルＭＯＳＦＥＴ
３３ ＣＭＯＳ回路
３４ 浮遊電位領域
３５ 形成領域
５０ 埋め込み層
５１ ハイサイド分離層（第４分離領域）
５１ａ，５２ａ コンタクト領域
５２ ダイオード分離層（第３分離領域）
５３ ゲート端子
５４ ドレイン端子
５５ ソース領域
５６ コンタクト領域
５７ ドレインコンタクト領域
６２、６３ 高耐圧ｎチャネルＭＯＳＦＥＴ
８１，８２，８３ ｐｎ接合
９０ 空乏層
９１ 電子
９２ 正孔
１００，２００，３００，４００ 高耐圧集積回路装置
Ｄｂ ブートストラップダイオード
Ｃ１ ブートストラップコンデンサ
ＲＬ レベルシフト抵抗
Ｑ１〜Ｑ３ 上アーム出力素子
Ｑ４〜Ｑ６ 下アーム出力素子
ＶＣＣ２ 主電源
ＶＣＣ２Ｈ 高電位側電位
ＶＣＣ２Ｌ 低電位側電位
Ｌ 距離
ＧＤＵ ゲート駆動回路

Claims (20)

  1. ｐ型の半導体基板と、
    前記半導体基板上に形成されるｎ型の埋め込み層と、
    前記埋め込み層上に形成されるｎ型の半導体層と、
    前記半導体層の一部に設けられた浮遊電位領域と、
    前記浮遊電位領域が設けられた部分の前記半導体層を囲み前記半導体基板と接し、前記浮遊電位領域から離れてリング状に形成されるｐ型の第１分離領域と、
    前記浮遊電位領域と前記第１分離領域との間の前記半導体層の下部に設けられた第１絶縁分離領域と、
    前記第１絶縁分離領域上に形成されるダイオードと、
    前記第１分離領域から離れて前記ダイオードが配置された領域をリング状に囲み前記半導体層の表面から前記半導体層の下部に達するｐ型の第２分離領域と、
    前記第１分離領域の上部に形成されるｎ型のソース領域と、
    前記ダイオードのカソード領域と前記浮遊電位領域との間の前記半導体層の上部に形成される、前記ソース領域を有するトランジスタのｎ型のドレインコンタクト領域と、
    を備えることを特徴とする半導体装置。
  2. ｐ型の半導体基板と、
    前記半導体基板上に形成されるｎ型の埋め込み層と、
    前記埋め込み層上に形成されるｎ型の半導体層と、
    前記半導体層の一部に設けられた浮遊電位領域と、
    前記浮遊電位領域が設けられた部分の前記半導体層を囲み前記半導体基板と接し、前記浮遊電位領域から離れてリング状に形成されるｐ型の第１分離領域と、
    前記浮遊電位領域と前記第１分離領域との間の前記半導体層の下部に設けられた第１絶縁分離領域と、
    前記第１絶縁分離領域上に形成されるダイオードと、
    前記第１分離領域から離れて前記ダイオードが配置された領域をリング状に囲み前記半導体層の表面から前記半導体層の下部に達するｐ型の第２分離領域と、
    前記第１分離領域と前記第２分離領域との間の前記半導体層の上部に形成されるｐ型のベース領域と、
    前記ベース領域の上部に形成されるｎ型のソース領域と、
    前記ダイオードのカソード領域と前記浮遊電位領域との間の前記半導体層の上部に形成される、前記ベース領域および前記ソース領域を有するトランジスタのｎ型のドレインコンタクト領域と、
    を備えることを特徴とする半導体装置。
  3. 前記ダイオードは、
    前記第２分離領域から離れて前記第１絶縁分離領域上の前記半導体層の上部に形成されるｐ型のアノード領域と、
    前記アノード領域と前記浮遊電位領域との間で前記アノード領域および前記浮遊電位領域から離れて前記第１絶縁分離領域上の前記半導体層の上部に形成されるｎ型の前記カソード領域と、
    を備えることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記トランジスタは、前記ソース領域と前記半導体層に挟まれた前記第１分離領域上にゲート絶縁膜を介して形成されるゲート電極を更に備えることを特徴とする請求項３に記載の半導体装置。
  5. 前記浮遊電位領域にロジック回路が集積化されることを特徴とする請求項４に記載の半導体装置。
  6. 前記カソード領域と前記ドレインコンタクト領域との間で前記半導体層の上面から前記第１絶縁分離領域に達するｐ型の第３分離領域を更に備えることを特徴とする請求項５に記載の半導体装置。
  7. 前記ロジック回路の下方を覆うように前記半導体層の下部に設けられた第２絶縁分離領域と、前記ドレインコンタクト領域と前記浮遊電位領域との間で前記半導体層の表面から前記第２絶縁分離領域に達するｐ型の第４分離領域と、を更に備えることを特徴とする請求項６に記載の半導体装置。
  8. 前記第３分離領域が前記ロジック回路の電源の低電位側と電気的に接続されたことを特徴とする請求項６に記載の半導体装置。
  9. 前記第４分離領域が前記ロジック回路の電源の低電位側と電気的に接続されたことを特徴とする請求項７に記載の半導体装置。
  10. 前記第２分離領域、前記第３分離領域、前記第４分離領域、前記アノード領域および前記カソード領域は、平面形状が閉じた環状であることを特徴とする請求項７に記載の半導体装置。
  11. 前記ドレインコンタクト領域と前記浮遊電位領域との距離が、前記アノード領域から注入される正孔の拡散長さより長いことを特徴とする請求項３に記載の半導体装置。
  12. 前記第１絶縁分離領域が、空洞であることを特徴とする請求項１または２に記載の半導体装置。
  13. 前記第２絶縁分離領域が、空洞であることを特徴とする請求項７に記載の半導体装置。
  14. 前記カソード領域と前記浮遊電位領域とを接続する導電路を備えることを特徴とする請求項１または２に記載の半導体装置。
  15. 前記埋め込み層は、前記半導体基板の上部に形成された拡散層からなり、前記半導体層は、前記埋め込み層上に形成されたエピタキシャル成長層からなることを特徴とする請求項１または２に記載の半導体装置。
  16. 前記埋め込み層は、前記半導体基板上に形成された第１エピタキシャル成長層からなり、前記半導体層は、前記第１エピタキシャル成長層上に形成された第２エピタキシャル成長層からなることを特徴とする請求項１または２に記載の半導体装置。
  17. ｐ型の半導体基板と、
    前記半導体基板上に形成されるｎ型の埋め込み層と、
    前記埋め込み層の上に設けられた、ロジック回路が形成される浮遊電位領域と、
    前記浮遊電位領域と同じ厚さで、前記埋め込み層の上に、前記浮遊電位領域を囲むように島状に配置されたｎ型の半導体層と、
    前記半導体層を囲むようにリング状に設けられ、前記浮遊電位領域から離れて、前記半導体層の上面から前記半導体基板に達するｐ型の第１分離領域と、
    前記浮遊電位領域と前記第１分離領域との間の前記埋め込み層に設けられた第１絶縁分離領域と、
    前記第１絶縁分離領域上に形成されるダイオードと、
    前記第１分離領域から離れて、前記ダイオードが配置される部分の前記半導体層を囲むようにリング状に設けられ、前記半導体層を貫通するｐ型の第２分離領域と、
    前記第１分離領域の上部に設けられた、トランジスタのｎ型のソース領域と、
    前記ダイオードのカソード領域と前記浮遊電位領域との間の前記半導体層の上部に設けられた、前記トランジスタのｎ型のドレインコンタクト領域と、
    を備えることを特徴とする半導体装置。
  18. ｐ型の半導体基板と、
    前記半導体基板上に形成されるｎ型の埋め込み層と、
    前記埋め込み層の上に設けられた、ロジック回路が形成される浮遊電位領域と、
    前記浮遊電位領域と同じ厚さで、前記埋め込み層の上に、前記浮遊電位領域を囲むように島状に配置されたｎ型の半導体層と、
    前記半導体層を囲むようにリング状に設けられ、前記浮遊電位領域から離れて、前記半導体層の上面から前記半導体基板に達するｐ型の第１分離領域と、
    前記浮遊電位領域と前記第１分離領域との間の前記埋め込み層に設けられた第１絶縁分離領域と、
    前記第１絶縁分離領域上に形成されるダイオードと、
    前記第１分離領域から離れて、前記ダイオードが配置される部分の前記半導体層を囲むようにリング状に設けられ、前記半導体層を貫通するｐ型の第２分離領域と、
    前記第１分離領域と前記第２分離領域との間の前記半導体層の上部に形成される、トランジスタのｐ型のベース領域と、
    前記ベース領域の上部に形成される、前記トランジスタのｎ型のソース領域と、
    前記ダイオードのカソード領域と前記浮遊電位領域との間の前記半導体層の上部に設けられた、前記トランジスタのｎ型のドレインコンタクト領域と、
    を備えることを特徴とする半導体装置。
  19. 前記ダイオードは、
    前記第１絶縁分離領域上の前記半導体層に形成されたｐ型のアノード領域と、
    アノード領域と前記浮遊電位領域との間の前記半導体層に形成されるｎ型の前記カソード領域と、
    を備えることを特徴とする請求項１７または１８に記載の半導体装置。
  20. 前記トランジスタは、前記ソース領域と前記半導体層に挟まれた前記第１分離領域の上部の一部をベース領域として、前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極、を更に備えることを特徴とする請求項１７に記載の半導体装置。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9537338B2 (en) 2014-09-16 2017-01-03 Navitas Semiconductor Inc. Level shift and inverter circuits for GaN devices
US9571093B2 (en) 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
US20160087529A1 (en) * 2014-09-19 2016-03-24 Sanken Electric Co., Ltd. Bootstrap Circuit
CN106663658B (zh) 2015-02-18 2020-01-10 富士电机株式会社 半导体集成电路
CN106298768B (zh) * 2015-06-10 2019-03-19 联华电子股份有限公司 半导体元件及半导体元件的操作方法
JP2017045966A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
US9905558B1 (en) * 2016-12-22 2018-02-27 Texas Instruments Incorporated Conductivity modulated drain extended MOSFET
TWI629785B (zh) 2016-12-29 2018-07-11 新唐科技股份有限公司 高電壓積體電路的高電壓終端結構
JP6729487B2 (ja) * 2017-05-15 2020-07-22 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
CN109427771B (zh) * 2017-09-01 2020-10-30 无锡华润上华科技有限公司 一种集成电路芯片及其制作方法、栅驱动电路
CN110010678A (zh) * 2018-01-04 2019-07-12 中兴通讯股份有限公司 横向绝缘栅双极晶体管及其制作方法
JP7045271B2 (ja) * 2018-06-28 2022-03-31 エイブリック株式会社 半導体装置及び半導体チップ
JP6971931B2 (ja) * 2018-07-27 2021-11-24 日立Astemo株式会社 パワー半導体装置
US10636872B1 (en) * 2018-10-31 2020-04-28 Globalfoundries Inc. Apparatus and method to prevent integrated circuit from entering latch-up mode
JP7143734B2 (ja) * 2018-11-15 2022-09-29 富士電機株式会社 半導体集積回路
CN112397388B (zh) * 2019-08-16 2022-01-28 珠海格力电器股份有限公司 二极管及其制备方法
CN112750899B (zh) * 2019-10-31 2022-05-27 广东美的白色家电技术创新中心有限公司 一种半导体器件及其制备方法、电器设备
JP7300968B2 (ja) * 2019-11-14 2023-06-30 三菱電機株式会社 半導体装置
JP7232208B2 (ja) * 2020-03-19 2023-03-02 株式会社東芝 半導体装置
CN111415932B (zh) * 2020-03-30 2022-10-04 电子科技大学 高压自举二极管复合器件结构
CN115274849A (zh) * 2021-04-29 2022-11-01 苏州华太电子技术股份有限公司 Ldmos器件
EP4231352A1 (en) * 2022-02-17 2023-08-23 Infineon Technologies Austria AG Semiconductor device including substrate layer with floating base region and gate driver circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324848A (ja) * 2001-02-20 2002-11-08 Mitsubishi Electric Corp 半導体装置
JP2004047937A (ja) * 2002-05-24 2004-02-12 Mitsubishi Electric Corp 半導体装置
JP2006005182A (ja) * 2004-06-18 2006-01-05 Mitsubishi Electric Corp 半導体装置
JP2012009694A (ja) * 2010-06-25 2012-01-12 Mitsubishi Electric Corp 電力用半導体装置
JP2012227300A (ja) * 2011-04-19 2012-11-15 Fuji Electric Co Ltd 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06188372A (ja) * 1992-07-20 1994-07-08 Philips Electron Nv 集積半導体回路
US5666280A (en) 1993-05-07 1997-09-09 Philips Electronics North America Corporation High voltage integrated circuit driver for half-bridge circuit employing a jet to emulate a bootstrap diode
US5373435A (en) 1993-05-07 1994-12-13 Philips Electronics North America Corporation High voltage integrated circuit driver for half-bridge circuit employing a bootstrap diode emulator
US5502632A (en) 1993-05-07 1996-03-26 Philips Electronics North America Corporation High voltage integrated circuit driver for half-bridge circuit employing a bootstrap diode emulator
DE19811604B4 (de) 1997-03-18 2007-07-12 Kabushiki Kaisha Toshiba, Kawasaki Halbleitervorrichtung
JP3941206B2 (ja) 1998-02-26 2007-07-04 富士電機デバイステクノロジー株式会社 高耐圧ｉｃ
EP1067599B1 (en) 1999-07-09 2007-09-12 STMicroelectronics S.r.l. A method of forming structures with buried oxide regions in a semiconductor substrate
JP4074051B2 (ja) 1999-08-31 2008-04-09 株式会社東芝 半導体基板およびその製造方法
JP4277481B2 (ja) 2002-05-08 2009-06-10 日本電気株式会社 半導体基板の製造方法、半導体装置の製造方法
JP4020195B2 (ja) 2002-12-19 2007-12-12 三菱電機株式会社 誘電体分離型半導体装置の製造方法
JP5055813B2 (ja) 2006-04-10 2012-10-24 富士電機株式会社 Ｓｏｉ横型半導体装置
KR101463076B1 (ko) * 2008-03-28 2014-12-05 페어차일드코리아반도체 주식회사 레벨 시프트 소자들을 구비하는 고압 반도체소자 및 그의제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324848A (ja) * 2001-02-20 2002-11-08 Mitsubishi Electric Corp 半導体装置
JP2004047937A (ja) * 2002-05-24 2004-02-12 Mitsubishi Electric Corp 半導体装置
JP2006005182A (ja) * 2004-06-18 2006-01-05 Mitsubishi Electric Corp 半導体装置
JP2012009694A (ja) * 2010-06-25 2012-01-12 Mitsubishi Electric Corp 電力用半導体装置
JP2012227300A (ja) * 2011-04-19 2012-11-15 Fuji Electric Co Ltd 半導体装置

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