JP2008053288A - 半導体集積回路及びその製造方法 - Google Patents
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Abstract
【課題】論理回路と記憶回路を混載した半導体集積回路において、論理回路の高速動作を確保しつつ、ゲインセルを用いた記憶回路に保持された電荷のリークを防ぐ。
【解決手段】半導体基板2、または、基板に形成されている半導体層に形成されている第1導電型のチャネル導電型を持つ第1トランジスタTpと第2導電型のチャネル導電型を持つ第2トランジスタTnの双方から論理回路が形成されている論理回路部3と、前記半導体基板2または前記半導体層に形成されている第3トランジスタTmnを含み記憶回路が形成されている記憶回路部4と、を備え、前記第1トランジスタTpに接して圧縮応力膜10pが形成され、前記第2トランジスタTnに接して引張応力膜10nが形成され、前記第3トランジスタTmnが形成されている記憶回路部3の少なくとも一部は、前記圧縮応力膜10pと前記引張応力膜10nの双方が形成されていない、半導体集積回路1。
【選択図】図4
【解決手段】半導体基板2、または、基板に形成されている半導体層に形成されている第1導電型のチャネル導電型を持つ第1トランジスタTpと第2導電型のチャネル導電型を持つ第2トランジスタTnの双方から論理回路が形成されている論理回路部3と、前記半導体基板2または前記半導体層に形成されている第3トランジスタTmnを含み記憶回路が形成されている記憶回路部4と、を備え、前記第1トランジスタTpに接して圧縮応力膜10pが形成され、前記第2トランジスタTnに接して引張応力膜10nが形成され、前記第3トランジスタTmnが形成されている記憶回路部3の少なくとも一部は、前記圧縮応力膜10pと前記引張応力膜10nの双方が形成されていない、半導体集積回路1。
【選択図】図4
Description
本発明は、半導体集積回路及びその製造方法に係り、特に、論理回路と記憶回路を混載する半導体集積回路及びその製造法に関するものである。
従来は、演算、制御、記憶といった各機能ごとに半導体集積回路(IC)により実現されている電子機器の機能は、ICの高集積化、ICプロセスの共通化の進展に伴い、いくつかの機能或いは機器全体を一つのICで実現するシステムLSI化が進んでいる。システムLSIは、記憶回路を含むメモリブロックと、論理回路を含む論理演算ブロックとが混載される。
一般に、一つのシステムLSIを使用することにより、論理回路、記憶回路、アナログ回路を構成する複数のLSIを機器に組み込む場合と比較して配線を単純化することができる。また、システムLSIを使用することにより、LSIの占有面積を少なくすることができるため、機器の小型化も図られる。
ここで、論理演算ブロックはシリコン系の半導体基板に形成される電界効果トランジスタにより構成される論理回路を組み合わせたものである。
ところで、電界効果トランジスタのスイッチングを速くして、論理回路の動作を高速化させるため、応力膜を電界効果トランジスタに接するようにして設ける技術が知られている。応力膜の存在により、半導体基板に引張歪あるいは圧縮歪が付与され、その部分の半導体の格子定数が歪による応力によって変化し、バンド構造が変動する。バンド構造の変化により、チャネル領域における電子や正孔といったキャリアの移動度が大きくなり、電界効果トランジスタのスイッチングが速くなる。
ところで、電界効果トランジスタのスイッチングを速くして、論理回路の動作を高速化させるため、応力膜を電界効果トランジスタに接するようにして設ける技術が知られている。応力膜の存在により、半導体基板に引張歪あるいは圧縮歪が付与され、その部分の半導体の格子定数が歪による応力によって変化し、バンド構造が変動する。バンド構造の変化により、チャネル領域における電子や正孔といったキャリアの移動度が大きくなり、電界効果トランジスタのスイッチングが速くなる。
応力膜を電界効果トランジスタに接するように設けるものとして、非特許文献1に記載されているように、論理回路を構成する電界効果トランジスタのソース及びドレイン領域にシリコンゲルマニウムの層を応力層として埋め込むものがある。シリコンゲルマニウムの層が埋め込まれることにより、その層が体積膨張しソース領域とドレイン領域に挟まれたチャネル領域の半導体基板に圧縮歪が加わる。これによりチャネル領域の正孔移動度が向上し、pチャネル導電型の電界効果トランジスタのスイッチングを速くすることができる。なお、nチャネル導電型の電界効果トランジスタのスイッチングを速くさせるためには、当該電界効果トランジスタのチャネル領域の引張歪を加えるSiNの層を応力層として埋め込む。
論理回路を構成する電界効果トランジスタは通常、nチャネル導電型の電界効果トランジスタとpチャネル導電型の電界効果トランジスタの双方が同一半導体基板に形成される。これらの電界効果トランジスタについてスイッチングを速くさせるためには、nチャネル導電型の電界効果トランジスタのチャネル領域には引張歪を加える一方で、pチャネル導電型の電界効果トランジスタのチャネル領域には圧縮歪を加える必要がある。
そこで、非特許文献2に記載されているように、nチャネル導電型の電界効果トランジスタとpチャネル導電型の電界効果トランジスタが共に形成されている半導体基板の全面に引張応力を加えるSiNの層を形成し、しかる後に、nチャネル導電型の電界効果トランジスタの基板面のチャネル領域にのみ引張歪を加えるために、当該nチャネル導電型の電界効果トランジスタが形成されている部分以外の上記SiNの層を除去する。次に、半導体基板の全面に圧縮応力を加えるSiNの層を形成し、しかる後に、pチャネル導電型の電界効果トランジスタの基板面のチャネル領域にのみ圧縮歪を加えるために、当該pチャネル導電型の電界効果トランジスタが形成されている部分以外で、上記SiNの層を除去する。
記憶回路には、不揮発性メモリと揮発性メモリがあり、さらにROM(Read Only Memory)とRAM(Randam Access Memory)がある。論理演算ブロックを構成する論理回路と記憶回路とを混載する半導体集積回路では、RAMは論理演算ブロックのスタックやデータ領域として使用され、主としてSRAM(Static Randam Access Memory)やDRAM(Dynamic Randam Access Memory)が使用されている。
図8(a)にSRAMのメモリセルの回路図、同図(b)にDRAMのメモリセルの回路図を示す。
図8(a)に示すSRAMのメモリセルは、一対の相補性のデータ線DL,DL_と、一対の駆動電界効果トランジスタQd1,Qd2、一対の負荷電界効果トランジスタQp1,Qp2および一対の転送電界効果トランジスタQt1,Qt2で構成されている。このメモリセルは、4個のnチャネル導電型電界効果トランジスタと2個のpチャネル導電型電界効果トランジスタの合計6個の電界効果トランジスタを使う完全CMOS(Complementary Metal−Oxide Semiconductor)型で構成されている。
図8(a)に示すSRAMのメモリセルは、一対の相補性のデータ線DL,DL_と、一対の駆動電界効果トランジスタQd1,Qd2、一対の負荷電界効果トランジスタQp1,Qp2および一対の転送電界効果トランジスタQt1,Qt2で構成されている。このメモリセルは、4個のnチャネル導電型電界効果トランジスタと2個のpチャネル導電型電界効果トランジスタの合計6個の電界効果トランジスタを使う完全CMOS(Complementary Metal−Oxide Semiconductor)型で構成されている。
上記メモリセルを構成する6個の電界効果トランジスタのうち、駆動電界効果トランジスタQd1と負荷電界効果トランジスタQp1と、駆動電界効果トランジスタQd2と負荷電界効果トランジスタQp2は、それぞれ、CMOSインバータを構成している。これらの一対のCMOSインバータの相互の入出力端子間は、局所配線を介して交差結合し、1ビットの情報を記憶するフリップフロップ回路を構成する。
また、上記のフリップフロップ回路の一方の入出力端子は、転送電界効果トランジスタQt1のソースまたはドレインに接続され、他方の入出力端子は、転送電界効果トランジスタQt2のソースまたはドレインに接続されている。
図8(b)に示すDRAMのメモリセルは、電荷を蓄えるためのキャパシタCと、キャパシタCへの電荷の充放電を制御する電界効果トランジスタTrのスイッチにより構成されている。DRAMでは、基本的にキャパシタCに電荷が蓄積されているか否かにより、ビット情報の有無を判断する。キャパシタ内の電荷は一定時間で放電されて失われるため、DRAMのメモリセルの記憶保持時間は有限となる。このため、DRAMでは一定の時間間隔で情報のリフレッシュ動作を繰り返す。
"Delaying Forever: Uniaxial Strained Silicon Transistors in a 90mn CMOS Technology" LSI Tech.2004 Intel
"Dual stress liner for high performance sub-45mn gate length SOI CMOS manufacturing" EDM 2004 IBM,Sony,TOSHIBA,AMD,Charterd Semiconductor
論理回路とSRAMからなる記憶回路とを混載した一枚の半導体基板に、システムLSIを作製する場合、SRAMの各メモリセルごとに6個もの電界効果トランジスタが必要となる。そのため、記憶回路を集積する場合には電界効果トランジスタによって大面積が占有され、記憶回路の大容量化には不利となる。
一方で、論理回路とDRAMからなる記憶回路とを混載して一枚の半導体基板において、システムLSIを作製する場合、DRAMの各メモリセルは一つのキャパシタと一つの電界効果トランジスタのみにより構成されているので、記憶回路の大容量化の上では有利である。しかし、DRAMのキャパシタの電荷の喪失をできるだけ遅くするために、キャパシタの容量を数十fF程度に上げる必要がある。そのため、半導体基板の誘電性のみを利用してキャパシタを形成する場合では容量が不十分なことがあり、半導体基板上に誘電率の高い材料の膜を形成したり、あるいは、キャパシタの構造を3次元化して容量を上げることが行われている。しかし、誘電率の高い膜を形成したり、キャパシタの構造を3次元化する場合には、論理回路と組み合わせたプロセスが複雑になる問題がある。
図8(c)に示すゲインセルが、論理回路と混載する記憶回路として知られている。図8(c)に示すゲインセルは、3トランジスタ型のゲインセルの一つのメモリセルを示したものである。すなわち、1つの書き込みトランジスタTwと、2つの読み出しトランジスタ、すなわちセレクトトランジスタTsおよびアンプトランジスタTaとを有する。
書き込みトランジスタTwのソースとドレインの一方が書き込みビット線WBLに接続され、他方がストレージノードSNに接続され、ゲートが書き込みワード線WWLに接続されている。セレクトトランジスタTsのソースとドレインの一方が読み出しビット線RBLに接続され、他方がアンプトランジスタTaに接続され、ゲートが読み出しワード線RWLに接続されている。アンプトランジスタTaのソースとドレインの一方が一定電圧(例えば、接地電位で保持されるコモンソース線CSL)に接続され、他方がセレクトトランジスタTsに接続され、ゲートがストレージノードSNに接続されている。
ゲインセルは、ストレージノードSNに蓄積された電荷をアンプトランジスタTaで増幅して読み出しビット線RBLに出力する。ゲインセルは、電界効果トランジスタのみで構成されており、DRAMと異なり大容量のキャパシタは不要であるので、記憶回路を作製する上でプロセスが複雑にならない。また、メモリセルを構成するために必要な電界効果トランジスタの数もSRAMと比較して半分であり、記憶回路の大容量化の上でも有利である。
しかし、ゲインセルにおいて電荷を蓄積するストレージノードSNの容量は数fFであり、DRAMのキャパシタの容量の1/10程度であるので、DRAMの場合と同様にして定期的なリフレッシュ動作が必要である。しかしながら、ストレージノードSNに“1”のデータが保持されている場合は、蓄積された電荷はリークしやすい。すなわち、ストレージノードSNは書き込みトランジスタTwのソース又はドレインに接続し、また、アンプトランジスタTaのゲートに接続している。そのため、書き込みトランジスタTw又はアンプトランジスタTaにリークパスが存在する場合に、ストレージノードSNに蓄積された電荷が、これらのリークパスを通してリークする。一方、ストレージノードSNに“0”のデータが保持されている場合には、書込みワード線WWLが他のメモリセル書換えのために電位変動すると書込みトランジスタTrのリークパスを通して電荷が流入されやすい。
ここで、ストレージノードSNに格納された“1”データが保持されている場合のリークパスは以下の通りである(図8(c)参照)。
第1に、ストレージノードSNから、オフ状態の書き込みトランジスタTwを介して書き込みビット線WBLにオフリーク電流が流れるパスP1が存在する。
第2に、ストレージノードSNである書き込みトランジスタTwのN+領域から基板(P型ウェル)に接合リーク電流が流れるパスP2が存在する。
第3に、ストレージノードSNから、アンプトランジスタTaのゲート電極、ゲート絶縁膜を通って基板(P型ウェル)にゲートリーク電流が流れるパスP3が存在する。
第1に、ストレージノードSNから、オフ状態の書き込みトランジスタTwを介して書き込みビット線WBLにオフリーク電流が流れるパスP1が存在する。
第2に、ストレージノードSNである書き込みトランジスタTwのN+領域から基板(P型ウェル)に接合リーク電流が流れるパスP2が存在する。
第3に、ストレージノードSNから、アンプトランジスタTaのゲート電極、ゲート絶縁膜を通って基板(P型ウェル)にゲートリーク電流が流れるパスP3が存在する。
以上のリークパスの存在により、リフレッシュ動作を行ったとしても、ストレージノードSNの容量の低さから、依然として電荷のリークの問題は起こりやすい。すなわち、ストレージノードSNからの電荷のリーク成分の時間依存性を示すTail不良分布がDRAMと比較して劣る。
ゲインセルにより構成される記憶回路と論理回路を混載して一枚の半導体基板に、システムLSIを作製する場合は、使用する電界効果トランジスタの数を記憶回路にSRAMを使用する場合と比較して少なくすることができ、また、キャパシタを使用していないので、記憶回路にDRAMを使用する場合と比較してプロセスも容易となる。
しかしながら、ゲインセルではストレージノードSNからリークパスを通じたリークの問題が起こりやすいので、ゲインセルにより構成される記憶回路と論理回路を混載するシステムLSIではストレージノードSNからの電荷のリークを少なくし、Tail不良分布を改善することが必要である。その一方で、システムLSIに使用される論理回路の高速動作も求められる。
そこで、本発明が解決しようとする課題は、論理回路と記憶回路を混載する半導体集積回路において、論理回路の高速動作を確保しつつ、記憶回路に保持される電荷のリークを防ぐことができるものを提供することである。また、本発明が解決しようとする他の課題は、論理回路の高速動作を確保しつつ、記憶回路に保持された電荷のリークを防ぐことができる論理回路と記憶回路を混載する半導体集積回路の製造方法を提供することである。
本発明の一実施形態に関わる半導体集積回路は、半導体基板、または、基板に形成されている半導体層に形成されている第1導電型のチャネル導電型を持つ第1トランジスタと第2導電型のチャネル導電型を持つ第2トランジスタの双方から論理回路が形成されている論理回路部と、前記半導体基板または前記半導体層に形成されている第3トランジスタを含み記憶回路が形成されている記憶回路部と、を備え、前記第1トランジスタに接して圧縮応力膜が形成され、前記第2トランジスタに接して引張応力膜が形成され、前記第3トランジスタが形成されている記憶回路部の少なくとも一部は、前記圧縮応力膜と前記引張応力膜の双方が形成されていない。
本発明では好適に、前記記憶回路は、記憶データとなる電荷を電気的フローティング状態で保持するストレージノードを有する。
好ましくは、前記記憶回路はメモリセルを有し、前記メモリセルは、データ入力用の書き込み電界効果トランジスタと、データ出力用のセレクトトランジスタとアンプトランジスタからなる読み出し電界効果トランジスタと、前記書き込み電界効果トランジスタから入力した記憶データとなる電荷を電気的フローティング状態で保持するストレージノードとを有するゲインセルにより構成されており、前記書き込み電界効果トランジスタと前記読み出し電界効果トランジスタは前記第3トランジスタである。
好ましくは、前記記憶回路はメモリセルを有し、前記メモリセルは、データ入力用の書き込み電界効果トランジスタと、データ出力用のセレクトトランジスタとアンプトランジスタからなる読み出し電界効果トランジスタと、前記書き込み電界効果トランジスタから入力した記憶データとなる電荷を電気的フローティング状態で保持するストレージノードとを有するゲインセルにより構成されており、前記書き込み電界効果トランジスタと前記読み出し電界効果トランジスタは前記第3トランジスタである。
本発明では好適に、前記半導体基板はシリコン基板であり、前記引張応力膜及び圧縮応力膜は、シリコン窒化物により構成されている。
本発明の一実施形態に関わる半導体集積回路では、論理回路が形成されている第1トランジスタには圧縮応力膜が形成され第2トランジスタには引張応力膜が形成されているため、第1トランジスタ及び第2トランジスタのチャネルには応力が加わる。一方で、第3トランジスタが形成されている記憶回路部の少なくとも一部は、圧縮応力膜と引張応力膜の双方が形成されていないため、当該領域の第3トランジスタのチャネルには応力がほとんど加わらない。
また本発明の一実施形態にかかわる半導体集積回路の製造方法は、半導体基板、または、基板に形成されている半導体層に、論理回路が形成されている論理回路部を構成するための、第1導電型のチャネル導電型を持つ第1トランジスタと第2導電型のチャネル導電型を持つ第2トランジスタの双方、及び、記憶回路が形成されている記憶回路部を構成するための第3トランジスタを形成するステップと、圧縮応力膜を成膜するステップと、引張応力膜を成膜するステップと、前記圧縮応力膜を前記記憶回路の少なくとも一部と、前記第2トランジスタが形成されている領域とから除去するステップと、前記引張応力膜を前記記憶回路の少なくとも一部と、前記第1トランジスタが形成されている領域とから除去するステップと、を有する。
好ましくは、前記圧縮応力膜を除去するステップ、及び、前記引張応力膜を除去するステップは、前記第1トランジスタが形成された箇所、または、前記第2トランジスタが形成された箇所に、保護膜を形成し前記保護膜が形成された箇所以外の前記圧縮応力膜、または、前記引張応力膜を除去するステップをさらに有する。
本発明の一実施形態に関わる半導体集積回路の製造法により製造された半導体集積回路は、論理回路が形成されている第1トランジスタには圧縮応力膜が形成され第2トランジスタには引張応力膜が形成されているため、第1トランジスタ及び第2トランジスタのチャネルには応力が加わる。一方で、第3トランジスタが形成された記憶回路部において、圧縮応力膜と引張応力膜の双方が形成されない。そのため、当該領域の第3トランジスタのチャネルには応力がほとんど加わらない。
本発明の論理回路と記憶回路とを混載した半導体集積回路では、論理回路の高速動作を確保しつつ、記憶回路に保持された電荷のリークを防ぐことができる。また、本発明の半導体集積回路の製造方法によれば、半導体集積回路の論理回路の高速動作を確保しつつ、記憶回路に保持された電荷のリークを防ぐことを容易に達成できる。
本発明に係る半導体集積回路の一実施形態について図1から図7を参照しながら説明する。
図1は、本実施形態に係る半導体集積回路1の平面図を示すものである。図1に示す半導体集積回路1は、シリコンからなる一枚の半導体基板2に、論理回路部3と、記憶回路部4とを有する。これによりいわゆるシステムLSIの形成が可能である。
図1は、本実施形態に係る半導体集積回路1の平面図を示すものである。図1に示す半導体集積回路1は、シリコンからなる一枚の半導体基板2に、論理回路部3と、記憶回路部4とを有する。これによりいわゆるシステムLSIの形成が可能である。
図2は図1に示す半導体集積回路1を構成する論理回路部3の論理回路の一部を示すものであり、(a)は回路図、(b)は平面図である。
図2(a)に示す回路図は、CMOSインバータ回路を示すものであり、第1トランジスタとしてpチャネル導電型の電界効果トランジスタTpと、第2トランジスタとしてnチャネル導電型の電界効果トランジスタTnの相補型CMOSインバータ回路を示すものである。図2(a)に例示した回路図ではノット回路を構成する論理回路となる。
図2(a)に示す回路図は、CMOSインバータ回路を示すものであり、第1トランジスタとしてpチャネル導電型の電界効果トランジスタTpと、第2トランジスタとしてnチャネル導電型の電界効果トランジスタTnの相補型CMOSインバータ回路を示すものである。図2(a)に例示した回路図ではノット回路を構成する論理回路となる。
図2(b)に示す平面図では、p型のアクティブ領域5nとn型のアクティブ領域5pが図示のように配置され、アクティブ領域5nはpチャネル導電型の電界効果トランジスタTpの形成用で、アクティブ領域5pはnチャネル導電型の電界効果トランジスタTnの形成用である。また、アクティブ領域5pとアクティブ領域5nには、ポリシリコンからなり、Vin入力に接続するゲート配線6Gが横切っている。また、アクティブ領域5pの一端には、接地用の配線6Eが接続し、アクティブ領域5pの他端にはアクティブ領域5pの一端と共通で、Vout出力に接続する出力用の配線6Оが接続されている。そして、アクティブ領域5nの他端には、電源電圧Vddが加わる配線6Dが接続している。
図3は図1に示す半導体集積回路1を構成する記憶回路部4の記憶回路の一部を示すものであり、(a)は回路図、(b)は平面図である。
図3(a)に示す回路図は、1つの書き込みトランジスタTwと、2つの読み出しトランジスタ、すなわちセレクトトランジスタTsおよびアンプトランジスタTaとを有する3トランジスタ型の一つのメモリセルを示すものである。書き込みトランジスタTw、セレクトトランジスタTsおよびアンプトランジスタTaはそれぞれnチャネル導電型の電界効果トランジスタを使用している。これらの電界効果トランジスタは、本発明における第3のトランジスタに含まれる。
図3(a)に示す回路図は、1つの書き込みトランジスタTwと、2つの読み出しトランジスタ、すなわちセレクトトランジスタTsおよびアンプトランジスタTaとを有する3トランジスタ型の一つのメモリセルを示すものである。書き込みトランジスタTw、セレクトトランジスタTsおよびアンプトランジスタTaはそれぞれnチャネル導電型の電界効果トランジスタを使用している。これらの電界効果トランジスタは、本発明における第3のトランジスタに含まれる。
書き込みトランジスタTwのソースとドレインの一方が書き込みビット線WBLに接続され、他方がストレージノードSNに接続され、ゲートが書き込みワード線WWLに接続されている。セレクトトランジスタTsのソースとドレインの一方が読み出しビット線RBLに接続され、他方がアンプトランジスタTaに接続され、ゲートが読み出しワード線RWLに接続されている。アンプトランジスタTaのソースとドレインの一方が一定電圧(例えば、接地電位で保持される)のコモンソース線CSLに接続され、他方がセレクトトランジスタTsに接続され、ゲートがストレージノードSNに接続されている。ストレージノードSNは、書き込み電界効果トランジスタTwから入力し記憶データとなる電荷を電気的フローティング状態で保持する。
図3(b)に示す平面図では、Pウェルのアクティブ領域5A,5Bが図示のように配置されている。アクティブ領域5Aは書き込みトランジスタTwの形成用である。アクティブ領域5Bは、セレクトトランジスタTsとアンプトランジスタTaの形成用である。
ポリシリコンからなるセレクトトランジスタTsのゲート配線6B、すなわち読み出しワード線RWLが、アクティブ領域5Bを横切って配置されている。また、ポリシリコンからなるアンプトランジスタTaのソース配線6Cがアクティブ領域5Bを横切って配置されている。同様に、ポリシリコンからなる書き込みトランジスタTwのゲート配線、すなわち書き込みワード線WWLがアクティブ領域5Aを横切って配置されている。
これらのポリシリコンと重なっていないアクティブ領域5A,5Bの部分には、n型の各トランジスタのソース・ドレイン領域が形成されている(符号省略)。セレクトトランジスタTsのゲート配線6Bは、読み出しワード線RWLとなる。
セレクトトランジスタTsの一方のソース・ドレイン領域は、多層コンタクトを介して更に上層のメタル層からなる読み出しビット線RBLに接続されている。また、セレクトトランジスタTsの他方のソース・ドレイン領域は、アンプトランジスタTaの一方のソース・ドレイン領域と共用されている。アンプトランジスタTaの他方のソース・ドレイン領域は、コンタクトを介してメタル層からなるコモンソース線CSLに接続されている。
図3(b)に示すように、書き込みトランジスタTwの一方のソース・ドレイン領域は、コンタクトを介してメタル層からなるノード配線6N(ストレージノードとなる)に接続されている。ノード配線6NはアンプトランジスタTaのゲート配線の上方に延び、両者がコンタクトを介して接続されている。書き込みトランジスタTwの他方のソース・ドレイン領域は、多層コンタクトを介してメタル層からなる書き込みビット線WBLに接続されている。
図3(b)に示すゲインセルに“1”データの書き込みを行う場合は、ワード線WWLに“H”レベルの電圧を加え、ビット線WBLに“H”レベルの電圧を加え、“0”データの書き込みを行う場合は、ワード線WWLに“H”レベルの電圧を加え、ビット線WBLに“L”レベルの電圧を加える。これにより、ストレージノードSNには“1”または“0”のデータが書き込まれる。データの書き込みが終了しデータを保持する場合は、ワード線WWLとビット線WBLの電圧を“L”レベルにする。このとき、書き込みトランジスタTwがオフしストレージノードSNが電気的にフローティングになるので、ストレージノードSNには “1”または“0”のデータが保持される。
データの読み出し動作を行う場合は、読み出しワード線RWLと読み出しビット線RBLに“H”レベルの電圧を加える。このとき、ストレージノードSNに“1”のデータが保持されている場合は、アンプトランジスタTaがオンになり、読み出しビット線RBLから読み出し電流が流れる。そして、ストレージノードSNに“0”のデータが保持されている場合は、アンプトランジスタTaはオンせず、読み出しビット線RBLから読み出し電流は流れない。
図4は、図1に示す半導体集積回路1の一部の断面図を示すものである。図4では、シリコンの半導体基板2に、nウェル2nとpウェル2pが形成され、論理回路部3が形成される領域には、第1トランジスタとしてpチャネル導電型の電界効果トランジスタTpと第2トランジスタとしてnチャネル導電型の電界効果トランジスタTnが形成されている。そして、記憶回路部4には、第3トランジスタとしてnチャネル導電型の電界効果トランジスタTmnが形成されている。
図4に示す各電界効果トランジスタTn,Tp,Tmnは、通常の電界効果トランジスタと同様の構造を有している。すなわち、ソース領域7とドレイン領域8を有し、ソース領域7とドレイン領域8を挟む半導体基板2のnウェル2nまたはpウェル2pにチャネルが形成される。ソース領域7とドレイン領域8とチャネルの間に例えば低濃度の不純物領域11(エクステンション領域)を設け、ここに接するチャネル端部に高電界が集中しないようにする。また、チャネル上には、ゲート絶縁膜9、ゲート絶縁膜9上にはゲート電極Gが形成されている。ゲート絶縁膜9及びゲート電極Gの両側面は、Si系酸化物からなる側壁絶縁層12が設けられている。さらに、各電界効果トランジスタTn,Tp,Tmnは半導体基板2に形成された層間絶縁膜13により電気的に隔離されている。
図4に示す半導体集積回路1において、論理回路部3を構成するnチャネル導電型の電界効果トランジスタTnとpチャネル導電型の電界効果トランジスタTpには、それぞれ、応力膜10n,10pが接するように形成されている。図4に示す半導体集積回路1では、応力膜10n,10pは、それぞれゲート絶縁膜9をはさんだソース領域7からドレイン領域8にかけた、電界効果トランジスタTn,Tpの表面に形成されている。
応力膜10n,10pが電界効果トランジスタTn,Tpに接するように形成されることにより、nチャネル導電型の電界効果トランジスタTnとpチャネル導電型の電界効果トランジスタTpのチャネルには応力が加わる。ここで、応力膜10nはnチャネル導電型の電界効果トランジスタTnのチャネルに引張応力を加える引張応力膜であり、応力膜10pはpチャネル導電型の電界効果トランジスタTpのチャネルに圧縮応力を加える圧縮応力膜である。
第3トランジスタが形成されている記憶回路部4の少なくとも一部は、圧縮応力膜10nと引張応力膜10pの双方が形成されていない。例えば、図4に示すように、記憶回路部4を構成するnチャネル導電型の電界効果トランジスタTmnは引張応力膜10n及び圧縮応力膜10pのいずれをも有していない。
そうすると、電界効果トランジスタTmnのチャネルに加わる応力は、電界効果トランジスタTn及び電界効果トランジスタTpのチャネルに加わる応力よりもはるかに弱く、ほとんど応力が加わっていない状態となる。
以上のように、引張応力膜10nにより論理回路部3を構成するnチャネル導電型の電界効果トランジスタTnのチャネルには引張応力が加わる。また圧縮応力膜10pにより、pチャネル導電型の電界効果トランジスタTpのチャネルには圧縮応力が加わっている。そのため、チャネル領域における電子や正孔といったキャリアの移動度が大きくなり、電界効果トランジスタTn,Tpのスイッチングが速くなり、論理回路部3の動作が高速化する。
また、半導体集積回路1の記憶回路部4が形成される領域に使用される複数の電界効果トランジスタのうち、図4に示す電界効果トランジスタTmnのソース,ドレイン,ゲートのいずれかが、図3(a)に示す回路図において示すストレージノードSNに電気的に接続されている場合は、ストレージノードSNからのリーク成分を少なくすることができる。
電界効果トランジスタTmnのチャネルには応力がほとんど加わっていないため、電界効果トランジスタTmnにおいて応力歪による欠陥に起因するリークパスが減少する。また、ストレージノードSNと電気的に接続されている電界効果トランジスタのソース,ドレイン,ゲート上に応力膜が形成されていないので、応力膜による欠陥の発生が少なく、リークパスが減少する。そのため、電界効果トランジスタTmnのソース,ドレイン,ゲートのいずれかが、ストレージノードSNに接続されている場合であっても、ストレージノードSNから漏れ出す電流が少なくなる。これにより、記憶回路部4のストレージノードSNに保持された電荷のリークを防ぐことができる。
特に、記憶回路部4が図3(a)及び(b)に示すような、ゲインセルにより構成されている場合は、ストレージノードSNの容量が数fFであるので、上記のように、ストレージノードSNが電界効果トランジスタTmnに接続する場合において、電界効果トランジスタTmnのリークを防ぐことにより、ストレージノードSNに蓄積された記憶電荷の減少が抑制され、記憶データの喪失が一層起こりにくくなる。
より具体的には、ゲインセルをなす図3(b)に示す記憶回路の平面図で、記憶回路部4の一部をなす、太線100に囲まれた領域に応力膜が形成されていなければ、その部分において、応力膜によって与えられる歪による欠陥が減少する。そうすると、図8(c)において例示したリークパスP1,P2,P3が減少するので、ストレージノードSNからのリーク成分を少なくすることができる。
図4に示す半導体集積回路1を製造する工程を説明する。
まず、図5(a)に示すように、通常の電界効果トランジスタを製造する工程と同様の工程により、1枚のシリコン半導体基板2に、電界効果トランジスタのチャネルとなるnウェル2nとpウェル2pを形成した上で、論理回路部3を構成するnチャネル導電型の電界効果トランジスタTnとpチャネル導電型の電界効果トランジスタTp、及び、記憶回路部4を構成するnチャネル導電型の電界効果トランジスタTmnを作製する。
まず、図5(a)に示すように、通常の電界効果トランジスタを製造する工程と同様の工程により、1枚のシリコン半導体基板2に、電界効果トランジスタのチャネルとなるnウェル2nとpウェル2pを形成した上で、論理回路部3を構成するnチャネル導電型の電界効果トランジスタTnとpチャネル導電型の電界効果トランジスタTp、及び、記憶回路部4を構成するnチャネル導電型の電界効果トランジスタTmnを作製する。
次に、図5(b)に示すように、電界効果トランジスタTn,Tp,Tmnが形成された半導体基板2の全表面に、シリコン窒化物(SiN)からなる引張応力膜10nを成膜する。その後、図5(c)に示すように、フォトリソグラフィにより電界効果トランジスタTnのゲート絶縁膜9をはさんだソース領域7からドレイン領域8にかけた領域に保護膜としてのレジスト膜14nを形成する。
そして、反応性イオンエッチング(Reactive Ion Etching)により、図6(a)に示すようにレジスト膜14nに覆われた電界効果トランジスタTnのゲート絶縁膜9をはさんだソース領域7からドレイン領域8にかけた領域以外の領域の引張応力膜10nを除去する。
引張応力膜10n上に形成されたレジスト膜14nは、アッシングにより除去し、図6(b)に示すように、電界効果トランジスタTnのゲート絶縁膜9をはさんだソース領域7からドレイン領域8にのみ引張応力膜10nが残る。そうすると、残った引張応力膜10nは、電界効果トランジスタTnのチャネルに対して引張応力を与える。
次に、図6(c)に示すように、電界効果トランジスタTn,Tp,Tmnが形成された半導体基板2の全表面に、シリコン窒化物(SiN)からなる圧縮応力膜10pを成膜する。その後、図7(a)に示すように、フォトリソグラフィにより電界効果トランジスタTpのゲート絶縁膜9をはさんだソース領域7からドレイン領域8にかけた領域に保護膜としてのレジスト膜14pを形成する。
そして、反応性イオンエッチング(Reactive Ion Etching)により、図7(b)に示すようにレジスト膜14pに覆われた電界効果トランジスタTpのゲート絶縁膜9をはさんだソース領域7からドレイン領域8にかけた領域以外の領域の圧縮応力膜10pを除去する。
圧縮応力膜10p上に形成されたレジスト膜14pは、アッシングにより除去し、図7(c)に示すように、電界効果トランジスタTpのゲート絶縁膜9をはさんだソース領域7からドレイン領域8にのみ圧縮応力膜10pが残る。そうすると、残った圧縮応力膜10pは、電界効果トランジスタTpのチャネルに対して圧縮応力を与える。以上の工程により、図4に示す半導体集積回路1が完成する。
この状態では、半導体集積回路1の記憶回路部4を構成するnチャネル導電型電界効果トランジスタTmnのゲート絶縁膜9をはさんだソース領域7からドレイン領域8には、電界効果トランジスタTmnのチャネルに対して、引張応力を与える引張応力膜10n及び圧縮応力を与える圧縮応力膜10pのいずれもが形成されていない状態である。
そのため、電界効果トランジスタTmnのチャネルに加わる応力は、半導体集積回路1の論理回路部3を構成する電界効果トランジスタTp,Tnのチャネルに加わる応力よりもはるかに小さく、ほとんど応力が加わっていない状態となる。そのため、電界効果トランジスタTmnには応力歪による欠陥に起因するリークパスが減少する。
なお、上記の製造方法では、工程の途中で電界効果トランジスタTmnのゲート絶縁膜9をはさんだソース領域7からドレイン領域8において、引張応力膜10n及び圧縮応力膜10pが一旦は形成されるものの、電界効果トランジスタTn及び電界効果トランジスタTpにのみ引張応力膜10n及び圧縮応力膜10pが残るようにエッチングをする際に、電界効果トランジスタTmnに対して形成された引張応力膜10n及び圧縮応力膜10pも一緒に除去される。そのため、電界効果トランジスタTmnに対して引張応力膜10n及び圧縮応力膜10pの双方が形成されないプロセスを行うようにする場合に、引張応力膜10n及び圧縮応力膜10pを除去するための追加のプロセスが不要となる。
図4に示す半導体集積回路1の記憶回路部4を構成するnチャネル導電型電界効果トランジスタTmnは、応力歪による欠陥に起因するリークパスを減少させるため、応力膜10を有していないものであった。しかし、当該電界効果トランジスタTmnが、図3(a)に示す書き込みトランジスタTwとなるような場合は、書き込みの高速化のため、応力膜を有するものであっても良い。ただしこの場合であっても、リークパスが形成されることを防ぐため、図3(b)に示す書き込みトランジスタTwが形成される半導体基板の領域において、太線100の箇所の部分には応力膜が形成されないようにしなければならない。
図4に示す半導体集積回路1の記憶回路部4を構成するnチャネル導電型電界効果トランジスタTmnの記憶回路部4は、図3(a)に示すような、ストレージノードSNを有するゲインセルであった。しかし、記憶データとなる電荷を電気的にフローティング状態で保持するストレージノードを有する記憶回路であれば、記憶回路部4としてゲインセル以外の記憶回路にも適用することができる。
その理由は、記憶回路に使用される電界効果トランジスタのチャネルに応力が加わっていなければ、応力歪による欠陥に起因するリークパスが減少し、その電界効果トランジスタと接続するストレージノードから電荷の漏れ出しを防ぐことができるためである。そのような、記憶回路としては、図8(b)に示すDRAMをあげることができる。
図4に示す半導体集積回路1において、論理回路部3を構成するnチャネル導電型の電界効果トランジスタTnとpチャネル導電型の電界効果トランジスタTp、及び、記憶回路部4を構成するnチャネル導電型の電界効果トランジスタTmnは、半導体基板2に形成されているものであった。しかし、これらの電界効果トランジスタは、半導体基板に形成されている必要は必ずしもない。例えば、ガラス基板上に積層された半導体層にこれらの電界効果トランジスタを形成してもよい。
1…半導体集積回路、 2…半導体基板、 3…論理回路部、 4…記憶回路部、 5…アクティブ領域、 6…配線、 7…ソース領域、 8…ドレイン領域、 9…ゲート絶縁膜、 10…応力膜、 11…不純物領域、 12…側壁絶縁層、 13…層間絶縁膜、 14…レジスト膜
Claims (6)
- 半導体基板、または、基板に形成されている半導体層に形成されている第1導電型のチャネル導電型を持つ第1トランジスタと第2導電型のチャネル導電型を持つ第2トランジスタの双方から論理回路が形成されている論理回路部と、
前記半導体基板または前記半導体層に形成されている第3トランジスタを含み記憶回路が形成されている記憶回路部と、を備え、
前記第1トランジスタに接して圧縮応力膜が形成され、
前記第2トランジスタに接して引張応力膜が形成され、
前記第3トランジスタが形成されている記憶回路部の少なくとも一部は、前記圧縮応力膜と前記引張応力膜の双方が形成されていない、
半導体集積回路。 - 前記記憶回路は、記憶データとなる電荷を電気的フローティング状態で保持するストレージノードを有する請求項1に記載の半導体集積回路。
- 前記記憶回路はメモリセルを有し、
前記メモリセルは、データ入力用の書き込み電界効果トランジスタと、データ出力用のセレクトトランジスタとアンプトランジスタからなる読み出し電界効果トランジスタと、前記書き込み電界効果トランジスタから入力した記憶データとなる電荷を電気的フローティング状態で保持するストレージノードとを有するゲインセルにより構成されており、
前記書き込み電界効果トランジスタと前記読み出し電界効果トランジスタは前記第3トランジスタである
請求項1又は請求項2に記載の半導体集積回路。 - 前記半導体基板はシリコン基板であり、前記引張応力膜及び圧縮応力膜は、シリコン窒化物により構成されている
請求項2又は請求項3に記載の半導体集積回路。 - 半導体基板、または、基板に形成されている半導体層に、論理回路が形成されている論理回路部を構成するための、第1導電型のチャネル導電型を持つ第1トランジスタと第2導電型のチャネル導電型を持つ第2トランジスタの双方、及び、記憶回路が形成されている記憶回路部を構成するための第3トランジスタを形成するステップと、
圧縮応力膜を成膜するステップと、
引張応力膜を成膜するステップと、
前記圧縮応力膜を前記記憶回路の少なくとも一部と、前記第2トランジスタが形成されている領域とから除去するステップと、
前記引張応力膜を前記記憶回路の少なくとも一部と、前記第1トランジスタが形成されている領域とから除去するステップと、
を有する半導体集積回路の製造方法。 - 前記圧縮応力膜を除去するステップ、及び、前記引張応力膜を除去するステップは、前記第1トランジスタが形成された箇所、または、前記第2トランジスタが形成された箇所に、保護膜を形成し前記保護膜が形成された箇所以外の前記圧縮応力膜、または、前記引張応力膜を除去するステップをさらに有する
請求項5に記載の半導体集積回路の製造方法。
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CN102751196A (zh) * | 2012-06-21 | 2012-10-24 | 上海华力微电子有限公司 | Nmos器件制作方法 |
JP2016213506A (ja) * | 2010-12-28 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2017028320A (ja) * | 2009-11-27 | 2017-02-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2017085140A (ja) * | 2009-12-18 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 記憶装置 |
WO2019176040A1 (ja) * | 2018-03-15 | 2019-09-19 | シャープ株式会社 | アクティブマトリクス基板および表示デバイス |
-
2006
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017028320A (ja) * | 2009-11-27 | 2017-02-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2018046295A (ja) * | 2009-11-27 | 2018-03-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
TWI655626B (zh) * | 2009-11-27 | 2019-04-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
JP2017085140A (ja) * | 2009-12-18 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 記憶装置 |
US9978757B2 (en) | 2009-12-18 | 2018-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2016213506A (ja) * | 2010-12-28 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9954004B2 (en) | 2010-12-28 | 2018-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
CN102751196A (zh) * | 2012-06-21 | 2012-10-24 | 上海华力微电子有限公司 | Nmos器件制作方法 |
CN102751196B (zh) * | 2012-06-21 | 2015-06-10 | 上海华力微电子有限公司 | Nmos器件制作方法 |
WO2019176040A1 (ja) * | 2018-03-15 | 2019-09-19 | シャープ株式会社 | アクティブマトリクス基板および表示デバイス |
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