KR101923023B1 - 지연고정루프 - Google Patents

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Abstract

폐루프(close loop) 타입의 지연고정루프에 관한 것으로, 소오스 클럭을 예정된 지연시간만큼 지연시켜 소오스 클럭과 위상이 동일한 피드백 클럭을 내부적으로 생성하고, 소오스 클럭과 피드백 클럭을 이용하여 제어신호를 생성하기 위한 제어회로; 및 제어신호에 응답하여 소오스 클럭을 지연고정에 필요한 제1 지연시간만큼 지연시켜 지연고정된 클럭을 출력하기 위한 가변 딜레이 라인을 포함하는 지연고정루프가 제공된다.

Description

지연고정루프{DELAY LOCKED LOOP}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 폐루프(close loop) 타입의 지연고정루프(Delay Locked Loop : DLL)에 관한 것이다.
일반적으로, 'DDR SDRAM(Double Data Rate Synchronous DRAM)'과 같은 반도체 메모리 장치는 외부로부터 입력되는 외부 클럭신호를 내부에서 사용할 때 내부 회로에 의해 발생하는 시간 지연을 보상하기 위하여 내부 클럭신호와 외부 클럭신호가 동일한 위상을 갖도록 하기 위한 지연고정루프(Delay Locked Loop:DLL)를 포함한다. 다시 말해, 지연고정루프(DLL)는 외부 클럭신호를 입력받아 실제 클럭 경로 및 데이터 경로의 지연 성분을 보상하여 미리 네거티브 지연을 반영해 줌으로써, 반도체 메모리 장치에서 출력되는 데이터가 외부 클럭신호에 동기될 수 있게 된다.
도 1에는 종래기술에 따른 지연고정루프가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 지연고정루프(100)는 외부 클럭(EXTCLK)을 버퍼링하여 내부 클럭(INTCLK)을 출력하기 위한 입력 버퍼부(110)와, 딜레이 조절신호(DELY_CTRL)에 응답하여 내부 클럭(INTCLK)을 지연고정에 필요한 제1 지연시간만큼 지연시켜 지연고정된 클럭(DLLCLK)을 출력하기 위한 가변 딜레이 라인(120)과, 지연고정된 클럭(DLLCLK)을 DQ 패드(도면에 미도시)로 출력하기 위한 출력 드라이버(130)와, 지연고정된 클럭(DLLCLK)을 실제 클럭 경로에 발생하는 제2 지연시간(D3=D1+D2)만큼 지연시켜 피드백 클럭신호(FBCLK)을 출력하기 위한 레플리카 딜레이(140)와, 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)의 위상을 비교하기 위한 위상 비교부(150)와, 위상 비교부(150)의 출력신호에 응답하여 딜레이 조절신호(DELY_CTRL)를 생성하기 위한 딜레이 조절부(160)를 포함한다.
여기서, 실제 클럭 경로에서 발생하는 제2 지연시간(D3)은 통상적으로 모델링된 지연시간이라고도 하며, 외부 클럭(EXTCLK)이 입력되는 패드(도면에 미도시)로부터 내부 클럭(INTCLK)이 생성될 때까지의 경로에서 실질적으로 발생하는 지연시간(D1)과, 지연고정된 클럭(DLLCLK)이 데이터 패드(DQ)로 출력될 때까지의 경로에서 실질적으로 발생하는 지연시간(D2)의 합으로 정의된다.
이하, 상기와 같은 구성을 가지는 지연고정루프(100)의 동작을 설명한다.
이때, 가변 딜레이 라인(120)에 설정된 제1 지연시간의 디폴트값은 '0'이라 가정하여 설명한다.
최초 구동 시 외부 클럭(EXTCLK)이 입력 버퍼부(110)를 통해 버퍼링되어 내부 클럭(INTCLK)으로써 가변 딜레이 라인(120)에 전달되면, 가변 딜레이 라인(120)은 내부 클럭(INTCLK)을 바이패스한다.
그러면, 레플리카 딜레이(140)는 가변 딜레이 라인(120)으로부터 출력되는 지연고정된 클럭(DLLCLK)을 피드백받아 모델링된 제2 지연시간(D3)만큼 지연시켜 피드백 클럭(FBCLK)을 위상 비교부(150)에게 출력한다. 여기서, 모델링된 제2 지연시간(D3)은, 실제 클럭 경로에서 발생하는 지연시간으로, 외부 클럭(EXTCLK)이 입력되는 패드(도면에 미도시)로부터 내부 클럭(INTCLK)이 생성될 때까지의 경로에서 실질적으로 발생하는 지연시간(D1)과, 지연고정된 클럭(DLLCLK)이 데이터 패드(DQ)로 출력될 때까지의 경로에서 실질적으로 발생하는 지연시간(D2)의 합으로 정의된다.
입력 버퍼부(110)에 의해 발생하는 지연시간(D1)과 출력 드라이버(130)에 의해 발생하는 지연시간(D2)의 합으로 정의된다.
계속해서, 위상 비교부(150)는 입력 버퍼부(110)에서 출력된 내부 클럭(INTCLK)과 레플리카 딜레이(140)에서 출력된 피드백 클럭(FBCLK)의 위상을 비교하고, 딜레이 조절부(160)는 위상 비교부(150)로부터 출력된 비교신호에 응답하여 딜레이 조절신호(DELY_CTRL)를 생성하여 가변 딜레이 라인(120)으로 출력한다.
이에 따라, 가변 딜레이 라인(120)은 딜레이 조절신호(DELY_CTRL)에 응답하여 내부 클럭(INTCLK)을 일정 지연시간만큼 지연시켜 지연고정된 클럭(DLLCLK)을 출력한다.
상기와 같은 일련의 동작을 반복하고, 위상 비교부(150)의 비교결과 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)의 위상이 동기되면, 딜레이 라인(120)의 제1 지연시간이 지연고정된다. 이는 도 2에 도시되어 있다. 도 2를 보면, 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)이 동기된 상태임을 알 수 있고, 이때의 지연고정된 클럭(DDLCLK)은 내부 클럭(INTCLK)에 비하여 지연고정에 필요한 제1 지연시간(N*tCK-D3)만큼 지연된 상태가 된다.
한편, 가변 딜레이 라인(120)의 지연고정에 필요한 제1 지연시간(N*tCK-D3)이 결정된 이후에는 소정 주기마다 업데이트(update) 과정을 수행한다. 업데이트 과정은 노이즈 등으로 인해 지연고정된 클럭(DLLCLK)에 지터(jitter)가 발생할 수 있으므로 이를 보상하기 위해 상기와 같은 지연고정 과정을 반복하여 수행하게 된다.
그러나, 종래에 의한 지연고정루프(100)는 다음과 같은 문제점이 있다.
업데이트 과정이 수행될 때 업데이트 결과가 위상 비교부(150)에 반영되기까지는 루프 형태에 따른 임의의 지연시간이 소요된다. 여기서, 임의의 지연시간은 가변 딜레이 라인(120)의 제1 지연시간(N*tCK-D3)과 레플리카 딜레이(140)의 제2 지연시간(D3)을 합친 시간이다. 이하에서는 임의의 지연시간을 루프 지연시간이라 칭한다. 업데이트 과정에서 소요되는 루프 지연시간은 업데이트 주기를 결정할 때 고려되는 중요한 요소이다. 만약 업데이트 주기를 결정할 때 루프 지연시간이 고려되지 않는다면, 지연고정된 클럭(DLLCLK)에 이전 업데이트 결과가 반영되기 전에 다음 업데이트 과정이 수행됨에 따라 지터(jitter)가 커지는 오버히트(overhitting) 문제가 발생한다.
최근에는 상기와 같은 문제점이 발생하지 않는 범위 내에서 업데이트 주기를 최소화하기 위한 노력이 진행되고 있다. 그런데, 루프 지연시간에 포함된 레플리카 딜레이(140)의 제2 지연시간(D3)은, 앞서 설명한 바와 같이 실제 클럭 경로에서 실제 발생하는 지연시간(D1+D2)으로, PVT(Process, Voltage, Temperature) 조건에 따라 약 2ns ~ 4ns 정도가 소요된다. 따라서, 레플리카 딜레이(140)에 의한 제2 지연시간(D3)은 절대값이므로, 업데이트 주기를 최소화하는데 한계가 있다.
본 발명은 업데이트 주기가 최소화된 지연고정루프를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 업데이트 주기를 최소화하면서도 전류 소모가 최소화된 지연고정루프를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 소오스 클럭을 예정된 지연시간만큼 지연시켜 소오스 클럭과 위상이 동일한 피드백 클럭을 내부적으로 생성하고, 소오스 클럭과 피드백 클럭을 이용하여 제어신호를 생성하기 위한 제어회로; 및 제어신호에 응답하여 소오스 클럭을 지연고정에 필요한 제1 지연시간만큼 지연시켜 지연고정된 클럭을 출력하기 위한 가변 딜레이 라인을 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 소오스 클럭을 실제 클럭 경로에서 발생하는 제1 지연시간만큼 지연시켜 제1 지연 클럭을 출력하기 위한 레플리카 딜레이; 소오스 클럭과 제1 지연 클럭에 응답하여 제어신호를 생성하기 위한 제어신호 생성회로; 및 제어신호에 응답하여 소오스 클럭을 지연고정에 필요한 제2 지연시간만큼 지연시켜 지연고정된 클럭을 출력하기 위한 제1 가변 딜레이 라인을 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 소오스 클럭을 예정된 분주비로 분주하여 분주 클럭을 출력하기 위한 분주부; 분주 클럭을 예정된 제1 지연시간만큼 지연시켜 제1 지연 클럭을 출력하기 위한 레플리카 딜레이; 소오스 클럭과 제1 지연 클럭에 응답하여 제어신호를 생성하기 위한 제어신호 생성회로; 및 제어신호에 응답하여 소오스 클럭을 지연고정에 필요한 제2 지연시간만큼 지연시켜 지연고정된 클럭을 출력하기 위한 제1 가변 딜레이 라인을 포함한다. 여기서, 제1 지연시간은 실제 클럭 경로에서 발생하는 지연시간과 분주부에 의하여 발생하는 지연시간의 차로 정의된다.
레플리카 딜레이의 배치 위치를 변경함으로써, 업데이트 주기를 레플리카 딜레이에 의한 지연시간만큼 줄일 수 있는 효과가 있다.
또한, 내부적으로 분주 클럭을 이용함으로써, 전류 소모가 최소화되는 효과가 있다.
도 1은 종래기술에 따른 지연고정루프의 블록 구성도이다.
도 2는 도 1에 도시된 지연고정루프가 지연고정된 상태를 보인 타이밍도이다.
도 3은 본 발명의 제1 실시예에 따른 지연고정루프의 블록 구성도이다.
도 4는 도 3에 도시된 지연고정루프가 지연고정된 상태를 보인 타이밍도이다.
도 5는 본 발명의 제2 실시예에 따른 지연고정루프의 블록 구성도이다.
도 6은 도 5에 도시된 지연고정루프가 지연고정된 상태를 보인 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3에는 본 발명의 제1 실시예에 따른 지연고정루프(Delay Locked Loop : DLL)가 블록 구성도로 도시되어 있다.
도 3을 참조하면, 지연고정루프(200)는 외부로부터 인가된 외부 클럭(EXTCLK)을 버퍼링하여 내부 클럭(INTCLK)을 생성하기 위한 입력 버퍼부(210)와, 내부 클럭(INTCLK)을 예정된 지연시간만큼 지연시켜 내부 클럭(INTCLK)과 위상이 동일한 피드백 클럭(FBCLK)을 내부적으로 생성하고 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)을 이용하여 딜레이 조절신호(DELY_CTRL)를 생성하기 위한 딜레이 조절회로(220)와, 딜레이 조절신호(DELY_CTRL)에 응답하여 내부 클럭(INTCLK)을 지연고정에 필요한 제1 지연시간만큼 지연시켜 지연고정된 클럭(CLLCLK)을 출력하기 위한 제1 가변 딜레이 라인(230)과, 지연고정된 클럭(CLLCLK)을 데이터 패드(DQ)로 출력하기 위한 출력 드라이버(240)를 포함한다. 여기서, 예정된 지연시간은 지연고정에 필요한 제1 지연시간과 실제 클럭 경로에서 발생하는 제2 지연시간의 합으로 정의되며, 특히 제2 지연시간은, 모델링된 지연시간으로, 외부 클럭(EXTCLK)이 입력되는 패드(도면에 미도시)로부터 내부 클럭(INTCLK)이 생성될 때까지의 경로에서 실제 발생하는 지연시간(D1)과, 지연고정된 클럭(DLLCLK)이 데이터 패드(DQ)로 출력될 때까지의 경로에서 실제 발생하는 지연시간(D2)의 합으로 정의된다(D3=D1+D2).
한편, 딜레이 조절회로(220)는 딜레이 조절신호(DELY_CTRL)에 응답하여 내부 클럭(INTCLK)을 예정된 지연시간만큼 지연시켜 피드백 클럭(FBCLK)을 생성하기 위한 지연부(221)와, 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)에 응답하여 딜레이 조절신호(DELY_CTRL)를 생성하기 위한 딜레이 조절신호 생성부(223)를 포함한다.
여기서, 지연부(221)는 내부 클럭(INTCLK)을 실제 클럭 경로에서 발생하는 제2 지연시간(D3)만큼 지연시켜 지연 클럭(REPCLK)을 출력하기 위한 레플리카 딜레이(221A)와, 딜레이 조절신호(DELY_CTRL)에 응답하여 지연 클럭(REPCLK)을 지연고정에 필요한 제1 지연시간만큼 지연시켜 피드백 클럭(FBCLK)을 출력하기 위한 제2 가변 딜레이 라인(221B)을 포함한다.
그리고, 딜레이 조절신호 생성부(223)는 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)의 위상을 비교하기 위한 위상 비교부(223A)와, 위상 비교부(223A)로부터 출력되는 비교신호에 응답하여 딜레이 조절신호(DELY_CTRL)를 출력하기 위한 딜레이 조절부(223B)를 포함한다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 지연고정루프(200)의 동작을 설명한다.
이때, 딜레이 조절부(223B)의 제어에 따라 제1 및 제2 가변 딜레이 라인(230, 223)에 설정된 제1 지연시간의 디폴트값은 '0'이라 가정하여 설명한다.
최초 구동 시 외부 클럭(EXTCLK)이 입력 버퍼부(210)를 통해 버퍼링되어 내부 클럭(INTCLK)으로써 레플리카 딜레이(221A)에 전달되면, 레플리카 딜레이(221A)는 내부 클럭(INTCLK)을 모델링된 제2 지연시간(D3)만큼 지연시켜 지연 클럭(REPCLK)을 출력한다. 여기서, 모델링된 제2 지연시간(D3)은, 실제 클럭 경로에서 발생하는 지연시간으로, 외부 클럭(EXTCLK)이 입력되는 패드(도면에 미도시)로부터 내부 클럭(INTCLK)이 생성될 때까지의 경로에서 실제 발생하는 지연시간(D1)과, 지연고정된 클럭(DLLCLK)에 동기되어 해당 데이터가 데이터 패드(DQ)로 출력될 때까지의 경로에서 실제 발생하는 지연시간(D2)의 합으로 정의된다(D3=D1+D2).
계속해서, 제2 가변 딜레이 라인(221B)은 지연 클럭(REPCLK)을 바이패스하여 피드백 클럭(FBCLK)으로써 위상 비교부(223A)에게 출력한다.
그러면, 위상 비교부(223A)는 입력 버퍼부(210)에서 출력된 내부 클럭(INTCLK)과 제2 가변 딜레이 라인(221B)에서 출력된 피드백 클럭(FBCLK)의 위상을 비교하고, 딜레이 조절부(223B)는 위상 비교부(223A)로부터 출력된 비교신호에 응답하여 딜레이 조절신호(DELY_CTRL)를 생성하여 제2 가변 딜레이 라인(221B)으로 출력한다.
이에 따라, 제2 가변 딜레이 라인(221B)은 딜레이 조절신호(DELY_CTRL)에 응답하여 내부 클럭(INTCLK)을 일정 지연시간만큼 지연시켜 지연고정된 클럭(DLLCLK)을 출력한다.
상기와 같은 일련의 동작을 반복하고, 위상 비교부(223A)의 비교결과 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)의 위상이 동기되면, 제2 가변 딜레이 라인(221B)은 제1 지연시간(N*tCK-D3)으로 지연고정된다.
한편, 제1 가변 딜레이 라인(230)은 제2 가변 딜레이 라인(221B)과 함께 딜레이 조절부(223B)로부터 출력되는 딜레이 조절신호(DELY_CTRL)에 의해 지연시간이 조절되며, 제2 가변 딜레이 라인(221B)이 제1 지연시간(N*tCK-D3)으로 지연고정됨에 따라 함께 제1 가변 딜레이 라인(230)도 제1 지연시간(N*tCK-D3)으로 지연고정된다. 이에 따라, 제1 가변 딜레이 라인(230)은 내부 클럭(INTCLK)을 지연고정된 제1 지연시간(N*tCK-D3)만큼 지연시켜 지연고정된 클럭(DLLCLK)을 출력한다. 이는 도 4에 도시되어 있다. 도 4를 보면, 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)이 동기된 상태임을 알 수 있고, 이때의 지연고정된 클럭(DDLCLK)은 내부 클럭(INTCLK)에 비하여 지연고정에 필요한 제1 지연시간(N*tCK-D3)만큼 지연된 상태가 된다.
상기와 같이 제1 가변 딜레이 라인(230)의 지연고정에 필요한 제1 지연시간(N*tCK-D3)이 결정된 이후에는 업데이트 주기마다 업데이트(update) 과정을 수행한다. 업데이트 과정은 노이즈 등으로 인해 지연고정된 클럭(DLLCLK)에 지터(jitter)가 발생할 수 있으므로 이를 보상하기 위해 상기와 같은 지연고정 과정을 업데이트 주기마다 반복하여 수행하게 된다. 이때, 업데이트 결과가 위상 비교부(223A)에 반영되기까지 소요되는 지연시간을 살펴보면, 제2 가변 딜레이 라인(221B)에 의하여 발생하는 지연시간(N*tCK-D3)만이 소요되고 있음을 알 수 있다. 다시 말해, 제2 가변 딜레이 라인(221B), 위상 비교부(223A), 딜레이 조절부(223B) 간에 루프가 형성되면서 업데이트 결과가 위상 비교부(223A)에 반영되기까지 소요되는 지연시간을 종래에 비하여 레플리카 딜레이(221A)의 제2 지연시간(D3)만큼 작게 가져갈 수 있게 되는 것이다. 따라서, 업데이트 주기를 레플리카 딜레이(221A)의 제2 지연시간(D3)만큼 앞당길 수 있다.
이와 같은 본 발명의 제1 실시예에 따르면, 업데이트 주기를 최소화할 수 있는 이점이 있다.
도 5에는 본 발명의 제2 실시예에 따른 지연고정루프가 블록 구성도로 도시되어 있다.
본 발명의 제2 실시예는 본 발명의 제1 실시예에 비하여 전류 소모가 최소화된 기술이 개시된다. 따라서, 본 발명의 제2 실시예에서는 본 발명의 제1 실시예와 상이한 구성, 즉 딜레이 조절회로에 대해서만 설명하기로 한다.
도 5를 참조하면, 딜레이 조절회로(320)는 내부 클럭(INTCLK)을 예정된 분주비로 분주하여 분주 클럭(DIVCLK)을 출력하기 위한 분주부(321)와, 분주 클럭(DIVCLK)을 딜레이 조절신호(DELY_CTRL)에 응답하여 예정된 지연시간만큼 지연시켜 피드백 클럭(FBCLK)을 생성하기 위한 지연부(323)와, 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)에 응답하여 딜레이 조절신호(DELY_CTRL)를 생성하기 위한 딜레이 조절신호 생성부(325)를 포함한다.
여기서, 지연부(323)는 내부 클럭(INTCLK)을 실제 클럭 경로에서 발생하는 제2 지연시간(D3) - 실제 클럭 경로에서 발생하는 제3 지연시간(D1+D2)과 분주부(321)에 의하여 발생하는 제4 지연시간(D4)의 차로 정의(D3=D1+D2-D4)됨 - 만큼 지연시켜 지연 클럭(REPCLK)을 출력하기 위한 레플리카 딜레이(323A)와, 딜레이 조절신호(DELY_CTRL)에 응답하여 지연 클럭(REPCLK)을 지연고정에 필요한 제1 지연시간만큼 지연시켜 피드백 클럭(FBCLK)을 출력하기 위한 제2 가변 딜레이 라인(323B)을 포함한다.
그리고, 딜레이 조절신호 생성부(325)는 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)의 위상을 비교하기 위한 위상 비교부(325A)와, 위상 비교부(325A)로부터 출력되는 비교신호에 응답하여 딜레이 조절신호(DELY_CTRL)를 출력하기 위한 딜레이 조절부(325B)를 포함한다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 지연고정루프(300)의 동작을 설명한다.
이때, 딜레이 조절부(325B)의 제어에 따라 제1 및 제2 가변 딜레이 라인(330, 323B)에 설정된 제1 지연시간의 디폴트값은 '0'이라 가정하고, 분주부(321)는 내부 클럭(INTCLK)을 2분주하는 것을 예로 들어 설명한다.
최초 구동 시 외부 클럭(EXTCLK)이 입력 버퍼부(310)를 통해 버퍼링되어 내부 클럭(INTCLK)으로써 분주부(321)에 전달되면, 분주부(321)는 내부 클럭(INTCLK)을 2분주하여 분주 클럭(DIVCLK)을 출력한다.
그러면, 레플리카 딜레이(323A)는 분주 클럭(DIVCLK)을 제2 지연시간(D3) - 실제 클럭 경로에서 발생하는 제3 지연시간(D1+D2)과 분주부(321)에 의하여 발생하는 제4 지연시간(D4)의 차로 정의(D3=D1+D2-D4)됨 - 만큼 지연시켜 지연 클럭(REPCLK)을 출력한다. 여기서, 제3 지연시간(D1+D2)은, 모델링된 지연시간으로, 외부 클럭(EXTCLK)이 입력되는 패드(도면에 미도시)로부터 내부 클럭(INTCLK)이 생성될 때까지의 경로에서 실제 발생하는 지연시간(D1)과, 지연고정된 클럭(DLLCLK)에 동기되어 해당 데이터가 데이터 패드(DQ)로 출력될 때까지의 경로에서 실제 발생하는 지연시간(D2)의 합으로 정의된다.
계속해서, 제2 가변 딜레이 라인(323B)은 지연 클럭(REPCLK)을 바이패스하여 피드백 클럭(FBCLK)으로써 위상 비교부(325A)에게 출력한다.
그러면, 위상 비교부(325A)는 입력 버퍼부(310)에서 출력된 내부 클럭(INTCLK)과 제2 가변 딜레이 라인(323B)에서 출력된 피드백 클럭(FBCLK)의 위상을 비교하고, 딜레이 조절부(325B)는 위상 비교부(325A)로부터 출력된 비교신호에 응답하여 딜레이 조절신호(DELY_CTRL)를 생성하여 제2 가변 딜레이 라인(323B)으로 출력한다.
이에 따라, 제2 가변 딜레이 라인(323B)은 딜레이 조절신호(DELY_CTRL)에 응답하여 내부 클럭(INTCLK)을 일정 지연시간만큼 지연시켜 지연고정된 클럭(DLLCLK)을 출력한다.
상기와 같은 일련의 동작을 반복하고, 위상 비교부(325A)의 비교결과 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)의 위상이 동기되면, 제2 가변 딜레이 라인(323B)은 제1 지연시간(N*tCK-D3-D4)으로 지연고정된다.
한편, 제1 가변 딜레이 라인(330)은 제2 가변 딜레이 라인(323B)과 함께 딜레이 조절부(325B)로부터 출력되는 딜레이 조절신호(DELY_CTRL)에 의해 지연시간이 조절되며, 제2 가변 딜레이 라인(323B)이 제1 지연시간(N*tCK-D3-D4)으로 지연고정됨에 따라 함께 제1 가변 딜레이 라인(330)도 제1 지연시간(N*tCK-D3-D4)으로 지연고정된다. 이에 따라, 제1 가변 딜레이 라인(330)은 내부 클럭(INTCLK)을 지연고정된 제1 지연시간(N*tCK-D3-D4)만큼 지연시켜 지연고정된 클럭(DLLCLK)을 출력한다. 이는 도 6에 도시되어 있다. 도 6을 보면, 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)이 동기된 상태임을 알 수 있고, 이때의 지연고정된 클럭(DDLCLK)은 내부 클럭(INTCLK)에 비하여 지연고정에 필요한 제1 지연시간(N*tCK-D3-D4)만큼 지연된 상태가 된다.
상기와 같이 제1 가변 딜레이 라인(330)의 지연고정에 필요한 제1 지연시간(N*tCK-D3-D4)이 결정된 이후에는 업데이트(update) 주기마다 업데이트 과정을 수행한다. 업데이트 과정은 노이즈 등으로 인해 지연고정된 클럭(DLLCLK)에 지터(jitter)가 발생할 수 있으므로 이를 보상하기 위해 상기와 같은 지연고정 과정을 업데이트 주기마다 반복하여 수행하게 된다. 이때, 업데이트 결과가 위상 비교부(325A)에 반영되기까지 소요되는 지연시간을 살펴보면, 제2 가변 딜레이 라인(323B)에 의하여 발생하는 지연시간(N*tCK-D3-D4)만이 소요되고 있음을 알 수 있다. 다시 말해, 제2 가변 딜레이 라인(323B), 위상 비교부(325A), 딜레이 조절부(325B) 간에 루프가 형성되면서 업데이트 결과가 위상 비교부(325A)에 반영되기까지 소요되는 지연시간을 종래에 비하여 레플리카 딜레이(323A)의 제2 지연시간(D3)만큼 작게 가져갈 수 있게 되는 것이다. 따라서, 업데이트 주기를 레플리카 딜레이(323A)의 제2 지연시간(D3)만큼 앞당길 수 있다.
한편, 제1 가변 딜레이 라인(330)의 제1 지연시간(N*tCK-D3-D4)을 트래킹(tracking)하는 과정과 업데이트 과정에서 분주 클럭(DIVCLK)을 이용함에 따라 클럭의 천이(transition) 횟수를 줄여 전류 소모를 최소화할 수 있다.
이와 같은 본 발명의 제2 실시예에 따르면, 업데이트 주기를 최소화하면서도 전류 소모가 최소화되는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 지연고정루프(DLL) 210 : 입력 버퍼부
220 : 딜레이 조절회로 221 : 지연부
221A : 레플리카 딜레이 221B : 제2 가변 딜레이 라인
223 : 딜레이 조절신호 생성부 223A : 위상 비교부
223B : 딜레이 조절부 230 : 제1 가변 딜레이 라인
240 : 출력 드라이버

Claims (15)

  1. 제1 클럭과, 상기 제1 클럭보다 예정된 지연시간만큼 지연된 제2 클럭을 이용하여 제어신호를 생성하기 위한 제어회로; 및
    상기 제어신호에 응답하여 상기 제1 클럭을 지연고정에 필요한 제1 지연시간만큼 지연시켜 제3 클럭을 출력하기 위한 제1 가변 딜레이 라인을 포함하고,
    상기 제어회로는,
    상기 제어신호에 상관없이 상기 제1 클럭을 지연하기 위한 레플리카 딜레이;
    상기 제어신호에 응답하여 상기 레플리카 딜레이의 출력을 지연하여 상기 제2 클럭을 생성하기 위한 제2 가변 딜레이 라인; 및
    상기 제1 클럭과 상기 제2 클럭에 응답하여 상기 제어신호를 생성하기 위한 제어신호 생성부를 포함하는 지연고정루프.
  2. 제1항에 있어서,
    상기 제어신호 생성부는,
    상기 제1 클럭과 상기 제2 클럭의 위상을 비교하기 위한 비교부; 및
    상기 비교부로부터 출력되는 비교신호에 응답하여 상기 제어신호를 생성하기 위한 딜레이 조절부를 포함하는 지연고정루프.
  3. 삭제
  4. 제1항에 있어서,
    상기 예정된 지연시간은 상기 제1 지연시간과 실제 클럭 경로에서 발생하는 제2 지연시간의 합으로 정의되는 지연고정루프.
  5. 제4항에 있어서,
    외부로부터 인가된 클럭을 버퍼링하여 상기 제1 클럭을 생성하기 위한 입력 버퍼; 및
    상기 제3 클럭을 외부로 출력하기 위한 출력 드라이버를 더 포함하는 지연고정루프.
  6. 제5항에 있어서,
    상기 제2 지연시간은 상기 입력 버퍼에 의하여 발생하는 지연시간과 상기 출력 드라이버에 의하여 발생하는 지연시간을 포함하는 지연고정루프.
  7. 제어신호에 상관없이 소오스 클럭을 실제 클럭 경로에서 발생하는 제1 지연시간만큼 지연시켜 제1 지연 클럭을 출력하기 위한 레플리카 딜레이;
    상기 제어신호에 응답하여 상기 제1 지연 클럭을 제2 지연시간만큼 지연시켜 제2 지연 클럭을 출력하기 위한 제2 가변 딜레이 라인;
    상기 소오스 클럭과 상기 제2 지연 클럭에 응답하여 상기 제어신호를 생성하기 위한 제어신호 생성부; 및
    상기 제어신호에 응답하여 상기 소오스 클럭을 지연고정에 필요한 상기 제2 지연시간만큼 지연시켜 지연고정된 클럭을 출력하기 위한 제1 가변 딜레이 라인
    을 포함하는 지연고정루프.
  8. 제7항에 있어서,
    상기 제어신호 생성부는,
    상기 소오스 클럭과 상기 제2 지연 클럭의 위상을 비교하기 위한 비교부; 및
    상기 비교부로부터 출력되는 비교신호에 응답하여 상기 제어신호를 생성하기 위한 딜레이 조절부를 포함하는 지연고정루프.
  9. 제7항 또는 제8항에 있어서,
    외부로부터 인가된 외부 클럭을 버퍼링하여 상기 소오스 클럭을 생성하기 위한 입력 버퍼; 및
    상기 지연고정된 클럭을 외부로 출력하기 위한 출력 드라이버를 더 포함하는 지연고정루프.
  10. 제9항에 있어서,
    상기 제1 지연시간은 상기 입력 버퍼에 의하여 발생하는 지연시간과 상기 출력 드라이버에 의하여 발생하는 지연시간을 포함하는 지연고정루프.
  11. 소오스 클럭을 예정된 분주비로 분주하여 분주 클럭을 출력하기 위한 분주부;
    제어신호에 상관없이 상기 분주 클럭을 예정된 제1 지연시간만큼 지연시켜 제1 지연 클럭을 출력하기 위한 레플리카 딜레이;
    상기 제어신호에 응답하여 상기 제1 지연 클럭을 제2 지연시간만큼 지연시켜 제2 지연 클럭을 출력하기 위한 제2 가변 딜레이 라인;
    상기 소오스 클럭과 상기 제2 지연 클럭에 응답하여 상기 제어신호를 생성하기 위한 제어신호 생성부; 및
    상기 제어신호에 응답하여 상기 소오스 클럭을 지연고정에 필요한 상기 제2 지연시간만큼 지연시켜 지연고정된 클럭을 출력하기 위한 제1 가변 딜레이 라인
    을 포함하는 지연고정루프.
  12. 제11항에 있어서,
    상기 제어신호 생성부는,
    상기 소오스 클럭과 상기 제2 지연 클럭의 위상을 비교하기 위한 비교부; 및
    상기 비교부로부터 출력되는 비교신호에 응답하여 상기 제어신호를 생성하기 위한 딜레이 조절부를 포함하는 지연고정루프.
  13. 제11항 또는 제12항에 있어서,
    상기 제1 지연시간은 실제 클럭 경로에서 발생하는 지연시간과 상기 분주부에 의하여 발생하는 지연시간의 차로 정의되는 지연고정루프.
  14. 제13항에 있어서,
    외부로부터 인가된 외부 클럭을 버퍼링하여 상기 소오스 클럭을 생성하기 위한 입력 버퍼; 및
    상기 지연고정된 클럭을 외부로 출력하기 위한 출력 드라이버를 더 포함하는 지연고정루프.
  15. 제14항에 있어서,
    상기 실제 클럭 경로에서 발생하는 지연시간은 상기 입력 버퍼에 의하여 발생하는 지연시간과 상기 출력 드라이버에 의하여 발생하는 지연시간을 포함하는 지연고정루프.
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