JP4763118B2 - 増加したソース接触面積を有する縦形半導体装置の形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 52
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 55
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 229920005591 polysilicon Polymers 0.000 claims description 37
- 239000002019 doping agent Substances 0.000 claims description 31
- 150000004767 nitrides Chemical class 0.000 claims description 30
- 239000004020 conductor Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 19
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/6634—Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、より詳細には増加したソース接触面積を有する縦形ＤＭＯＳ装置の形成方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
米国特許第４，９６０，７２３号明細書は、窒化シリコン側壁スペーサをポリシリコンゲート周囲に形成し、そしてこの窒化物側壁スペーサを被覆する酸化物スペーサを形成する、セルフアライン縦形電界効果トランジスタの製造方法を開示している。酸化物スペーサをマスクとして使用することにより、ソースの一部分をエッチングしてシリコン基板の一部分を露出させた後、酸化物スペーサを除去する。それにより、ソースとソース電極との間の接触面積が増加する。
【０００３】
米国特許第５，４９８，５５５号明細書は、ゲート電極の垂直側壁上にポリシリコンからなる第一スペーサ要素を備え、前記第一スペーサ要素上に二酸化シリコンからなる第二スペーサ要素を備えた水平形ＦＥＴの製造方法を開示している。この製造方法の目的は、性能の向上と、熱キャリヤ効果に対する耐性を付与することである。
【０００４】
米国特許第５，２０８，４７２号明細書は、ゲートのエッジ上に二層の誘電体膜を有する水平形ＭＯＳ装置を開示している。この装置は、接合漏れの低下及びゲートからソース／ドレインへの短絡の減少を目的としている。
【０００５】
米国特許第５，６６３，０７９号明細書は、ＭＯＳゲート二重拡散半導体装置の製造方法を開示している。一実施態様によれば、窒化物スペーサ層を使用して、注入及び拡散させた深いボディ領域をゲート領域から分離した後、エッチング除去を実施する。
【０００６】
米国特許第５，６６８，０６５号明細書は、シリサイド系セルフアラインコンタクトと局部的インターコネクトとを水平形半導体装置に同時に形成する方法を開示している。ゲートに隣接する酸化物スペーサにより、ゲートに隣接するドレイン領域内に軽度にドーピングされたドレイン領域を形成するとともに、ゲートを、後で形成されたセルフアラインソース領域コンタクトから分離する。
米国特許第５，７０２，９７２号明細書は、水平形半導体装置の加工におけるソース／ドレイン抵抗を減少する方法であって、酸化物からなる第一スペーサをゲート電極の側壁上に形成し、窒化物からなる第二スペーサを第一スペーサ上に形成する方法を開示している。高度にドーピングされたソース／ドレイン領域の注入後、第二スペーサを除去する。
【０００７】
【課題を解決するための手段】
本発明によれば、増加したソース接触面積を有する縦形半導体装置の形成方法であって、（ａ）シリコン基板上に、酸化物層と前記酸化物層上に堆積させたポリシリコン層とを含むゲートを形成する工程と、（ｂ）第一導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板にウェル領域を形成する工程と、（ｃ）第二導電型ドーパントを前記ウェル領域に注入し且つ打ち込むことにより、前記ウェル領域に浅いソース領域を形成する工程と、（ｄ）前記ゲート上並びに前記基板における前記ソース領域上及びウェル領域上に、酸化物層を堆積させる工程と、（ｅ）前記酸化物層を選択的にエッチングして、前記基板上に前記ゲートに隣接させて酸化物スペーサを形成し、前記ソース領域上に前記酸化物層が残っていた場合にはこれを前記酸化物スペーサをマスクとしてエッチング除去する工程と、（ｆ）前記ゲート上及び前記基板における前記ソース領域上に、窒化物層を堆積させる工程と、（ｇ）前記窒化物層を選択的にエッチングして前記酸化物スペーサに隣接して窒化物スペーサを形成する工程と、（ｈ）前記酸化物層及び前記窒化物スペーサをマスクとして使用して、前記ゲートにおける前記ポリシリコン層及び前記基板における前記ソース領域を選択的にプラズマエッチングして、前記ゲートから前記ポリシリコン層の上側の一部分、及び前記ソース領域の前記ポリシリコン層、前記酸化物スペーサ及び前記窒化物スペーサにマスクされていない部分を除去して凹部を形成し、前記凹部側の実質的に垂直な表面及び前記窒化物スペーサ下の実質的に水平な表面を前記ソース領域に形成する工程と、（ｉ）第一導電型ドーパントを前記ソース領域の前記凹部に注入し且つ打ち込むことにより、前記凹部の下に位置する前記ウェル領域に浅いエミッタ領域を形成する工程と、（ｊ）前記窒化物スペーサを選択的にエッチングして前記窒化物スペーサを除去する工程と、（ｋ）導電材料からなる導電材層を前記残存ポリシリコン層上及び前記ソース領域の前記実質的に垂直な表面及び水平な表面上にこれらに接触するように形成する工程と、を含み、それによって前記ソース領域の前記凹部により前記導電材層との接触面積を増加することを特徴とする方法が提供される。
【０００８】
有利なことに、増加したソース接触面積を有する縦形半導体装置の形成方法は、シリコン基板上に、酸化物層上に堆積させたポリシリコン層を含むゲートを形成する工程と、第一導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板にウェル領域を形成する工程とを含む。第二導電型ドーパントを、前記ウェル領域に注入し且つ打ち込むことにより、前記ウェル領域に浅いソース領域を形成する。前記ゲート上並びに前記基板における前記ソース領域上及びウェル領域上に、第一酸化物層を堆積させる。前記第一酸化物層をエッチングして、前記基板上に前記ゲートに隣接させて第一酸化物スペーサを形成する。
【０００９】
前記ゲート上及び前記基板における前記ソース領域上に、薄窒化物層を堆積させ、前記薄窒化物層上に第二酸化物層を堆積させる。第二酸化物層をエッチングして第二酸化物スペーサを形成する。前記第二酸化物スペーサは、前記薄窒化物層により前記第一酸化物スペーサ及び前記基板から分離される。酸化物スペーサ及び窒化物スペーサをマスクとして使用して、前記ゲートにおける前記ポリシリコン層及び前記基板における前記ソース領域を選択的にエッチングして、前記薄窒化物層を前記ゲート及び前記基板から、前記ゲートポリシリコン層の一部分及び前記ソース領域の一部分を除去することにより、前記ソース領域に実質的に垂直な表面及び水平な表面を含む凹部を形成する。
【００１０】
第一導電型ドーパントを前記ソース領域の前記凹部に注入し且つ打ち込むことにより、前記ソース領域の前記凹部の下に位置する前記ウェル領域に浅いエミッタ領域を形成する。前記第二酸化物スペーサ並びに前記第二酸化物スペーサを前記第一酸化物スペーサから分離している前記薄窒化物層を、エッチングにより除去し、導電材層を前記残存ポリシリコン層上及び前記ソース領域上に堆積させる。このソース領域の凹部により、前記導電材料との接触面積が増加する。
【００１１】
都合のよいことに、増加したソース接触面積を有する縦形半導体装置の形成方法は、シリコン基板上に、酸化物層上に堆積させたポリシリコン層を含むゲートを形成する工程と、第一導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板にウェル領域を形成する工程とを含む。第二導電型ドーパントを前記ウェル領域に注入し且つ打ち込むことにより、前記ウェル領域に浅いソース領域を形成し、前記ゲート上並びに前記基板における前記ソース領域上及びウェル領域上に、酸化物層を堆積させる。前記酸化物層をエッチングして、前記基板上に前記ゲートに隣接させて酸化物からなる第一スペーサを形成する。
【００１２】
前記ゲート上及び前記基板における前記ソース領域上に、窒化物層を堆積させ、エッチングして、前記酸化物スペーサに隣接させて窒化物スペーサを形成する。前記酸化物スペーサ及び前記窒化物スペーサをマスクとして使用して、前記ゲートにおける前記ポリシリコン層及び前記基板における前記ソース領域を選択的にエッチングして、前記ゲートポリシリコン層の一部分と前記ソース領域の一部分を除去することにより、前記ソース領域に、実質的に垂直な表面及び水平な表面を含む凹部を形成する。
【００１３】
第一導電型ドーパントを前記ソース領域の前記凹部に注入し且つ打ち込むことにより、前記ソース領域の前記凹部の下に位置する前記ウェル領域に浅いエミッタ領域を形成する。前記窒化物スペーサをエッチングにより除去し、導電材層を前記残存ポリシリコン層上及び前記ソース領域上に堆積させる。前記ソース領域の凹部により、導電材料との接触面積が増加する。
【００１４】
本発明の製造方法により製造された縦形半導体装置における高度にドーピングされたソース領域は、垂直コンポーネント及び水平コンポーネントを含み且つ向上したＩオフ能を実現する増加したソース接触面積を特徴としている。
【００１５】
【発明の実施の形態】
以下、本発明の実施態様を、添付図面を参照しながら説明する。
【００１６】
ソース接触面積を大きくして縦形半導体装置におけるドレイン／ソース抵抗を低下することは、本発明の製造方法に準じて複数のスペーサを使用してソース領域に水平接触面及び垂直接触面を形成することにより達成される。本方法の一実施態様を、図１〜図１２に示す。図示した装置はＭＯＳ制御サイリスタであるけれども、本発明の方法は、例えば、ＭＯＳＦＥＴ及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の他の装置の加工にも有用である。
【００１７】
以下、第一導電型ドーパント及び第二導電型ドーパントについて説明する。第一導電型ドーパントがＰである場合には、第二導電型ドーパントはＮであり、逆に、第一導電型ドーパントがＮである場合には、第二導電型ドーパントはＰである。
【００１８】
図１に示すように、シリコン基板１０３上に成長させた薄ゲート酸化物層１０２上に堆積させたポリシリコン層１０１を、フォトレジストマスクＭを使用してパターン化する。マスクＭを除去し、図２に示すように、第二導電型ドーパントを基板１０３に注入及び打ち込むことにより、上ベース領域１０４を形成する。ＭＯＳＦＥＴの加工が望ましい場合には、上ベース領域１０４の形成を省略する。
【００１９】
図３に、第一導電型ドーパントを上ベース領域１０４に注入し且つ打ち込むことによるウェル領域１０５の形成を示す。次に、第二導電型ドーパントをウェル領域１０５に注入し且つ打ち込むことにより、浅いソース領域１０６を形成し、図４に示すように、酸化物層１０７を、構造体全体上に堆積させる。酸化物層１０７をエッチングして、図５に示すように、ポリシリコン層１０１に隣接してスペーサ１０８を形成する。
【００２０】
図６に示すように、薄シリコンニトリド層１０９を、構造体上に堆積させる。層１０９により、スペーサ１０８がさらにエッチングされないよう保護する。図７に示すように、第二酸化物層１１０を、窒化物層１０９上に堆積させる。次に、図８に示すように、酸化物層をエッチングして第二スペーサ１１１を形成する。
【００２１】
図９に示すように、プラズマエッチングによりポリシリコン層１０１の一部分を除去する（ゲートポリシリコン１１２を残す）だけでなく窒化物層１０９のほとんどを除去して、薄窒化物スペーサ１１３はスペーサ１０８と１１１との間の部分のみを残す。図１０に示すように、ウェル領域１０５に浅い深さに第一導電型ドーパントを注入し且つ打ち込むことにより、エミッタ領域１１４を形成する。
【００２２】
選択的エッチングにより酸化物スペーサ１１１及び薄ニトリドスペーサ１１３を除去後、図１１に示すように、構造体上に導電材層１１５を堆積させる。層１１５の導電材料は、チタン、白金、コバルト及びタングステン等の金属、これらの金属のシリサイド、並びに金属とその対応シリサイドとの混合物から形成できる。
【００２３】
チタンを含むものとして示されている層１１５を、ゲートポリシリコン１１２及びソース／エミッタ領域１０６／１１４に合わせてケイ化して、図１２に示すように、それぞれチタニウムシリサイドゲートコンタクト１１６及びソースコンタクト１１７を形成する。ソースコンタクト１１７は、水平コンポーネントと垂直コンポーネントとの両方を含み、それにより接触面積が増加して、Ｉオフ能にとって有益である。
【００２４】
図１３〜図２４は、本発明の方法の第二の実施態様を示す。図１３〜１７に示す工程は、第一の実施態様について図１〜図５に示した工程と同じである。
【００２５】
図１８は、構造体上への窒化物層２０１の堆積を示す。この窒化物層２０１をエッチングして、図１９に示すような第二スペーサ２０２を形成する。プラズマエッチングにより、図２０に示すように、ポリシリコン層１０１の一部分を除去してゲートポリシリコン１１２を残すとともに、ソース領域１０６の一部分を除去して凹部２０３を形成する。次に、図２１に示すように、第一導電型ドーパントを凹部２０３に注入し且つ浅い深さに打ち込むことにより、ウェル領域１０５にエミッタ領域１１４を形成する。
【００２６】
図２２に示すように、エッチングにより第二スペーサ２０２を除去する。導電材層１１５の堆積と、ゲートコンタクト１１６及びソースコンタクト１１７の形成を、図２３及び図２４に示す。これらは、本発明の方法の第一の実施態様について図１１及び図１２に示した工程と同じである。
【００２７】
本発明の方法により製造された縦形半導体装置は、ピーク種濃度でソース接触面積を所望通り増加できることを特徴とする。接触面積の増加により、ソースコンタクトシリサイドの連続性が向上し、したがって、ターンオフ能が増加する。
【００２８】
本発明の方法は、ゲートに隣接して窒化物スペーサを用いる公知の方法に対して実質的な利点を有する。窒化物は酸化物よりもはるかに大きな応力レベルを有するので、特にトラップ部位を形成しやすい。シリコンに対する窒化物の高界面準位により、ゲートから電流が漏れて、その結果、装置性能が著しく劣化することがある。さらに、窒化物の堆積及びエッチングによる除去は、酸化物を用いる対応の操作よりも遅いので、とりわけ薄窒化物層を２つの酸化物スペーサ間にのみ堆積させて利用する本発明の実施態様と比較して、装置加工の時間及び費用が増加する。
【００２９】
増加したソース接触面積を有する縦形半導体装置の形成方法は、酸化物層上にポリシリコン層を堆積させて含むゲートをシリコン基板上に形成する工程と、第一導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板にウェル領域を形成する工程を含む。第二導電型ドーパントを前記ウェル領域に注入し且つ打ち込むことにより、前記ウェル領域に浅いソース領域を形成し、第一酸化物層を前記ゲート上並びに前記基板におけるソース領域上及びウェル領域上に堆積させる。第一酸化物層をエッチングして、基板上にゲートに隣接させて第一酸化物スペーサを形成する。薄窒化物層をゲート上及び基板におけるソース領域上に堆積させ、第二酸化物層を薄窒化物層上に堆積させる。第二酸化物層をエッチングして、薄窒化物層により第一酸化物スペーサ及び基板から分離された第二酸化物スペーサを形成する。前記酸化物スペーサ及び前記窒化物スペーサをマスクとして用いて、ゲートにおけるポリシリコン層及び基板におけるソース領域を選択的にエッチングしてゲート及び基板から薄窒化物層、前記ゲートポリシリコン層の一部分並びに前記ソース領域の一部分を除去することにより、実質的に垂直な面と水平な面を含む凹部をソース領域に形成する。第一導電型ドーパントを、ソース領域の凹部に注入し且つ打ち込むことにより、ソース領域の凹部の下に位置するウェル領域に浅いエミッタ領域を形成する。第二酸化物スペーサと、前記第二酸化物スペーサを前記第一酸化物スペーサから分離している薄窒化物層とを、エッチングにより除去し、導電材層を、残りのポリシリコン層上及びソース領域上に堆積させる。ソース領域の凹部により、導電材料との接触面積が増加する。
【図面の簡単な説明】
【図１】本発明の方法の一実施態様における工程を示す概略図である。
【図２】本発明の方法の一実施態様における工程を示す概略図である。
【図３】本発明の方法の一実施態様における工程を示す概略図である。
【図４】本発明の方法の一実施態様における工程を示す概略図である。
【図５】本発明の方法の一実施態様における工程を示す概略図である。
【図６】本発明の方法の一実施態様における工程を示す概略図である。
【図７】本発明の方法の一実施態様における工程を示す概略図である。
【図８】本発明の方法の一実施態様における工程を示す概略図である。
【図９】本発明の方法の一実施態様における工程を示す概略図である。
【図１０】本発明の方法の一実施態様における工程を示す概略図である。
【図１１】本発明の方法の一実施態様における工程を示す概略図である。
【図１２】本発明の方法の一実施態様における工程を示す概略図である。
【図１３】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１４】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１５】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１６】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１７】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１８】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１９】本発明の方法の第二の実施態様における工程を示す概略図である。
【図２０】本発明の方法の第二の実施態様における工程を示す概略図である。
【図２１】本発明の方法の第二の実施態様における工程を示す概略図である。
【図２２】本発明の方法の第二の実施態様における工程を示す概略図である。
【図２３】本発明の方法の第二の実施態様における工程を示す概略図である。
【図２４】本発明の方法の第二の実施態様における工程を示す概略図である。
【符号の説明】
１０１ ポリシリコン層
１０２ 薄ゲート酸化物層
１０３ シリコン基板
１０４ 上ベース領域
１０５ ウェル領域
１０６ 浅いソース領域
１０７ 酸化物層
１０８ スペーサ
１０９ 薄シリコンニトリド層
１１０ 第２酸化物層
１１１ 第２スペーサ
１１２ ゲートポリシリコン
１１３ 薄窒化物スペーサ
１１４ エミッタ領域
１１５ 導電材層
１１６ ゲートコンタクト
１１７ ソースコンタクト
２０１ 窒化物層
２０２ 第２スペーサ
２０３ 凹部
Ｍ フォトレジスト
【発明の属する技術分野】
本発明は半導体装置に関し、より詳細には増加したソース接触面積を有する縦形ＤＭＯＳ装置の形成方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
米国特許第４，９６０，７２３号明細書は、窒化シリコン側壁スペーサをポリシリコンゲート周囲に形成し、そしてこの窒化物側壁スペーサを被覆する酸化物スペーサを形成する、セルフアライン縦形電界効果トランジスタの製造方法を開示している。酸化物スペーサをマスクとして使用することにより、ソースの一部分をエッチングしてシリコン基板の一部分を露出させた後、酸化物スペーサを除去する。それにより、ソースとソース電極との間の接触面積が増加する。
【０００３】
米国特許第５，４９８，５５５号明細書は、ゲート電極の垂直側壁上にポリシリコンからなる第一スペーサ要素を備え、前記第一スペーサ要素上に二酸化シリコンからなる第二スペーサ要素を備えた水平形ＦＥＴの製造方法を開示している。この製造方法の目的は、性能の向上と、熱キャリヤ効果に対する耐性を付与することである。
【０００４】
米国特許第５，２０８，４７２号明細書は、ゲートのエッジ上に二層の誘電体膜を有する水平形ＭＯＳ装置を開示している。この装置は、接合漏れの低下及びゲートからソース／ドレインへの短絡の減少を目的としている。
【０００５】
米国特許第５，６６３，０７９号明細書は、ＭＯＳゲート二重拡散半導体装置の製造方法を開示している。一実施態様によれば、窒化物スペーサ層を使用して、注入及び拡散させた深いボディ領域をゲート領域から分離した後、エッチング除去を実施する。
【０００６】
米国特許第５，６６８，０６５号明細書は、シリサイド系セルフアラインコンタクトと局部的インターコネクトとを水平形半導体装置に同時に形成する方法を開示している。ゲートに隣接する酸化物スペーサにより、ゲートに隣接するドレイン領域内に軽度にドーピングされたドレイン領域を形成するとともに、ゲートを、後で形成されたセルフアラインソース領域コンタクトから分離する。
米国特許第５，７０２，９７２号明細書は、水平形半導体装置の加工におけるソース／ドレイン抵抗を減少する方法であって、酸化物からなる第一スペーサをゲート電極の側壁上に形成し、窒化物からなる第二スペーサを第一スペーサ上に形成する方法を開示している。高度にドーピングされたソース／ドレイン領域の注入後、第二スペーサを除去する。
【０００７】
【課題を解決するための手段】
本発明によれば、増加したソース接触面積を有する縦形半導体装置の形成方法であって、（ａ）シリコン基板上に、酸化物層と前記酸化物層上に堆積させたポリシリコン層とを含むゲートを形成する工程と、（ｂ）第一導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板にウェル領域を形成する工程と、（ｃ）第二導電型ドーパントを前記ウェル領域に注入し且つ打ち込むことにより、前記ウェル領域に浅いソース領域を形成する工程と、（ｄ）前記ゲート上並びに前記基板における前記ソース領域上及びウェル領域上に、酸化物層を堆積させる工程と、（ｅ）前記酸化物層を選択的にエッチングして、前記基板上に前記ゲートに隣接させて酸化物スペーサを形成し、前記ソース領域上に前記酸化物層が残っていた場合にはこれを前記酸化物スペーサをマスクとしてエッチング除去する工程と、（ｆ）前記ゲート上及び前記基板における前記ソース領域上に、窒化物層を堆積させる工程と、（ｇ）前記窒化物層を選択的にエッチングして前記酸化物スペーサに隣接して窒化物スペーサを形成する工程と、（ｈ）前記酸化物層及び前記窒化物スペーサをマスクとして使用して、前記ゲートにおける前記ポリシリコン層及び前記基板における前記ソース領域を選択的にプラズマエッチングして、前記ゲートから前記ポリシリコン層の上側の一部分、及び前記ソース領域の前記ポリシリコン層、前記酸化物スペーサ及び前記窒化物スペーサにマスクされていない部分を除去して凹部を形成し、前記凹部側の実質的に垂直な表面及び前記窒化物スペーサ下の実質的に水平な表面を前記ソース領域に形成する工程と、（ｉ）第一導電型ドーパントを前記ソース領域の前記凹部に注入し且つ打ち込むことにより、前記凹部の下に位置する前記ウェル領域に浅いエミッタ領域を形成する工程と、（ｊ）前記窒化物スペーサを選択的にエッチングして前記窒化物スペーサを除去する工程と、（ｋ）導電材料からなる導電材層を前記残存ポリシリコン層上及び前記ソース領域の前記実質的に垂直な表面及び水平な表面上にこれらに接触するように形成する工程と、を含み、それによって前記ソース領域の前記凹部により前記導電材層との接触面積を増加することを特徴とする方法が提供される。
【０００８】
有利なことに、増加したソース接触面積を有する縦形半導体装置の形成方法は、シリコン基板上に、酸化物層上に堆積させたポリシリコン層を含むゲートを形成する工程と、第一導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板にウェル領域を形成する工程とを含む。第二導電型ドーパントを、前記ウェル領域に注入し且つ打ち込むことにより、前記ウェル領域に浅いソース領域を形成する。前記ゲート上並びに前記基板における前記ソース領域上及びウェル領域上に、第一酸化物層を堆積させる。前記第一酸化物層をエッチングして、前記基板上に前記ゲートに隣接させて第一酸化物スペーサを形成する。
【０００９】
前記ゲート上及び前記基板における前記ソース領域上に、薄窒化物層を堆積させ、前記薄窒化物層上に第二酸化物層を堆積させる。第二酸化物層をエッチングして第二酸化物スペーサを形成する。前記第二酸化物スペーサは、前記薄窒化物層により前記第一酸化物スペーサ及び前記基板から分離される。酸化物スペーサ及び窒化物スペーサをマスクとして使用して、前記ゲートにおける前記ポリシリコン層及び前記基板における前記ソース領域を選択的にエッチングして、前記薄窒化物層を前記ゲート及び前記基板から、前記ゲートポリシリコン層の一部分及び前記ソース領域の一部分を除去することにより、前記ソース領域に実質的に垂直な表面及び水平な表面を含む凹部を形成する。
【００１０】
第一導電型ドーパントを前記ソース領域の前記凹部に注入し且つ打ち込むことにより、前記ソース領域の前記凹部の下に位置する前記ウェル領域に浅いエミッタ領域を形成する。前記第二酸化物スペーサ並びに前記第二酸化物スペーサを前記第一酸化物スペーサから分離している前記薄窒化物層を、エッチングにより除去し、導電材層を前記残存ポリシリコン層上及び前記ソース領域上に堆積させる。このソース領域の凹部により、前記導電材料との接触面積が増加する。
【００１１】
都合のよいことに、増加したソース接触面積を有する縦形半導体装置の形成方法は、シリコン基板上に、酸化物層上に堆積させたポリシリコン層を含むゲートを形成する工程と、第一導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板にウェル領域を形成する工程とを含む。第二導電型ドーパントを前記ウェル領域に注入し且つ打ち込むことにより、前記ウェル領域に浅いソース領域を形成し、前記ゲート上並びに前記基板における前記ソース領域上及びウェル領域上に、酸化物層を堆積させる。前記酸化物層をエッチングして、前記基板上に前記ゲートに隣接させて酸化物からなる第一スペーサを形成する。
【００１２】
前記ゲート上及び前記基板における前記ソース領域上に、窒化物層を堆積させ、エッチングして、前記酸化物スペーサに隣接させて窒化物スペーサを形成する。前記酸化物スペーサ及び前記窒化物スペーサをマスクとして使用して、前記ゲートにおける前記ポリシリコン層及び前記基板における前記ソース領域を選択的にエッチングして、前記ゲートポリシリコン層の一部分と前記ソース領域の一部分を除去することにより、前記ソース領域に、実質的に垂直な表面及び水平な表面を含む凹部を形成する。
【００１３】
第一導電型ドーパントを前記ソース領域の前記凹部に注入し且つ打ち込むことにより、前記ソース領域の前記凹部の下に位置する前記ウェル領域に浅いエミッタ領域を形成する。前記窒化物スペーサをエッチングにより除去し、導電材層を前記残存ポリシリコン層上及び前記ソース領域上に堆積させる。前記ソース領域の凹部により、導電材料との接触面積が増加する。
【００１４】
本発明の製造方法により製造された縦形半導体装置における高度にドーピングされたソース領域は、垂直コンポーネント及び水平コンポーネントを含み且つ向上したＩオフ能を実現する増加したソース接触面積を特徴としている。
【００１５】
【発明の実施の形態】
以下、本発明の実施態様を、添付図面を参照しながら説明する。
【００１６】
ソース接触面積を大きくして縦形半導体装置におけるドレイン／ソース抵抗を低下することは、本発明の製造方法に準じて複数のスペーサを使用してソース領域に水平接触面及び垂直接触面を形成することにより達成される。本方法の一実施態様を、図１〜図１２に示す。図示した装置はＭＯＳ制御サイリスタであるけれども、本発明の方法は、例えば、ＭＯＳＦＥＴ及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の他の装置の加工にも有用である。
【００１７】
以下、第一導電型ドーパント及び第二導電型ドーパントについて説明する。第一導電型ドーパントがＰである場合には、第二導電型ドーパントはＮであり、逆に、第一導電型ドーパントがＮである場合には、第二導電型ドーパントはＰである。
【００１８】
図１に示すように、シリコン基板１０３上に成長させた薄ゲート酸化物層１０２上に堆積させたポリシリコン層１０１を、フォトレジストマスクＭを使用してパターン化する。マスクＭを除去し、図２に示すように、第二導電型ドーパントを基板１０３に注入及び打ち込むことにより、上ベース領域１０４を形成する。ＭＯＳＦＥＴの加工が望ましい場合には、上ベース領域１０４の形成を省略する。
【００１９】
図３に、第一導電型ドーパントを上ベース領域１０４に注入し且つ打ち込むことによるウェル領域１０５の形成を示す。次に、第二導電型ドーパントをウェル領域１０５に注入し且つ打ち込むことにより、浅いソース領域１０６を形成し、図４に示すように、酸化物層１０７を、構造体全体上に堆積させる。酸化物層１０７をエッチングして、図５に示すように、ポリシリコン層１０１に隣接してスペーサ１０８を形成する。
【００２０】
図６に示すように、薄シリコンニトリド層１０９を、構造体上に堆積させる。層１０９により、スペーサ１０８がさらにエッチングされないよう保護する。図７に示すように、第二酸化物層１１０を、窒化物層１０９上に堆積させる。次に、図８に示すように、酸化物層をエッチングして第二スペーサ１１１を形成する。
【００２１】
図９に示すように、プラズマエッチングによりポリシリコン層１０１の一部分を除去する（ゲートポリシリコン１１２を残す）だけでなく窒化物層１０９のほとんどを除去して、薄窒化物スペーサ１１３はスペーサ１０８と１１１との間の部分のみを残す。図１０に示すように、ウェル領域１０５に浅い深さに第一導電型ドーパントを注入し且つ打ち込むことにより、エミッタ領域１１４を形成する。
【００２２】
選択的エッチングにより酸化物スペーサ１１１及び薄ニトリドスペーサ１１３を除去後、図１１に示すように、構造体上に導電材層１１５を堆積させる。層１１５の導電材料は、チタン、白金、コバルト及びタングステン等の金属、これらの金属のシリサイド、並びに金属とその対応シリサイドとの混合物から形成できる。
【００２３】
チタンを含むものとして示されている層１１５を、ゲートポリシリコン１１２及びソース／エミッタ領域１０６／１１４に合わせてケイ化して、図１２に示すように、それぞれチタニウムシリサイドゲートコンタクト１１６及びソースコンタクト１１７を形成する。ソースコンタクト１１７は、水平コンポーネントと垂直コンポーネントとの両方を含み、それにより接触面積が増加して、Ｉオフ能にとって有益である。
【００２４】
図１３〜図２４は、本発明の方法の第二の実施態様を示す。図１３〜１７に示す工程は、第一の実施態様について図１〜図５に示した工程と同じである。
【００２５】
図１８は、構造体上への窒化物層２０１の堆積を示す。この窒化物層２０１をエッチングして、図１９に示すような第二スペーサ２０２を形成する。プラズマエッチングにより、図２０に示すように、ポリシリコン層１０１の一部分を除去してゲートポリシリコン１１２を残すとともに、ソース領域１０６の一部分を除去して凹部２０３を形成する。次に、図２１に示すように、第一導電型ドーパントを凹部２０３に注入し且つ浅い深さに打ち込むことにより、ウェル領域１０５にエミッタ領域１１４を形成する。
【００２６】
図２２に示すように、エッチングにより第二スペーサ２０２を除去する。導電材層１１５の堆積と、ゲートコンタクト１１６及びソースコンタクト１１７の形成を、図２３及び図２４に示す。これらは、本発明の方法の第一の実施態様について図１１及び図１２に示した工程と同じである。
【００２７】
本発明の方法により製造された縦形半導体装置は、ピーク種濃度でソース接触面積を所望通り増加できることを特徴とする。接触面積の増加により、ソースコンタクトシリサイドの連続性が向上し、したがって、ターンオフ能が増加する。
【００２８】
本発明の方法は、ゲートに隣接して窒化物スペーサを用いる公知の方法に対して実質的な利点を有する。窒化物は酸化物よりもはるかに大きな応力レベルを有するので、特にトラップ部位を形成しやすい。シリコンに対する窒化物の高界面準位により、ゲートから電流が漏れて、その結果、装置性能が著しく劣化することがある。さらに、窒化物の堆積及びエッチングによる除去は、酸化物を用いる対応の操作よりも遅いので、とりわけ薄窒化物層を２つの酸化物スペーサ間にのみ堆積させて利用する本発明の実施態様と比較して、装置加工の時間及び費用が増加する。
【００２９】
増加したソース接触面積を有する縦形半導体装置の形成方法は、酸化物層上にポリシリコン層を堆積させて含むゲートをシリコン基板上に形成する工程と、第一導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板にウェル領域を形成する工程を含む。第二導電型ドーパントを前記ウェル領域に注入し且つ打ち込むことにより、前記ウェル領域に浅いソース領域を形成し、第一酸化物層を前記ゲート上並びに前記基板におけるソース領域上及びウェル領域上に堆積させる。第一酸化物層をエッチングして、基板上にゲートに隣接させて第一酸化物スペーサを形成する。薄窒化物層をゲート上及び基板におけるソース領域上に堆積させ、第二酸化物層を薄窒化物層上に堆積させる。第二酸化物層をエッチングして、薄窒化物層により第一酸化物スペーサ及び基板から分離された第二酸化物スペーサを形成する。前記酸化物スペーサ及び前記窒化物スペーサをマスクとして用いて、ゲートにおけるポリシリコン層及び基板におけるソース領域を選択的にエッチングしてゲート及び基板から薄窒化物層、前記ゲートポリシリコン層の一部分並びに前記ソース領域の一部分を除去することにより、実質的に垂直な面と水平な面を含む凹部をソース領域に形成する。第一導電型ドーパントを、ソース領域の凹部に注入し且つ打ち込むことにより、ソース領域の凹部の下に位置するウェル領域に浅いエミッタ領域を形成する。第二酸化物スペーサと、前記第二酸化物スペーサを前記第一酸化物スペーサから分離している薄窒化物層とを、エッチングにより除去し、導電材層を、残りのポリシリコン層上及びソース領域上に堆積させる。ソース領域の凹部により、導電材料との接触面積が増加する。
【図面の簡単な説明】
【図１】本発明の方法の一実施態様における工程を示す概略図である。
【図２】本発明の方法の一実施態様における工程を示す概略図である。
【図３】本発明の方法の一実施態様における工程を示す概略図である。
【図４】本発明の方法の一実施態様における工程を示す概略図である。
【図５】本発明の方法の一実施態様における工程を示す概略図である。
【図６】本発明の方法の一実施態様における工程を示す概略図である。
【図７】本発明の方法の一実施態様における工程を示す概略図である。
【図８】本発明の方法の一実施態様における工程を示す概略図である。
【図９】本発明の方法の一実施態様における工程を示す概略図である。
【図１０】本発明の方法の一実施態様における工程を示す概略図である。
【図１１】本発明の方法の一実施態様における工程を示す概略図である。
【図１２】本発明の方法の一実施態様における工程を示す概略図である。
【図１３】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１４】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１５】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１６】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１７】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１８】本発明の方法の第二の実施態様における工程を示す概略図である。
【図１９】本発明の方法の第二の実施態様における工程を示す概略図である。
【図２０】本発明の方法の第二の実施態様における工程を示す概略図である。
【図２１】本発明の方法の第二の実施態様における工程を示す概略図である。
【図２２】本発明の方法の第二の実施態様における工程を示す概略図である。
【図２３】本発明の方法の第二の実施態様における工程を示す概略図である。
【図２４】本発明の方法の第二の実施態様における工程を示す概略図である。
【符号の説明】
１０１ ポリシリコン層
１０２ 薄ゲート酸化物層
１０３ シリコン基板
１０４ 上ベース領域
１０５ ウェル領域
１０６ 浅いソース領域
１０７ 酸化物層
１０８ スペーサ
１０９ 薄シリコンニトリド層
１１０ 第２酸化物層
１１１ 第２スペーサ
１１２ ゲートポリシリコン
１１３ 薄窒化物スペーサ
１１４ エミッタ領域
１１５ 導電材層
１１６ ゲートコンタクト
１１７ ソースコンタクト
２０１ 窒化物層
２０２ 第２スペーサ
２０３ 凹部
Ｍ フォトレジスト
Claims (10)
- 増加したソース接触面積を有する縦形半導体装置の形成方法であって、
（ａ）シリコン基板上に、酸化物層と前記酸化物層上に堆積させたポリシリコン層とを含むゲートを形成する工程と、
（ｂ）第一導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板にウェル領域を形成する工程と、
（ｃ）第二導電型ドーパントを前記ウェル領域に注入し且つ打ち込むことにより、前記ウェル領域に浅いソース領域を形成する工程と、
（ｄ）前記ゲート上並びに前記基板における前記ソース領域上及びウェル領域上に、第一酸化物層を堆積させる工程と、
（ｅ）前記第一酸化物層を選択的にエッチングして、前記基板上に前記ゲートに隣接させて第一酸化物スペーサを形成し、前記ソース領域上に前記酸化物層が残っていた場合にはこれを前記第一酸化物スペーサをマスクとしてエッチング除去する工程と、
（ｆ）前記ゲート上及び前記基板における前記ソース領域上に、薄窒化物層を堆積させる工程と、
（ｇ）前記薄窒化物層上に第二酸化物層を堆積させる工程と、
（ｈ）前記第二酸化物層を選択的にエッチングして第二酸化物スペーサを形成する工程であって、前記第二酸化物スペーサが前記薄窒化物層により前記第一酸化物スペーサ及び前記基板から分離されている工程と、
（ｉ）プラズマエッチングにより、前記薄窒化物層を前記第一酸化物スペーサと前記第二酸化物スペーサとの間の部分及び前記シリコン基板と前記第二酸化物スペーサとの間の部分を残すように除去して窒化物スペーサを形成し、前記ポリシリコン層の上側の一部分を前記ゲートから除去し、並びに前記ソース領域の前記ポリシリコン層、前記第一酸化物スペーサ及び前記窒化物スペーサにマスクされていない部分を除去して凹部を形成し、前記凹部側の実質的に垂直な面及び前記窒化物スペーサ下の実質的に水平な面を前記ソース領域に形成する工程と、
（ｊ）第一導電型ドーパントを前記ソース領域の前記凹部に注入し且つ打ち込むことにより、前記凹部の下に位置する前記ウェル領域に浅いエミッタ領域を形成する工程と、
（ｋ）前記第二酸化物スペーサ並びに前記第二酸化物スペーサを前記第一酸化物スペーサから分離している前記窒化物スペーサを選択的にエッチングすることにより、前記第二酸化物スペーサと前記窒化物スペーサを除去する工程と、
（ｌ）導電材料からなる導電材層を前記残存ポリシリコン層上及び前記ソース領域の前記実質的に垂直な面及び水平な面上にこれらに接触するように形成する工程と、を含み、それによって前記ソース領域の前記凹部により前記導電材層との接触面積を増加することを特徴とする方法。 - 前記ゲート形成工程（ａ）に続いて、第二導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板に上ベース領域を形成する工程を含み、前記第一導電型がＰであり、前記第二導電型がＮであることを特徴とする、請求項１に記載の方法。
- 前記導電材料が、チタン金属、白金金属、コバルト金属及びタングステン金属、前記金属の対応シリサイド並びに前記金属及び前記対応シリサイドの混合物からなる群から選択されたものであることを特徴とする、請求項１に記載の方法。
- 前記導電材料が、チタン、チタニウムシリサイド及びそれらの混合物からなる群から選択されたものであることを特徴とする、請求項１に記載の方法。
- 前記縦形半導体装置が、ＭＯＳＦＥＴ、ＭＯＳ制御サイリスタ及び絶縁ゲートバイポーラトランジスタからなる群から選択されたものであることを特徴とする、請求項１に記載の方法。
- 増加したソース接触面積を有する縦形半導体装置の形成方法であって、
（ａ）シリコン基板上に、酸化物層と前記酸化物層上に堆積させたポリシリコン層とを含むゲートを形成する工程と、
（ｂ）第一導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板にウェル領域を形成する工程と、
（ｃ）第二導電型ドーパントを前記ウェル領域に注入し且つ打ち込むことにより、前記ウェル領域に浅いソース領域を形成する工程と、
（ｄ）前記ゲート上並びに前記基板における前記ソース領域上及びウェル領域上に、酸化物層を堆積させる工程と、
（ｅ）前記酸化物層を選択的にエッチングして、前記基板上に前記ゲートに隣接させて酸化物スペーサを形成し、前記ソース領域上に前記酸化物層が残っていた場合にはこれを前記酸化物スペーサをマスクとしてエッチング除去する工程と、
（ｆ）前記ゲート上及び前記基板における前記ソース領域上に、窒化物層を堆積させる工程と、
（ｇ）前記窒化物層を選択的にエッチングして前記酸化物スペーサに隣接して窒化物スペーサを形成する工程と、
（ｈ）前記酸化物層及び前記窒化物スペーサをマスクとして使用して、前記ゲートにおける前記ポリシリコン層及び前記基板における前記ソース領域を選択的にプラズマエッチングして、前記ゲートから前記ポリシリコン層の上側の一部分、及び前記ソース領域の前記ポリシリコン層、前記酸化物スペーサ及び前記窒化物スペーサにマスクされていない部分を除去して凹部を形成し、前記凹部側の実質的に垂直な表面及び前記窒化物スペーサ下の実質的に水平な表面を前記ソース領域に形成する工程と、
（ｉ）第一導電型ドーパントを前記ソース領域の前記凹部に注入し且つ打ち込むことにより、前記凹部の下に位置する前記ウェル領域に浅いエミッタ領域を形成する工程と、
（ｊ）前記窒化物スペーサを選択的にエッチングして前記窒化物スペーサを除去する工程と、
（ｋ）導電材料からなる導電材層を前記残存ポリシリコン層上及び前記ソース領域の前記実質的に垂直な表面及び水平な表面上にこれらに接触するように形成する工程と、を含み、それによって前記ソース領域の前記凹部により前記導電材層との接触面積を増加することを特徴とする方法。 - 前記ゲート形成工程（ａ）に続いて、第二導電型ドーパントを前記基板に注入し且つ打ち込むことにより前記基板に上ベース領域を形成する工程を含み、前記第一導電型がＰであり、前記第二導電型がＮであることを特徴とする、請求項６に記載の方法。
- 前記導電材料が、チタン金属、白金金属、コバルト金属及びタングステン金属、前記金属の対応シリサイド並びに前記金属及び前記対応シリサイドの混合物からなる群から選択されたものであることを特徴とする、請求項６に記載の方法。
- 前記導電材料が、チタン、チタニウムシリサイド及びそれらの混合物からなる群から選択されたものであることを特徴とする、請求項８に記載の方法。
- 前記縦形半導体装置が、ＭＯＳＦＥＴ、ＭＯＳ制御サイリスタ及び絶縁ゲートバイポーラトランジスタからなる群から選択されたものであることを特徴とする、請求項７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/350575 | 1999-07-09 | ||
| US09/350,575 US6214673B1 (en) | 1999-07-09 | 1999-07-09 | Process for forming vertical semiconductor device having increased source contact area |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001053276A JP2001053276A (ja) | 2001-02-23 |
| JP4763118B2 true JP4763118B2 (ja) | 2011-08-31 |
Family
ID=23377319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000208947A Expired - Fee Related JP4763118B2 (ja) | 1999-07-09 | 2000-07-10 | 増加したソース接触面積を有する縦形半導体装置の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6214673B1 (ja) |
| EP (1) | EP1067596A3 (ja) |
| JP (1) | JP4763118B2 (ja) |
| KR (1) | KR100629182B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6902980B2 (en) * | 2003-06-05 | 2005-06-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating a high performance MOSFET device featuring formation of an elevated source/drain region |
| JP4567396B2 (ja) * | 2004-08-10 | 2010-10-20 | セイコーインスツル株式会社 | 半導体集積回路装置 |
| US7348233B1 (en) * | 2005-08-19 | 2008-03-25 | Advanced Micro Devices, Inc. | Methods for fabricating a CMOS device including silicide contacts |
| US7799650B2 (en) * | 2007-08-08 | 2010-09-21 | Freescale Semiconductor, Inc. | Method for making a transistor with a stressor |
| US8500014B2 (en) | 2007-11-14 | 2013-08-06 | Varcode Ltd. | System and method for quality management utilizing barcode indicators |
| WO2016086381A1 (zh) * | 2014-12-04 | 2016-06-09 | 冯淑华 | 沟槽栅功率半导体场效应晶体管 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186476A (ja) * | 1987-01-29 | 1988-08-02 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
| US5208472A (en) | 1988-05-13 | 1993-05-04 | Industrial Technology Research Institute | Double spacer salicide MOS device and method |
| US4960723A (en) * | 1989-03-30 | 1990-10-02 | Motorola, Inc. | Process for making a self aligned vertical field effect transistor having an improved source contact |
| JPH0324737A (ja) * | 1989-06-22 | 1991-02-01 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
| IT1231300B (it) * | 1989-07-24 | 1991-11-28 | Sgs Thomson Microelectronics | Processo di definizione e realizzazione di una regione attivadi dimensioni molto ridotte in uno strato di materiale semiconduttore |
| IT1236994B (it) * | 1989-12-29 | 1993-05-12 | Sgs Thomson Microelectronics | Processo per la fabbricazione di dispositivi semiconduttori mos di potenza e dispositivi con esso ottenuti |
| US5155052A (en) * | 1991-06-14 | 1992-10-13 | Davies Robert B | Vertical field effect transistor with improved control of low resistivity region geometry |
| JP3161767B2 (ja) * | 1991-08-13 | 2001-04-25 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| EP0654829A1 (en) | 1993-11-12 | 1995-05-24 | STMicroelectronics, Inc. | Increased density MOS-gated double diffused semiconductor devices |
| US5498555A (en) | 1994-11-07 | 1996-03-12 | United Microelectronics Corporation | Method of making LDD with polysilicon and dielectric spacers |
| US5668065A (en) | 1996-08-01 | 1997-09-16 | Winbond Electronics Corp. | Process for simultaneous formation of silicide-based self-aligned contacts and local interconnects |
| US5702972A (en) * | 1997-01-27 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of fabricating MOSFET devices |
| JP3421588B2 (ja) * | 1997-09-16 | 2003-06-30 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
-
1999
- 1999-07-09 US US09/350,575 patent/US6214673B1/en not_active Expired - Fee Related
-
2000
- 2000-07-05 EP EP00114438A patent/EP1067596A3/en not_active Withdrawn
- 2000-07-08 KR KR1020000039078A patent/KR100629182B1/ko not_active IP Right Cessation
- 2000-07-10 JP JP2000208947A patent/JP4763118B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1067596A2 (en) | 2001-01-10 |
| US6214673B1 (en) | 2001-04-10 |
| KR20010015246A (ko) | 2001-02-26 |
| KR100629182B1 (ko) | 2006-09-28 |
| JP2001053276A (ja) | 2001-02-23 |
| EP1067596A3 (en) | 2003-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070622 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070622 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070625 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100917 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101228 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |