KR100351441B1 - 반도체소자의트랜지스터형성방법 - Google Patents

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Abstract

본 발명은 트랜지스터를 제조하는 방법에 관한 것으로서, 특히, 반도체기판 상에 게이트산화막, 도프드 폴리실리콘막 및 티타늄막을 성장 및 증착시키고, 상기 티타늄막과 도프드 폴리실리콘막을 과소식각하여 패터닝화하는 단계와; 상기 단계 후에 식각된 티타늄막과 도프드 폴리실리콘막의 좌,우측 반도체기판 상에 이온을 주입하여 LDD영역을 형성한 후 언도프드 폴리실리콘막을 적층하는 단계와; 상기 언도프드 폴리실리콘막을 식각하여 티타늄막을 상부로 노출시키고, 도프드 폴리실리콘막의 좌,우측에 폴리스페이서막을 형성하는 단계; 상기 단계 후에 LDD영역에 이온을 주입하여 소오스 및 드레인영역을 형성한 후 티타늄막을 어닐링하여 티타늄실리사이드막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 트랜지스터형성방법인 바, LDD영역의 저항을 낮추어서 전류의 흐름을 양호하게 할뿐만아니라 핫캐리어가 스페이서막에 트랩되어 저항이 증가하는 문제를 해결하여 핫캐리어특성을 개선하도록 하는 매우 유용하고 효과적인 발명이다.

Description

반도체소자의 트랜지스터 형성방법{METHOD FOR FORMING TRANSISTOR OF SEMICONDUCTOR}
본 발명은 반도체소자에서 트랜지스터를 형성하는 방법에 관한 것으로, 특히, 트랜지스터 게이트전극 형성 시, 도전층인 도프드 폴리실리콘을 과소 식각하여 게이트옥사이트 상부에 도프드 폴리실리콘을 잔류시킴으로 인해 게이트전극 양측벽에 폴리스페이서막 형성 시, 스페이서의 하부는 도프드 폴리실리콘, 상부는 언도프드 폴리실리콘으로 형성함으로 게이트전극의 도프드 폴리실리콘에 인가되는 전계가 LDD영역에 직접 전달되므로 LDD영역의 저항을 낮추어서 전류의 흐름을 양호하게 하는 반도체소자의 트랜지스터형성방법에 관한 것이다.
일반적으로, 모스페트 전계효과트랜지스터(MOSFET TR)는 전계효과 트랜지스터중에 절연막을 산화막으로 형성시킨 대표적인 절연게이트형 트랜지스터로서, 반도체기판에 도핑이 낮게되는 영역을 이용하여 반도체소자의 동작전압을 향상시킬 목적으로 LDD영역(Lightly Doped Drain)을 형성하게 된다.
도 1은 일반적인 종래의 반도체소자에서 트랜지스터의 단면을 보인 도면으로서, 종래의 트랜지스터의 형성과정을 살펴보도록 한다.
우선, 도 1에 도시된 바와 같이, 반도체기판(1)에 게이트산화막(4), 폴리실리게이트막(5) 및 타타늄막(6)을 순차적으로 적층하고, 그 위에 감광막을 적층하여 식각을 통하여 불필요한 부분을 제거한후 게이트전극을 형성하도록 한다.
그리고, 상기 게이트전극인 좌,우 양측의 반도체기판 상에 LDD영역을 형성한 후에 게이트전극상부에 산화막을 적층하여 식각을 통하여 게이트전극의 좌,우측에스페이서막을 라운딩형상으로 형성하도록 한다.
그런 후에 반도체기판상의 LDD영역에 이온을 주입하여 소오스(Source)(2)/드레인(Drain)(3)을 형성하게 되고, 그 후에 게이트전극의 폴리실리게이트 상에 적층된 티타늄막을 어닐링을 통하여 티타늄실리사이드막(6)으로 형성시키게 되면 트랜지스터가 형성되는 것이다.
그런데, 상기한 바와 같이, 종래의 트랜지스터는 N+웰(Well)에서 형성되는 최대전계지역(Maximam Electric Field, Em)을 줄이기 위하여 폴리실리콘막을 식각한 후에 N+ 소오스/드레인 보다 도핑농도가 낮은 N- LDD영역의 임플란트를 하고 게이트전극에 스페이서를 형성하고, N+ 이온을 소오스/드레인영역에 임플란트하여 최대전계지역을 줄이도록 하였으나, LDD영역이 게이트와 정확하게 겹쳐지지 않는 경우에 스페이서막 아래부분에 LDD영역이 위치하게 된다.
따라서, 이 구조에는 소자의 동작시에 생성되는 핫캐리어(Hot Carrier)가 스페이서막에 모이게 되면, 이 스페이서막에 모인 핫캐리어에 의하여 스페이서막 아래부분에 위치한 도핑농도가 낮은 LDD영역을 공핍화시키게 되므로 NMOS 전류 이동능력을 현저하게 저하시키게 되어 소자의 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 트랜지스터 게이트전극 형성 시, 도전층인 도프드 폴리실리콘을 과소 식각하여 게이트옥사이트 상부에 도프드 폴리실리콘을 잔류시킴으로 인해 게이트전극 양측벽에 폴리스페이서막 형성 시 스페이서의 하부는 도프드 폴리실리콘, 상부는 언도프드 폴리실리콘으로 형성함으로 게이트전극의 도프드 폴리실리콘에 인가되는 전계가 LDD영역에 직접 전달되므로 LDD영역의 저항을 낮추어서 전류의 흐름을 양호하게 유지하는 것이 목적이다.
도 1은 종래의 일반적인 반도체소자에서 트랜지스터의 구성을 보인 도면.
도 2 내지 도 6은 본 발명에 따른 트랜지스터를 형성하는 방법을 순차적으로 보인 도면.
-도면의 주요부분에 대한 부호의 설명-
10 : 반도체기판 20 : 게이트산화막
30 : 폴리실리콘막 40 : 티타늄막
45 : 티타늄실리사이드막 50,55 : LDD영역
60 : 상부폴리실리콘막 65 : 폴리스페이서막
70 : 소오스영역 75 : 드레인영역
이러한 목적은 반도체기판 상에 게이트산화막, 도프드 폴리실리콘막 및 티타늄막을 성장 및 증착시키고, 상기 티타늄막과 도프드 폴리실리콘막을 과소식각하여 패터닝화하는 단계와; 상기 단계 후에 식각된 티타늄막과 도프드 폴리실리콘막의 좌,우측 반도체기판 상에 이온을 주입하여 LDD영역을 형성한 후 언도프드 폴리실리콘막을 적층하는 단계와; 상기 언도프드 폴리실리콘막을 식각하여 티타늄막을 상부로 노출시키고, 도프드 폴리실리콘막의 좌,우측에 폴리스페이서막을 형성하는 단계; 상기 단계 후에 LDD영역에 이온을 주입하여 소오스 및 드레인영역을 형성한 후 티타늄막을 어닐링하여 티타늄실리사이드막을 형성하는 단계로 이루어진 반도체소자의 트랜지스터형성방법을 제공함으로써 달성된다.
그리고, 상기 티타늄막의 두께는 350 내지 450Å으로 형성하는 것이 바람직하고, 상기 도프드 폴리실리콘막을 과소식각한 부분의 두께는 50 내지 150Å정도로 형성하도록 한다.
또한, 상기 언도프드 폴리실리콘막의 두께는 1000 내지 1200Å이고, 상기 티타늄막을 티타늄실리사이드막으로 어닐링하는 단계는 800 내지 900℃에서 20초정도인 RTP공정(Rapid Thermal Processing)으로 형성하도록 한다.
이하, 첨부한 도면에 의거하여 본 발명에 대하여 상세히 설명한다.
우선, 도 2는 반도체기판(10) 상에 게이트산화막(20)성장시켜 형성하고서, 그 게이트산화막(20) 상에 도프드 폴리실리콘막(30) 및 티타늄막(40)을 순차적으로 증착시킨 상태를 도시하고 있다.
그리고, 도 3은 상기 단계 후에 상기 티타늄막(40)과 도프드 폴리실리콘막 (30)을 마스킹하여 과소식각(Under Etch)으로 패터닝(Patterning)화한 후에 반도체기판(10) 사에 이온을 주입하여 LDD영역(50)(55)을 형성하는 상태를 도시하고 있다.
이때, 과소식각되는 도프드 폴리실리콘막(30)의 두께는 50 내지 150Å정도로 형성하는 것이 바람직하다.
그리고, 도 4는 상기 도프드 폴리실리콘막(30)과 동일한 재질로서 1000 내지 1200Å정도의 언도프드 폴리실리콘막(60)을 증착하는 상태를 도시하고 있다.
도 5는 상기 언도프드 폴리실리콘막(60)을 블랭킷 에치(Blancket Etch)를 통하여 티타늄막(40)이 상부로 노출된 상태로 식각하여 폴리스페이서막(65)을 도프드 폴리실리콘막(30)의 좌,우 양측에 형성하는 상태를 도시하고 있다.
이때, 상기 폴리스페이서의 하부는 도프드 폴리실리콘, 상부는 언도프드 폴리실리콘으로 형성됨으로 게이트 전극의 도프드 폴리실리콘에 인가되는 전계가LDD영역에 직접 전달되어 LDD영역의 저항을 낮추어서 전류의 흐름을 양호하게 한다.
또한, 도 6은 상기 티타늄막(40)을 티타늄실리사이드막(45)으로 어닐링하여 형성하는 상태를 도시한 것으로서, 상기 어닐링공정은 800 내지 900℃에서 20초정도로 RTP공정(Rapido Thermal Processing)으로 형성하도록 한다.
따라서, 상기한 바와 같이 본 발명에 따른 트랜지스터 형성방법을 이용하게 되면, 트랜지스터 게이트전극 형성 시, 도전층인 도프드 폴리실리콘을 과소 식각하여 게이트옥사이드 상부에 도프드 폴리실리콘을 잔류시킴으로 인해 게이트 전극 양측벽에 폴리스페이서막 형성 시, 스페이서의 하부는 도프드 폴리실리콘, 상부는 언도프드 폴리실리콘으로 형성함으로 게이트전극의 도프드 폴리실리콘에 인가되는 전계가 LDD영역에 직접 전달되므로 LDD영역의 저항을 낮추어서 전류의 흐름을 양호하게 할뿐만아니라 핫캐리어가 스페이서막에 트랩되어 저항이 증가하는 문제를 해결하여 핫캐리어특성을 개선하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (5)

  1. 반도체기판 상에 게이트산화막, 도프드 폴리실리콘막 및 티타늄막을 성장 및 증착시키고, 상기 티타늄막과 도프드 폴리실리콘막을 과소식각하여 패터닝화하는 단계와;
    상기 단계 후에 식각된 티타늄막과 도프드 폴리실리콘막의 좌,우측 반도체기판 상에 이온을 주입하여 LDD영역을 형성한 후 언도프드 폴리실리콘막을 적층하는 단계와;
    상기 언도프드 폴리실리콘막을 식각하여 티타늄막을 상부로 노출시키고, 도프드 폴리실리콘막의 좌,우측에 폴리스페이서막을 형성하는 단계;
    상기 단계 후에 LDD영역에 이온을 주입하여 소오스 및 드레인영역을 형성한 후 티타늄막을 어닐링하여 티타늄실리사이드막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 트랜지스터형성방법.
  2. 제 1 항에 있어서, 상기 티타늄막의 두께는 350 내지 450Å인 것을 특징으로 하는 반도체소자의 트랜지스터형성방법.
  3. 제 1 항에 있어서, 상기 도프드 폴리실리콘막을 과소식각한 부분의 두께는 50 내지 150Å인 것을 특징으로 하는 반도체소자의 트랜지스터형성방법.
  4. 제 1 항에 있어서, 상기 언도프드 폴리실리콘막의 두께는 1000 내지 1200Å인 것을 특징으로 하는 반도체소자의 트랜지스터형성방법.
  5. 제 1항에 있어서, 상기 티타늄막을 티타늄실리사이드막으로 어닐링하는 단계는 800 내지 900℃에서 20초정도인 RTP공정으로 이루어지는 것을 특징으로 하는 반도체소자의 트랜지스터형성방법.
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