JP4752029B2 - 半導体論理回路装置のテスト方法及びテストプログラム - Google Patents
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Description
本発明は半導体論理回路装置のテスト方法及びテストプログラムに関する。
半導体論理回路装置は、設計、製造、テストの三段階を経て出荷される。ここで、テストとは、製造された半導体論理回路装置に対してテストベクトルを印加し、半導体論理回路装置よりテスト応答を観測し、それを期待テスト応答と比較して良品、不良品の判別を行う。その良品率を歩留りと呼び、歩留りは半導体論理回路装置の品質、信頼性及び製造コストを大きく左右する。
一般に、半導体論理回路装置(主に順序回路)は、アンド(AND)ゲート、ナンド(NAND)ゲート、オア(OR)ゲート、ノア(NOR)ゲート等の論理素子からなる組合せ部分と、回路の内部状態を記憶するフリップフロップとよりなる。この場合、組合せ部分は、外部入力線(PI)、フリップフロップの出力線である擬似外部入力線(PPI)、外部出力線(PO)、フリップフロップの入力線である擬似外部出力線(PPO)を有する。組合せ部分への入力は、外部入力線より直接与えられるものと、擬似外部入力線を介して与えられるものからなる。また、組合せ部分からの出力は、外部出力線に直接現れるものと、擬似外部出力線に現れるものからなる。
半導体論理回路装置の組合せ部分をテストするために、組合せ部分の外部入力線と擬似外部入力線から所要のテストベクトルを印加し、組合せ部分の外部出力線と擬似外部出力線からテスト応答を観測する必要がある。1つのテストベクトルは、外部入力線と擬似外部入力線に対応するビットからなる。また、1つのテスト応答は、外部出力線と擬似外部出力線に対応するビットからなる。
しかし、半導体論理回路装置のフリップフロップの出力線(擬似外部入力線)と入力線(擬似外部出力線)は一般に外部より直接アクセスできない。従って、組合せ部分をテストするためには、擬似外部入力線の可制御性及び擬似外部出力線の可観測性に問題がある。
上述の組合せ部分のテストにおける可制御性及び可観測性の問題を解決する主な手法として、スキャン設計がある。スキャン設計とは、フリップフロップをスキャンフリップフロップに置き換えた上で、それらを用いて1本または複数本のスキャンチェーンを形成することである。スキャンフリップフロップの動作はスキャンイネーブル(SE)信号で制御される。例えば、スキャンイネーブル信号(SE)が論理値0のとき、通常のフリップフロップと同じ動作をし、この結果、クロックパルスが与えられると、組合せ部分からの値でスキャンフリップフロップの出力値が更新される。他方、スキャンイネーブル信号(SE)が論理値1のとき、同じスキャンチェーンにある他のスキャンフリップフロップと1つのシフトレジスタを形成し、この結果、クロックパルスが与えられると、外部から新しい値がスキャンフリップフロップにシフトインされると同時に、スキャンフリップフロップに存在していた値が外部へシフトアウトされる。一般に、同じスキャンチェーンにあるスキャンフリップフロップは同一のスキャンイネーブル(SE)信号を共有するが、異なるスキャンチェーンのスキャンイネーブル(SE)信号は同一の場合もあれば異なる場合もある。
スキャン設計された半導体論理回路装置の組合せ部分のテストはシフト動作とキャプチャ動作を繰り返すことによって行われる。シフト動作は、スキャンイネーブル(SE)信号が論理値1にされているシフトモードで行われる。シフトモードにおいては、1つまたは複数のクロックパルスが与えられ、この結果、外部から1つまたは複数の新しい値がスキャンチェーン内のスキャンフリップフロップにシフトインされる。また、それと同時に、そのスキャンチェーン内のスキャンフリップフロップに存在していた1つまたは複数の値が外部へシフトアウトされる。キャプチャ動作は、スキャンイネーブル(SE)信号が論理値0にされているキャプチャモードで行われる。キャプチャモードにおいては、1つのスキャンチェーンにあるすべてのスキャンフリップフロップに同時に1つのクロックパルスが与えられ、この結果、組合せ部分の擬似外部出力線の値がすべてのスキャンフリップフロップに取り込まれる。
シフト動作は、擬似外部入力線を介して組合せ部分へテストベクトルを印加するためと、擬似外部出力線を介して組合せ部分からテスト応答を観測するために用いられる。また、キャプチャ動作は、組合せ部分のテスト応答をスキャンフリップフロップに取り込むために用いられる。すべてのテストベクトルに対して、シフト動作とキャプチャ動作を繰り返すことによって、組合せ部分をテストすることができる。このようなテスト方式はスキャンテスト方式という。
スキャンテスト方式では、組合せ部分へのテストベクトルの印加は、外部入力から直接行われる部分と、シフト操作によって行われる部分とがある。シフト操作によって、任意の論理値を任意のスキャンフリップフロップに設定することができるので、擬似外部入力線の可制御性の問題が解決される。組合せ部分からのテスト応答の観測は、外部出力線から直接行われる部分と、シフト操作によって行われる部分とがある。シフト操作によって、任意のスキャンフリップフロップの出力値を観測することができるため、擬似外部入力線の可観測性の問題が解決される。このように、スキャンテスト方式においては、組合せ部分に対して自動テストパターン生成(ATPG)プログラムを用いてテストベクトル及び期待テスト応答を求めるだけで十分である。
上述のスキャンテスト方式が有効性を有しているにもかかわらず、通常動作時よりテスト時の消費電力が非常に大きいという問題点が存在する。たとえば、半導体論理回路装置がCMOS回路で構成されていれば、消費電力としては、漏れ電流による静的消費電力と、論理ゲートやフリップフロップのスイッチング動作による動的消費電力とがある。さらに、後者の動的消費電力は、シフト操作時におけるシフト消費電力と、キャプチャ動作時におけるキャプチャ消費電力とがある。
1つのテストベクトルに対して、シフト操作時の与えられるクロックパルスの数は一般に多い。例えば、あるスキャンチェーン内のすべてのスキャンフリップフロップに新しい値を設定するために、最大の場合にスキャンフリップフロップ個数分のクロックパルスを与える必要がある。このため、シフト消費電力が大きくなり、過度な発熱を引き起こすことがある。それによって、半導体論理回路装置を損壊する恐れがある。シフト消費電力の低減手法が盛んに研究されている。
一方、1つのテストベクトルに対して、キャプチャ動作時の必要なクロックパルスの数は一般に1つのスキャンチェーンにつき1つである。そのため、キャプチャ消費電力による発熱は問題にならない。しかし、キャプチャモードにおいて、擬似外部出力線に現れる組合せ部分のテスト応答がスキャンフリップフロップに取り込まれるとき、テスト応答値とスキャンフリップフロップの現在値が異なれば、対応するスキャンフリップフロップの出力値が変化する。このような出力変化スキャンフリップフロップの数が多ければ、論理ゲートとスキャンフリップフロップのスイッチング動作によって、電源電圧が一時的に低下する。この現象はIR(I:電流、R:抵抗)ドロップ現象とも呼ばれる。IRドロップ現象により回路が誤動作し、誤ったテスト応答値がスキャンフリップフロップに取り込まれることがある。これによって、通常時には正常に動作できる半導体論理回路装置は、テスト時に不良品として判定されてしまうという誤テストが発生する。その結果として、歩留りが低下する。特に、半導体論理回路装置が超大規模化、超微細化、低電源電圧化した場合、誤テストによる歩留り低下は顕著である。従って、キャプチャ消費電力の低減が必要である。
テスト時に単一クロック信号を用いる場合には、クロックゲーティング手法を用いてキャプチャ消費電力を削減することができるが、半導体論理回路装置の物理設計への影響が大きい。また、テスト時に多重クロック信号を用いる場合には、ワンホット手法もしくは多重クロック手法でキャプチャ消費電力を削減することができるが、前者はテストデータ量が著しく増大し、後者はテストベクトル生成に膨大なメモリ消費が必要になるなどATPGプログラムへの負担が大きい。従って、キャプチャ消費電力の低減においては、物理設計への影響、テストデータ量の増加、及びATPGプログラムへの負担が小さい手法が望ましい。
他方、未指定ビット(以下、Xビットとも言う)を有する入力ベクトルであるテストキューブはATPGプログラムによるテストベクトルの生成過程で現れることが多い。また、Xビットを有しないテストベクトルの集合が与えられる場合、その集合の故障検出率を変えずに、一部のテストベクトルの一部ビットをXビットに変換することができる。つまり、Xビット抽出プログラムによってテストキューブを得ることもできる。テストキューブが存在する原因は、組合せ部分内の1つの対象故障を検出するために、外部入力線と擬似外部入力線における一部のビットに必要な論理値を設定すれば十分であることが多いからである。その残りのビットに0を設定しても1を設定しても、その対象故障の検出に影響を与えないため、そのようなビットはその対象故障にとってXビットになる。
Xビットを有するテストキューブはあくまでXビットを有しないテストベクトルを生成する過程で現れる中間物である。このため、テストキューブのXビットに最終的には論理値(0または1)を何らかの方法で埋め込む必要があり、その方法としては、アルゴリズム埋め込み方法、マージ埋め込み方法、ランダム埋め込み方法がある。
アルゴリズム埋め込み方法では、テストキューブ中のXビットにある目的に最適な論理値(0または1)をアルゴリズムによって決定して埋め込む。このようなアルゴリズムはATPGプログラムに実装されていることが多い。アルゴリズム埋め込み方法は動的圧縮と呼ばれるテストベクトルの総数の低減動作(参照:非特許文献1、2)あるいはシフト消費電力の低減動作(参照:非特許文献3)のために用いられる。
マージ埋め込み方法では、あるテストキューブを他のテストキューブとマージすることを前提として、両テストキューブの対応ビットが同じ論理値となるように、Xビットに0あるいは1を埋め込む。例えば、テストキューブ1X0とテストキューブ11Xをマージするために、テストキューブ1X0のXビットに1を埋め込み、テストキューブ11XのXビットに0を埋め込む。このマージ埋め込み方法は静的圧縮と呼ばれるテストベクトルの総数の低減動作(参照:非特許文献1)あるいはシフト消費電力の低減動作(参照:非特許文献4)のために用いられる。
ランダム埋め込み方法では、テストキューブにあるXビットに0あるいは1をランダムに埋め込む。このランダム埋め込み方法は、アルゴリズム埋め込み方法あるいはマージ埋め込み方法を行った後に残存しているXビットを対象に行われることが多い。このランダム埋め込み方法も動的圧縮と呼ばれるテストベクトルの総数の低減動作(参照:非特許文献1)あるいはシフト消費電力の低減動作(参照:非特許文献4)のために用いられる。
M. Abramovici, M. Breuer, and A. Friedman, Digital Systems Testing and Testable Design, Computer Science Press, pp.245-246,1990.
X. Lin, J. Rajski, I. Pomeranz, S. M. Reddy, "On Static Test Compaction and Test Pattern Ordering for Scan Designs", Proc. Intl. Test Conf., pp. 1088-1097, 2001.
S. Kajihara, K. Ishida, and K. Miyase, "Test Vector Modification for Power Reduction during Scan Testing", Proc. VLSI Test Symp., pp. 160-165, 2002.
R. Sankaralingam, R. Oruganti, and N. Touba, "Static Compaction Techniques to Control Scan Vector Power Dissipation", Proc. VLSI Test Symp., pp. 35-40, 2000.
しかしながら、上述のテストキューブのXビットに0あるいは1を埋め込むアルゴリズム埋め込み方法、マージ埋め込み方法及びランダム埋め込み方法のいずれも、テストベクトルの総数の低減もしくはシフト消費電力の低減を目的としており、キャプチャ消費電力の増大による誤テストを回避できず、この結果、半導体論理回路装置の歩留りが低下するという課題がある。
そこで、本発明の目的は、キャプチャ動作時の出力変化スキャンフリップフロップの数を少なくすることによってキャプチャ消費電力を削減し、結果として誤テストを回避する半導体論理回路装置のテスト方法及びテストプログラムを提供することにある。
上述の目的を達成するために本発明は、外部入力線、擬似外部入力線、外部出力線及び擬似外部出力線を有する組合せ部分と、擬似外部出力線と擬似外部入力線との間に接続された、スキャンチェーンを形成しているスキャンフリップフロップとを具備する半導体論理回路装置のテスト方法において、1つのテストキューブに対し、擬似外部入力線と擬似外部出力線の対応ビットの論理値の不一致数が少なくなるようにテストキューブ内のXビットに0あるいは1を埋込むことにより、Xビットを含むテストキューブをXビットを含まないテストベクトルに変換するものである。
本発明によれば、キャプチャ動作時における出力変化スキャンフリップフロップの数が減少するので、キャプチャ消費電力を低減でき、従って、IRドロップによる電源電圧低下に起因する誤テストを回避できる。
11:組合せ部分
12−1,12−2,…,12−n:スキャンフリップフロップ
PI:外部入力線
PPI:擬似外部入力線
PO:外部出力線
PPO:擬似外部出力線
SC:スキャンチェーン
12−1,12−2,…,12−n:スキャンフリップフロップ
PI:外部入力線
PPI:擬似外部入力線
PO:外部出力線
PPO:擬似外部出力線
SC:スキャンチェーン
図1は本発明に係る半導体論理回路装置の一実施の形態を示すブロック回路図である。
図1の半導体論理回路装置は、アンド(AND)ゲート、オア(OR)ゲート、ナンド(NAND)ゲート、ノア(NOR)ゲート等の論理素子よりなる組合せ部分11、及びスキャンフリップフロップ12−1,12−2,…,12−nよりなる。
組合せ部分11は、外部入力線PI、スキャンフリップフロップ12−1,12−2,…,12−nの出力線である擬似外部入力線PPI、外部出力線PO、及びスキャンフリップフロップ12−1,12−2,…,12−nの入力線である擬似外部出力線PPOを有する。尚、外部入力線PIのビット数と外部出力線POのビット数とは必ずしも同一ではないが、擬似外部入力線PPIのビット数と擬似外部出力線PPOのビット数とは必ず同一である。
各スキャンフリップフロップ12−1,12−2,…,12−nにおいて、第1の入力(下側入力)端子はシフトモードに用いられ、他方、第2の入力(上側入力)端子はキャプチャモードに用いられる。このため、スキャンフリップフロップ12−1,12−2,…,12−nの第1の入力端子はスキャンイネーブル(SE)信号が論理値1のときに選択され、他方、第2の入力端子はスキャンイネーブル(SE)信号が論理値0のときに選択される。尚、スキャンフリップフロップ12−1の第1の入力端子はスキャンイン端子SIに接続され、スキャンフリップフロップ12−nの出力端子はスキャンアウト端子SOに接続されているが、本発明はこのようなスキャンチェーンが一本のみである場合に限定されるものではなく、スキャンチェーンが複数本ある場合にも適用できる。
すなわち、シフトモードにおいては、SE信号が論理値1に設定され、この結果、スキャンフリップフロップ12−1,12−2,…,12−nは下側入力端子からデータを読み込む。従って、スキャンイン端子SI、スキャンフリップフロップ12−1、スキャンフリップフロップ12−2、…、スキャンフリップフロップ12−n及びスキャンアウト端子SOが接続され、スキャンイン端子SIとスキャンアウト端子SOの間にスキャンチェーンSCが確立する。このとき、スキャンフリップフロップ12−1,12−2,…,12−nはクロックCLKのクロックパルスによってシフトレジスタとして動作し、新しいテストベクトルのシフトインと前のテストベクトルに対応するテスト応答のシフトアウトが行われる。
他方、キャプチャモードにおいては、SE信号が論理値0に設定され、この結果、クロックCLKにクロックパルスが与えられると、組合せ部分11の擬似外部出力線PPOにある論理値がスキャンフリップフロップ12−1,12−2,…,12−nに一斉に取り込まれる。
図1の半導体論理回路装置に対して、テストキューブ内のXビットに0あるいは1を埋込むことにより、Xビットを含むテストキューブをXビットを含まないテストベクトルに変換する過程を図2が示している。尚、テストキューブはATPGプログラムまたはXビット抽出プログラムによって生成されるものとする。ここで、テストキューブとは外部入力線PI及び擬似外部入力線PPIに対応する入力ベクトルでXビットを含むものである。この場合、テストキューブの外部入力線PI及び擬似外部入力線PPIにXビットを含む結果、テストキューブの外部出力線PO及び擬似外部出力線PPOにもXビットを含むことになる。言い換えると、テストキューブの外部入力線PI及び擬似外部入力線PPIのXビットがなくなれば、外部出力線PO及び擬似外部出力線PPOのXビットも自動的になくなる。このように、図2のルーチンはXビットを含むテストキューブをXビットを含まないテストベクトルに変換する。
始めに、ステップ201において、ATPGプログラムまたはXビット抽出プログラムによって得られた、Xビットを含むテストキューブが付与される。
次に、ステップ202において、ケースタイプを判別する。ここで、ケースタイプは図3に示すごとく4通り存在する。すなわち、
ケースタイプ1: 図4の(A)に示すごとく、擬似外部入力線PPI及び擬似外部出力線PPOにXビットが存在しない状態、
ケースタイプ2: 図4の(B)に示すごとく、擬似外部入力線PPIに少なくとも1つのXビットが存在しかつ擬似外部出力線PPOにXビットが存在しない状態、
ケースタイプ3: 図4の(C)に示すごとく、擬似外部入力線PPIにXビットが存在せずかつ擬似外部出力線PPOに少なくとも1つのXビットが存在する状態、
ケースタイプ4: 図4の(D)に示すごとく、擬似外部入力線PPIに少なくとも1つのXビットが存在しかつ擬似外部出力線PPOに少なくとも1つのXビットが存在する状態、
である。
ケースタイプ1: 図4の(A)に示すごとく、擬似外部入力線PPI及び擬似外部出力線PPOにXビットが存在しない状態、
ケースタイプ2: 図4の(B)に示すごとく、擬似外部入力線PPIに少なくとも1つのXビットが存在しかつ擬似外部出力線PPOにXビットが存在しない状態、
ケースタイプ3: 図4の(C)に示すごとく、擬似外部入力線PPIにXビットが存在せずかつ擬似外部出力線PPOに少なくとも1つのXビットが存在する状態、
ケースタイプ4: 図4の(D)に示すごとく、擬似外部入力線PPIに少なくとも1つのXビットが存在しかつ擬似外部出力線PPOに少なくとも1つのXビットが存在する状態、
である。
ケースタイプ1の場合、ステップ203に進む。ステップ203においては、出力変化スキャンフリップフロップの数を減少できないが、テストキューブであるので、図4の(A)に示すごとく、外部入力線PIにXビットが必ず存在する。その結果、外部出力線POにもXビットが存在する可能性がある。ステップ203においては、テストベクトルの数やシフト消費電力を削減するなどの目的に、外部入力線PIのすべてのXビットに0もしくは1を埋込む。この結果、ステップ204において、Xを含まないテストベクトルが得られる。
ケースタイプ2の場合、ステップ205に進み、擬似外部入力線PPIのすべてのXビットにそれぞれが対応する擬似外部出力線PPOのビットの論理値を割当てる。例えば、図5に示すごとく、擬似外部入力線PPIのXビットaに対応する擬似外部出力線PPOのビットeの論理値0を割当て、また、擬似外部入力線PPIのXビットcに対応する擬似外部出力線PPOのビットgの論理値1を割当てる。これにより、ビットaとビットeに対応するスキャンフリップフロップの出力もビットeとビットgに対応するスキャンフリップフロップの出力も、キャプチャ動作時において変化しないことになる。次いで、ステップ219に進む。
ケースタイプ3の場合、ステップ206に進み、対象Xビットを選択する。この場合、まず、擬似外部出力線PPOのXビット数が1つか2つ以上かを判別する。Xビットが1つしかない場合、そのXビットを対象Xビットとする。Xビットが2ビット以上ある場合、まずどのXビットを処理するかを選択して、選択されたXビットを対象Xビットとする。一般に、次のステップ207の第1の正当化操作の処理の成功率が高い順にXビットを選択する。
次に、ステップ207においては、第1の正当化操作を行う。すなわち、図6の(A)に示すように、対象Xビットに対応する擬似外部入力線PPIのビットの論理値V(たとえば1)が対象Xビットに現れるように、テストキューブ内のXビットに必要な論理値を割当てる処理を行い、この結果、この割当てが成功した場合、ステップ208を介してステップ219に進む。
他方、上述の第1の正当化操作においては、必要な論理値の割当てができず失敗する場合がある。この第1の正当化操作が失敗した場合、ステップ208からステップ209に進み、第2の正当化操作を行う。すなわち、図6の(B)に示すように、論理値Vと反対の論理値P(たとえば0)が対象Xビットに現れるように、テストキューブ内のXビットに必要な論理値を割当てる処理を行う。次いで、ステップ219に進む。
図6を簡単に説明する。図6では、擬似外部出力線PPOのXビットgを対象Xビットとする。第1の正当化操作(図6の(A))では、対象Xビットgに対応する擬似外部入力線PPIのビットcの論理値1が対象Xビットgに現れるように、テストキューブ内のXビットaに論理値1を決定すればよいとする。この場合、テストキューブ内のXビットaに論理値1を割当てる。他方、第2の正当化操作(図6の(B))では、対象Xビットgに対応する擬似外部入力線PPIのビットcの論理値1の反対値0が対象Xビットgに現れるように、テストキューブ内のXビットaに論理値0を決定すればよいとする。この場合、テストキューブ内のXビットaに論理値0を割当てる。
ケースタイプ4の場合、まず、ステップ210において、擬似外部入力線PPI及び擬似外部出力線PPOの各ビットのペア(ppi,ppo)に着目し、次のごとく定義する図7に示すタイプA,B,C,Dを判別する。
タイプA:ppi,ppoのいずれもXビットではない状態、
タイプB:ppiがXビットでありかつppoがXビットでない状態、
タイプC:ppiがXビットではなくかつppoがXビットである状態、
タイプD:ppiもppoもXビットである状態、
である。
タイプA:ppi,ppoのいずれもXビットではない状態、
タイプB:ppiがXビットでありかつppoがXビットでない状態、
タイプC:ppiがXビットではなくかつppoがXビットである状態、
タイプD:ppiもppoもXビットである状態、
である。
タイプAのビットペアについては何ら処理を行わない。
ステップ211において、タイプBのビットペア数が0であるか否かを判別し、ステップ212において、タイプCのビットペア数が0であるか否かを判別する。この結果、タイプBのビットペアが存在するときには、ステップ205に進み、タイプBのビットペアのすべてに対して割当操作を行ってから、ステップ219に進む。他方、タイプBのビットペアがなくタイプCのビットペアが存在するときには、ステップ213に進み、タイプCのビットペアの1つを対象ビットペアに選択してそれに対してステップ207の第1の正当化操作、第1の正当化操作が失敗した場合にはステップ208からステップ209に進み、第2の正当化操作を行う。その後、ステップ219に進む。また、タイプBのビットペアもタイプCのビットペアも存在しないときには、ステップ214〜218に進む。
ステップ214においては、タイプDのビットペア数が0か否かを判別する。この結果、タイプB、タイプCのビットペアは存在せずタイプDのビットペアのみが存在するときには、ステップ215に進む。
ステップ215では、まずタイプDのビットペアの1つを対象ビットペアとして選択する。一般に、次のステップ216の第1の割当/正当化操作が成功する可能性の高いビットペアを対象ビットペアに選択する。
ステップ216においては、サブ1操作、サブ2操作よりなる第1の割当/正当化操作を行う。たとえば、図8の(A)に示すごとく、サブ1操作では、論理値V(たとえば0)を用い、サブ2操作ではその反対の論理値P(たとえば1)を用いる。まず、サブ1操作にて、対象ビットペアの擬似外部入力線におけるXビットppiに論理値Vの割当てを行い、また、対象ビットペアの擬似外部出力線におけるXビットppoに論理値Vが現れるように、テストキューブのXビットに必要な論理値を決定する。このサブ1操作において、必要な論理値の設定ができず失敗する場合がある。このサブ1操作が失敗した場合、上記の処理を論理値Vから論理値Pに置換してサブ2操作を行う。
上述のサブ1操作、サブ2操作からなる第1の割当/正当化操作が失敗した場合、ステップ217からステップ218に進み、サブ3操作、サブ4操作よりなる第2の割当/正当化操作を行う。たとえば、図8の(B)に示すごとく、サブ3操作では、対象ビットペアの擬似外部入力線におけるXビットppiに論理値Vの割当てを行い、また、対象ビットペアの擬似外部出力線におけるXビットppoに論理値Pが現れるように、テストキューブのXビットに必要な論理値を決定する。このサブ3操作が失敗した場合、サブ4操作において、対象ビットペアの擬似外部入力線におけるXビットppiに論理値Pの割当てを行い、また、対象ビットペアの擬似外部出力線におけるXビットppoに論理値Vが現れるように、テストキューブのXビットに必要な論理値を決定する処理を行う。
ステップ219では論理シミュレーションを行うことにより、外部出力線PO及び擬似外部出力線PPOに存在するXビットの一部もしくは全部に論理値が決まる。その後、ステップ202に戻る。
上述の図2はプログラムとして記憶媒体に記憶される。例えば、記憶媒体がROM等の不揮発性メモリであれば予め組込まれ、記憶媒体がRAM等の揮発性メモリであれば必要に応じて書込まれる。
Claims (12)
- 外部入力線(PI)、擬似外部入力線(PPI)、外部出力線(PO)、擬似外部出力線(PPO)を有する組合せ部分(11)と、
前記擬似外部出力線と前記擬似外部入力線との間に接続された複数のスキャンフリップフロップ(12−1,12−2,…,12−n)と
を具備する前記スキャンフリップフロップをシフトレジスタとして直列接続して少なくとも1本のスキャンチェーン(SC)を確立するようにした半導体論理回路装置のテスト方法において、
前記外部入力線及び前記擬似外部入力線において未指定ビット(X)を含むテストキューブに対して、前記擬似外部入力線のビットと前記擬似外部出力線のビットとの対応ビット間の不一致数が少なくなるように前記未指定ビットに0あるいは1を埋込むことにより前記テストキューブを未指定ビットを含まないテストベクトルに変換する変換工程
を具備することを特徴とする半導体論理回路装置のテスト方法。 - 前記変換工程は、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態を判別し、この結果、前記擬似外部入力線にも前記擬似外部出力線にも未指定ビットが存在しない状態をケースタイプ1とし、前記擬似外部入力線に少なくとも1つの未指定ビットが存在しかつ前記擬似外部出力線に未指定ビットが存在しない状態をケースタイプ2とし、前記擬似外部入力線に未指定ビットが存在せずかつ前記擬似外部出力線に少なくとも1つの未指定ビットが存在する状態をケースタイプ3とし、前記擬似外部入力線に少なくとも1つの未指定ビットが存在しかつ前記擬似外部出力線に少なくとも1つの未指定ビットが存在する状態をケースタイプ4とするケースタイプ判別工程
を具備する請求項1に記載の半導体論理回路装置のテスト方法。 - 前記変換工程は、
前記ケースタイプ判別工程で前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態がケースタイプ1と判別された場合に、前記外部入力線のすべての未指定ビットに0あるいは1を埋め込む0/1埋込み工程を具備し、
前記0/1埋込み工程の後に前記変換工程が終了する請求項2に記載の半導体論理回路装置のテスト方法。 - 前記変換工程は、
前記ケースタイプ判別工程で前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態がケースタイプ2と判別された場合に前記擬似外部入力線のすべての未指定ビットに該未指定ビットが対応する前記擬似外部出力線のビットの論理値を割当てる割当操作工程と、
該割当操作工程の後に論理シミュレーションを行うことにより前記外部出力線及び前記擬似外部出力線に存在する全部の未指定ビットに0あるいは1が決定される論理シミュレーション工程と
を具備し、
前記論理シミュレーション工程の後にケースタイプ判別工程に戻る請求項2に記載の半導体論理回路装置のテスト方法。 - 前記変換工程は、
前記ケースタイプ判別工程で前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態がケースタイプ3と判別された場合に前記擬似外部出力線の未指定ビットの1つを対象未指定ビットとして選択し該対象未指定ビットが対応する前記擬似外部入力線のビットの論理値が該対象未指定ビットに現れるように前記外部入力線の未指定ビットに0あるいは1が決定される第1の正当化操作工程と、
前記第1の正当化操作工程が失敗した場合のみ該対象未指定ビットが対応する前記擬似外部入力線のビットの論理値の反対値が該対象未指定ビットに現れるように前記外部入力線の未指定ビットに0あるいは1が決定される第2の正当化操作工程と、
前記第1の正当化操作工程の成功後あるいは該第1の正当化操作工程の失敗後の前記第2の正当化操作工程の後に論理シミュレーションを行うことにより前記外部出力線及び前記擬似外部出力線に存在する一部もしくは全部の未指定ビットに0あるいは1が決定される論理シミュレーション工程と
を具備し、
前記論理シミュレーション工程の後にケースタイプ判別工程に戻る請求項2に記載の半導体論理回路装置のテスト方法。 - 前記変換工程は、
前記ケースタイプ判別工程で前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態がケースタイプ4と判別された場合に、前記擬似外部入力線のビットppi及び該ビットppiに対応する前記擬似外部出力線のビットppoからなるビットペア<ppi、ppo>の状態を判別し、この結果、ppi=0あるいは1、ppo=0あるいは1ならばタイプAのビットペアとし、ppi=未指定ビット、ppo=0あるいは1ならばタイプBのビットペアとし、ppi=0あるいは1、ppo=未指定ビットならばタイプCのビットペアとし、ppi=未指定ビット,ppo=未指定ビットならばタイプDのビットペアとするビットペアタイプ判別工程と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイプBのビットペアの数が0でない場合に、すべてのタイプBのビットペアの入力線側ビットppiに、そのビットが対応する出力線側ビットppoの論理値を割当てる割当操作工程と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイプBのビットペアの数が0でありかつ前記タイプCのビットペアの数が0でない場合に、タイプCのビットペアの1つを対象ビットペアとして選択し、該対象ビットペアの出力線側ビットppoに対応する該対象ビットペアの入力線側ビットppiの論理値が該対象ビットペアの出力線側ビットppoに現れるように前記外部入力線及び前記擬似外部入力線の未指定ビットに0あるいは1を決定する第1の正当化操作工程と、
該第1の正当化操作工程が失敗した場合のみ該対象ビットペアの出力線側ビットppoに対応する該対象ビットペアの入力線側ビットppiの論理値の反対値が該対象ビットペアの出力線側ビットppoに現れるように前記外部入力線及び前記擬似外部入力線の未指定ビットに0あるいは1が決定される第2の正当化操作工程と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイプBのビットペアと前記タイプCのビットペアが存在せず前記タイプDのビットペアが存在する場合に、該タイプDのビットペアの1つを対象ビットペアとして選択し該対象ビットペアの入力線側ビットppiと該対象ビットペアの出力線側ビットppoに同一論理値が現れるように該対象ビットペアの入力線側ビットppiに論理値の割当てると共に、該対象ビットペアの出力線側ビットppoに論理値の正当化を行い、前記外部入力線や前記擬似外部入力線の未指定ビットに0あるいは1が決定される第1の割当/正当化操作工程と、
該第1の割当/正当化操作工程が失敗した場合のみ、該対象ビットペアの入力線側ビットppiと該対象ビットペアの出力線側ビットppoに異なる論理値が現れるように該対象ビットペアの入力線側ビットppiに論理値の割当てると共に、該対象ビットペアの出力線側ビットppoに論理値の正当化を行い、前記外部入力線及び前記擬似外部入力線の未指定ビットに0あるいは1が決定される第2の割当/正当化操作工程と、
前記割当操作工程、前記正当化操作工程、前記第1もしくは第2の割当/正当化操作工程の後に論理シミュレーションを行うことにより前記外部出力線及び前記擬似外部出力線に存在する一部もしくは全部の未指定ビットに0あるいは1が決定される論理シミュレーション工程と
を具備し、
前記論理シミュレーション工程の後にケースタイプ判別工程に戻る請求項2に記載の半導体論理回路装置のテスト方法。 - 外部入力線(PI)、擬似外部入力線(PPI)、外部出力線(PO)、擬似外部出力線(PPO)を有する組合せ部分(11)と、
前記擬似外部出力線と前記擬似外部入力線との間に接続された複数のスキャンフリップフロップ(12−1,12−2,…,12−n)と
を具備する前記スキャンフリップフロップをシフトレジスタとして直列接続して少なくとも1本のスキャンチェーン(SC)を確立するようにした半導体論理回路装置のテストプログラムにおいて、
前記外部入力線及び前記擬似外部入力線において未指定ビット(X)を含むテストキューブに対して、前記擬似外部入力線のビットと前記擬似外部出力線のビットとの対応ビット間の不一致数が少なくなるように前記未指定ビットに0あるいは1を埋込むことにより前記テストキューブを未指定ビットを含まないテストベクトルに変換する変換処理
をコンピュータに実行させるための半導体論理回路装置のテストプログラム。 - 前記変換処理は、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態を判別し、この結果、前記擬似外部入力線にも前記擬似外部出力線にも未指定ビットが存在しない状態をケースタイプ1とし、前記擬似外部入力線に少なくとも1つの未指定ビットが存在しかつ前記擬似外部出力線に未指定ビットが存在しない状態をケースタイプ2とし、前記擬似外部入力線に未指定ビットが存在せずかつ前記擬似外部出力線に少なくとも1つの未指定ビットが存在する状態をケースタイプ3とし、前記擬似外部入力線に少なくとも1つの未指定ビットが存在しかつ前記擬似外部出力線に少なくとも1つの未指定ビットが存在する状態をケースタイプ4とするケースタイプ判別処理
を具備する請求項7に記載の半導体論理回路装置のテストプログラム。 - 前記変換処理は、
前記ケースタイプ判別処理で前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態がケースタイプ1と判別された場合に、前記外部入力線のすべての未指定ビットに0あるいは1を埋め込む0/1埋込み処理を具備し、
前記0/1埋込み処理の後に前記変換処理が終了する請求項8に記載の半導体論理回路装置のテストプログラム。 - 前記変換処理は、
前記ケースタイプ判別処理で前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態がケースタイプ2と判別された場合に前記擬似外部入力線のすべての未指定ビットに該未指定ビットが対応する前記擬似外部出力線のビットの論理値を割当てる割当操作処理と、
該割当操作処理の後に論理シミュレーションを行うことにより前記外部出力線及び前記擬似外部出力線に存在する全部の未指定ビットに0あるいは1が決定される論理シミュレーション処理と
を具備し、
前記論理シミュレーション処理の後にケースタイプ判別処理に戻る請求項8に記載の半導体論理回路装置のテストプログラム。 - 前記変換処理は、
前記ケースタイプ判別処理で前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態がケースタイプ3と判別された場合に前記擬似外部出力線の未指定ビットの1つを対象未指定ビットとして選択し該対象未指定ビットが対応する前記擬似外部入力線のビットの論理値が該対象未指定ビットに現れるように前記外部入力線の未指定ビットに0あるいは1が決定される第1の正当化操作処理と、
前記第1の正当化操作処理が失敗した場合のみ該対象未指定ビットが対応する前記擬似外部入力線のビットの論理値の反対値が該対象未指定ビットに現れるように前記外部入力線の未指定ビットに0あるいは1が決定される第2の正当化操作処理と、
前記第1の正当化操作処理の成功後あるいは該第1の正当化操作処理の失敗後の前記第2の正当化操作処理の後に論理シミュレーションを行うことにより前記外部出力線及び前記擬似外部出力線に存在する一部もしくは全部の未指定ビットに0あるいは1が決定される論理シミュレーション処理と
を具備し、
前記論理シミュレーション処理の後にケースタイプ判別処理に戻る請求項8に記載の半導体論理回路装置のテストプログラム。 - 前記変換処理は、
前記ケースタイプ判別処理で前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態がケースタイプ4と判別された場合に、前記擬似外部入力線のビットppi及び該ビットppiに対応する前記擬似外部出力線のビットppoからなるビットペア<ppi、ppo>の状態を判別し、この結果、ppi=0あるいは1、ppo=0あるいは1ならばタイプAのビットペアとし、ppi=未指定ビット、ppo=0あるいは1ならばタイプBのビットペアとし、ppi=0あるいは1、ppo=未指定ビットならばタイプCのビットペアとし、ppi=未指定ビット,ppo=未指定ビットならばタイプDのビットペアとするビットペアタイプ判別処理と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイプBのビットペアの数が0でない場合に、すべてのタイプBのビットペアの入力線側ビットppiに、そのビットが対応する出力線側ビットppoの論理値を割当てる割当操作処理と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイプBのビットペアの数が0でありかつ前記タイプCのビットペアの数が0でない場合に、タイプCのビットペアの1つを対象ビットペアとして選択し、該対象ビットペアの出力線側ビットppoに対応する該対象ビットペアの入力線側ビットppiの論理値が該対象ビットペアの出力線側ビットppoに現れるように前記外部入力線及び前記擬似外部入力線の未指定ビットに0あるいは1を決定する第1の正当化操作処理と、
該第1の正当化操作処理が失敗した場合のみ該対象ビットペアの出力線側ビットppoに対応する該対象ビットペアの入力線側ビットppiの論理値の反対値が該対象ビットペアの出力線側ビットppoに現れるように前記外部入力線及び前記擬似外部入力線の未指定ビットに0あるいは1が決定される第2の正当化操作処理と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイプBのビットペアと前記タイプCのビットペアが存在せず前記タイプDのビットペアが存在する場合に、該タイプDのビットペアの1つを対象ビットペアとして選択し該対象ビットペアの入力線側ビットppiと該対象ビットペアの出力線側ビットppoに同一論理値が現れるように該対象ビットペアの入力線側ビットppiに論理値の割当てると共に、該対象ビットペアの出力線側ビットppoに論理値の正当化を行い、前記外部入力線や前記擬似外部入力線の未指定ビットに0あるいは1が決定される第1の割当/正当化操作処理と、
該第1の割当/正当化操作処理が失敗した場合のみ、該対象ビットペアの入力線側ビットppiと該対象ビットペアの出力線側ビットppoに異なる論理値が現れるように該対象ビットペアの入力線側ビットppiに論理値の割当てると共に、該対象ビットペアの出力線側ビットppoに論理値の正当化を行い、前記外部入力線及び前記擬似外部入力線の未指定ビットに0あるいは1が決定される第2の割当/正当化操作処理と、
前記割当操作処理、前記正当化操作処理、前記第1もしくは第2の割当/正当化操作処理の後に論理シミュレーションを行うことにより前記外部出力線及び前記擬似外部出力線に存在する一部もしくは全部の未指定ビットに0あるいは1が決定される論理シミュレーション処理と
を具備し、
前記論理シミュレーション処理の後にケースタイプ判別処理に戻る請求項8に記載の半導体論理回路装置のテストプログラム。
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