JPH04244979A - 遅延テストパターン及びその作成方法 - Google Patents
遅延テストパターン及びその作成方法Info
- Publication number
- JPH04244979A JPH04244979A JP3011159A JP1115991A JPH04244979A JP H04244979 A JPH04244979 A JP H04244979A JP 3011159 A JP3011159 A JP 3011159A JP 1115991 A JP1115991 A JP 1115991A JP H04244979 A JPH04244979 A JP H04244979A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- test pattern
- don
- delay test
- care
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 30
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 12
- 238000011156 evaluation Methods 0.000 claims description 3
- 238000012545 processing Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- 238000004088 simulation Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野】本発明は論理回路の遅延テストに
用いるテストパターン及びその作成方法に関する。
用いるテストパターン及びその作成方法に関する。
【従来の技術】従来、遅延テストパターン生成は第１４
回ＤＡコンファレンスの予稿集の４８６頁から４９１頁
に記載されている（Ｐｒｏｃ． １４ｔｈ ＤＡ Ｃｏ
ｎｆ．，ｐｐ．４８６−４９１，Ｊｕｎｅ １９７７）
遅延テスト生成方法に代表されるように、論理回路上に
故障を仮定し、その故障を検出するためのテストパター
ンを求めるところまでであった。
回ＤＡコンファレンスの予稿集の４８６頁から４９１頁
に記載されている（Ｐｒｏｃ． １４ｔｈ ＤＡ Ｃｏ
ｎｆ．，ｐｐ．４８６−４９１，Ｊｕｎｅ １９７７）
遅延テスト生成方法に代表されるように、論理回路上に
故障を仮定し、その故障を検出するためのテストパター
ンを求めるところまでであった。
【発明が解決しようとする課題】製造されたＬＳＩの正
常動作を保証するため、論理回路に仮定できるすべての
故障を検出できるテストパターン集合を求めるとき、現
時点で検出されない故障の１つに対するテストパターン
を作成する処理と作成されたテストパターンによって検
出される他の故障を計算する故障シミュレーションと呼
ぶ処理を繰り返す。上記従来方法で作成されたテストパ
ターンでは、他の故障を検出することに関して配慮して
いないので、多くのテストパターン作成処理と故障シミ
ュレーション処理を行うことがある。本発明の目的は、
各々のテストパターンによって検出される他の故障を増
加させることにより、テストパターン作成処理及び故障
シミュレーション処理の回数を低減することにある。
常動作を保証するため、論理回路に仮定できるすべての
故障を検出できるテストパターン集合を求めるとき、現
時点で検出されない故障の１つに対するテストパターン
を作成する処理と作成されたテストパターンによって検
出される他の故障を計算する故障シミュレーションと呼
ぶ処理を繰り返す。上記従来方法で作成されたテストパ
ターンでは、他の故障を検出することに関して配慮して
いないので、多くのテストパターン作成処理と故障シミ
ュレーション処理を行うことがある。本発明の目的は、
各々のテストパターンによって検出される他の故障を増
加させることにより、テストパターン作成処理及び故障
シミュレーション処理の回数を低減することにある。
【課題を解決するための手段】上記目的は、人手または
自動で作成された遅延テスト用のテストパターンに対し
て、ドントケアになっている少なくとも１つの外部入力
信号線またはフリップフロップのスキャンインデータを
特定の信号に決定することにより解決できる。ドントケ
アとは、どのような信号が与えられてもよいという状態
を表す。決定する信号に関しては以下のものがある。１
つは乱数を利用すること。１つはすべて同一の特定の信
号に決定すること。１つは内部信号線の状態に応じた評
価関数により特定の信号に決定すること。組合せ回路を
対象とした定常信号系列対からなる遅延テスト用の入力
パターンに対して、一方の信号系列では特定の信号が決
定しており他方の信号系列ではドントケアになっている
少なくとも１つの信号線の該ドントケアの信号を他方の
信号系列の該特定の信号と異なる信号に決定すること。 定常信号系列対からなる遅延テスト用の入力パターンに
対して、該入力パターンによって特定の信号を格納して
おり、且つスキャンインデータがドントケアになってい
る少なくとも１つのフリップフロップのドントケアを上
記入力パターンによって格納された上記特定の信号と異
なる信号に決定すること。
自動で作成された遅延テスト用のテストパターンに対し
て、ドントケアになっている少なくとも１つの外部入力
信号線またはフリップフロップのスキャンインデータを
特定の信号に決定することにより解決できる。ドントケ
アとは、どのような信号が与えられてもよいという状態
を表す。決定する信号に関しては以下のものがある。１
つは乱数を利用すること。１つはすべて同一の特定の信
号に決定すること。１つは内部信号線の状態に応じた評
価関数により特定の信号に決定すること。組合せ回路を
対象とした定常信号系列対からなる遅延テスト用の入力
パターンに対して、一方の信号系列では特定の信号が決
定しており他方の信号系列ではドントケアになっている
少なくとも１つの信号線の該ドントケアの信号を他方の
信号系列の該特定の信号と異なる信号に決定すること。 定常信号系列対からなる遅延テスト用の入力パターンに
対して、該入力パターンによって特定の信号を格納して
おり、且つスキャンインデータがドントケアになってい
る少なくとも１つのフリップフロップのドントケアを上
記入力パターンによって格納された上記特定の信号と異
なる信号に決定すること。
【作用】ドントケアの信号線を０レベルあるいは１レベ
ルに決定することによって新たに検出できなくなる故障
はない。乱数を利用すれば、ドントケアになる信号線に
与える信号を計算する時間が短くてすむ。同一の特定の
信号に決定する場合も同様である。内部信号線の状態に
応じた評価関数により特定の信号に決定した場合はより
多くの故障が１つのテストパターンで検出できる。組合
せ回路を対象とした定常信号系列対からなる遅延テスト
用の入力パターンに対して、一方の信号系列では特定の
信号が決定しており他方の信号系列ではドントケアにな
っている少なくとも１つの信号線の該ドントケアの信号
を他方の信号系列の該特定の信号と異なる信号に決定す
る場合は変化する信号線が増加するので、新たに変化し
た信号線上の故障を検出する可能性が現れる。定常信号
系列対からなる遅延テスト用の入力パターンに対して、
該入力パターンによって特定の信号を格納しており、且
つスキャンインデータがドントケアになっている少なく
とも１つのフリップフロップのドントケアを上記入力パ
ターンによって格納された上記特定の信号と異なる信号
に決定する場合も同様に変化する信号線が増加するので
、新たに変化した信号線上の故障を検出する可能性が現
れる。
ルに決定することによって新たに検出できなくなる故障
はない。乱数を利用すれば、ドントケアになる信号線に
与える信号を計算する時間が短くてすむ。同一の特定の
信号に決定する場合も同様である。内部信号線の状態に
応じた評価関数により特定の信号に決定した場合はより
多くの故障が１つのテストパターンで検出できる。組合
せ回路を対象とした定常信号系列対からなる遅延テスト
用の入力パターンに対して、一方の信号系列では特定の
信号が決定しており他方の信号系列ではドントケアにな
っている少なくとも１つの信号線の該ドントケアの信号
を他方の信号系列の該特定の信号と異なる信号に決定す
る場合は変化する信号線が増加するので、新たに変化し
た信号線上の故障を検出する可能性が現れる。定常信号
系列対からなる遅延テスト用の入力パターンに対して、
該入力パターンによって特定の信号を格納しており、且
つスキャンインデータがドントケアになっている少なく
とも１つのフリップフロップのドントケアを上記入力パ
ターンによって格納された上記特定の信号と異なる信号
に決定する場合も同様に変化する信号線が増加するので
、新たに変化した信号線上の故障を検出する可能性が現
れる。
【実施例】以下、本発明の一実施例を図１に示す。図１
は与えられたテストパターンに対してすべてのドントケ
アである外部信号線を０レベル信号に割当てる手順を示
したＰＡＤ図である。上記一実施例を適用した例を図２
の回路を用いて説明する。図２において、２０１，２０
２，２０３は外部入力信号線、２０９は外部出力信号線
、２１，２２，２３はＡＮＤ素子、２４はＯＲ素子、２
０４，２０５，２０６，２０７は内部信号線である。 今、図２の回路の信号線２０１の立上り信号が遅く伝播
する故障（立上り遅延故障）を検出するテストパターン
として、（２０１，２０２，２０３）＝（０１，Ｘ１，
Ｘ０）が得られたとする。ここで、Ｘはドントケアを表
すものとする。上記テストパターンでは、信号線２０１
の立上り遅延故障の他には信号線２０６の立上り遅延故
障を検出することができる。上記テストパターンに対し
て図１の処理を適用することにより、第２のテストパタ
ーン（２０１，２０２，２０３）＝（０１，０１，００
）が得られる。この第２のテストパターンでは、信号線
２０１の立上り遅延故障、信号線２０６の立上り遅延故
障の他に、信号線２０４の立上り遅延故障及び信号線２
０９の立上り遅延故障が検出可能になる。本発明の他の
一実施例を図３に示す。図３は図１の処理における割当
て信号を０の代わりに１にしたテストパターン作成手順
である。本発明の他の一実施例を図４に示す。図１では
ドントケアであるすべての外部信号線に対して０レベル
信号を与えているのに対して、図４では乱数を用いるこ
とにより信号割当てを行う信号線を選択している。この
ように、信号割当てを行う信号線を選択することの利点
はドントケアである信号線を処理対象としない故障シミ
ュレーションの処理時間を軽減することにある。選択す
るかしないかのしきい値０．５ は変更してよい。本発
明の他の一実施例を図５に示す。図５の処理では、ドン
トケアであるすべての外部信号線に割当てる信号を乱数
によって選択する。本発明の他の一実施例を図６に示す
。図６の処理は、入力信号をできるだけ変化させたテス
トパターンを作成するためのものである。これは、ドン
トケアである信号線に対して定常信号よりも変化信号を
与えた方が作成されたテストパターンにより検出される
故障数が平均的に多いという実験結果に基づいている。 本発明の他の一実施例を図７に示す。図７の処理はフリ
ップフロップにクロックパルスを与えて信号変化をつく
り、その変化信号を伝播させて行う遅延テストを前提と
している。この遅延テスト用のテストパターンに対して
クロックパルスが与えられているフリップフロップでス
キャンインデータがドントケアであるものは変化信号を
生成させるようにするというのが図７の処理である。変
化信号を生成させる理由は前述の一実施例と同様である
。図７のフローを用いてテストパターンを作成する例を
図８の回路を用いて説明する。図８において、８０１，
８０２，８０３は外部入力信号線、８０４は外部出力信
号線、８１，８２はフリップフロップ、８０５，８０６
は内部信号線である。今、信号線８０５の立上り遅延故
障を検出するテストパターンとして、（８０１，８０２
，８０３，８１，８２）＝（パルス，１，１，０，Ｘ）
が得られたとする。このテストパターンにおいて、８１
及び８２はスキャンインデータ、Ｘはドントケアを表す
ものとする。上記テストパターンによると、フリップフ
ロップ８１からは０レベルから１レベルに立上がる信号
が出力されるが、フリップフロップ８２からは８１が１
レベルになったとき同じく１レベルになる信号が出力さ
れるだけで、８１が０レベルのときの信号はドントケア
である。このテストパターンで検出される遅延故障は信
号線８０５の立上り遅延故障だけである。上記テストパ
ターンに対して図７の処理を適用すると、フリップフロ
ップ８２のスキャンインデータが０レベルになる。図７
の処理適用後のテストパターンでは、８０５の立上り遅
延故障の他に８０６及び８０４の立上り遅延故障を検出
することができる。本発明の他の一実施例を図９に示す
。図９の処理の目的は偶然的な故障検出数の増大ではな
く、内部状態を反映してより多くの故障を検出すること
である。このため、処理時間的なオーバーヘッドは上述
の実施例より大きくなる。図９の処理を具体的に説明す
ると、内部信号線で０レベルから１レベルに立上るもし
くは１レベルから０レベルに立下る信号に成り得るＸ０
（Ｘはドントケアを表す）、Ｘ１，０Ｘ，１Ｘ信号のい
ずれかをもつ信号線に対して、それぞれＸに０または１
の信号が与えられるように組合せ回路の入力部に０また
は１の信号を割当てる。このため、まずＸに０または１
の要求を与え、要求回数（要求度という）を素子の種類
及び信号のレベルに従って入力に伝播し、その要求度に
応じて外部信号線に割当てる信号を選択する。
は与えられたテストパターンに対してすべてのドントケ
アである外部信号線を０レベル信号に割当てる手順を示
したＰＡＤ図である。上記一実施例を適用した例を図２
の回路を用いて説明する。図２において、２０１，２０
２，２０３は外部入力信号線、２０９は外部出力信号線
、２１，２２，２３はＡＮＤ素子、２４はＯＲ素子、２
０４，２０５，２０６，２０７は内部信号線である。 今、図２の回路の信号線２０１の立上り信号が遅く伝播
する故障（立上り遅延故障）を検出するテストパターン
として、（２０１，２０２，２０３）＝（０１，Ｘ１，
Ｘ０）が得られたとする。ここで、Ｘはドントケアを表
すものとする。上記テストパターンでは、信号線２０１
の立上り遅延故障の他には信号線２０６の立上り遅延故
障を検出することができる。上記テストパターンに対し
て図１の処理を適用することにより、第２のテストパタ
ーン（２０１，２０２，２０３）＝（０１，０１，００
）が得られる。この第２のテストパターンでは、信号線
２０１の立上り遅延故障、信号線２０６の立上り遅延故
障の他に、信号線２０４の立上り遅延故障及び信号線２
０９の立上り遅延故障が検出可能になる。本発明の他の
一実施例を図３に示す。図３は図１の処理における割当
て信号を０の代わりに１にしたテストパターン作成手順
である。本発明の他の一実施例を図４に示す。図１では
ドントケアであるすべての外部信号線に対して０レベル
信号を与えているのに対して、図４では乱数を用いるこ
とにより信号割当てを行う信号線を選択している。この
ように、信号割当てを行う信号線を選択することの利点
はドントケアである信号線を処理対象としない故障シミ
ュレーションの処理時間を軽減することにある。選択す
るかしないかのしきい値０．５ は変更してよい。本発
明の他の一実施例を図５に示す。図５の処理では、ドン
トケアであるすべての外部信号線に割当てる信号を乱数
によって選択する。本発明の他の一実施例を図６に示す
。図６の処理は、入力信号をできるだけ変化させたテス
トパターンを作成するためのものである。これは、ドン
トケアである信号線に対して定常信号よりも変化信号を
与えた方が作成されたテストパターンにより検出される
故障数が平均的に多いという実験結果に基づいている。 本発明の他の一実施例を図７に示す。図７の処理はフリ
ップフロップにクロックパルスを与えて信号変化をつく
り、その変化信号を伝播させて行う遅延テストを前提と
している。この遅延テスト用のテストパターンに対して
クロックパルスが与えられているフリップフロップでス
キャンインデータがドントケアであるものは変化信号を
生成させるようにするというのが図７の処理である。変
化信号を生成させる理由は前述の一実施例と同様である
。図７のフローを用いてテストパターンを作成する例を
図８の回路を用いて説明する。図８において、８０１，
８０２，８０３は外部入力信号線、８０４は外部出力信
号線、８１，８２はフリップフロップ、８０５，８０６
は内部信号線である。今、信号線８０５の立上り遅延故
障を検出するテストパターンとして、（８０１，８０２
，８０３，８１，８２）＝（パルス，１，１，０，Ｘ）
が得られたとする。このテストパターンにおいて、８１
及び８２はスキャンインデータ、Ｘはドントケアを表す
ものとする。上記テストパターンによると、フリップフ
ロップ８１からは０レベルから１レベルに立上がる信号
が出力されるが、フリップフロップ８２からは８１が１
レベルになったとき同じく１レベルになる信号が出力さ
れるだけで、８１が０レベルのときの信号はドントケア
である。このテストパターンで検出される遅延故障は信
号線８０５の立上り遅延故障だけである。上記テストパ
ターンに対して図７の処理を適用すると、フリップフロ
ップ８２のスキャンインデータが０レベルになる。図７
の処理適用後のテストパターンでは、８０５の立上り遅
延故障の他に８０６及び８０４の立上り遅延故障を検出
することができる。本発明の他の一実施例を図９に示す
。図９の処理の目的は偶然的な故障検出数の増大ではな
く、内部状態を反映してより多くの故障を検出すること
である。このため、処理時間的なオーバーヘッドは上述
の実施例より大きくなる。図９の処理を具体的に説明す
ると、内部信号線で０レベルから１レベルに立上るもし
くは１レベルから０レベルに立下る信号に成り得るＸ０
（Ｘはドントケアを表す）、Ｘ１，０Ｘ，１Ｘ信号のい
ずれかをもつ信号線に対して、それぞれＸに０または１
の信号が与えられるように組合せ回路の入力部に０また
は１の信号を割当てる。このため、まずＸに０または１
の要求を与え、要求回数（要求度という）を素子の種類
及び信号のレベルに従って入力に伝播し、その要求度に
応じて外部信号線に割当てる信号を選択する。
【発明の効果】本発明により、１つのテストパターンに
対して検出される故障数が増大し、そのため、テストパ
ターン生成に係る時間が低減できる。
対して検出される故障数が増大し、そのため、テストパ
ターン生成に係る時間が低減できる。
【図１】本発明の一実施例を示す処理フロー図である。
【図２】図１の実施例を適用させた回路図である。
【図３】本発明の他の一実施例を示す処理フロー図であ
る。
る。
【図４】本発明の他の一実施例を示す処理フロー図であ
る。
る。
【図５】本発明の他の一実施例を示す処理フロー図であ
る。
る。
【図６】本発明の他の一実施例を示す処理フロー図であ
る。
る。
【図７】本発明の他の一実施例を示す処理フロー図であ
る。
る。
【図８】図７の実施例を適用させた回路である。
【図９】本発明の他の一実施例を示す処理フローである
。
。
２０１，２０２，２０３，８０１，８０２，８０３…外
部入力信号線、２０９，８０４…外部出力信号線、２０
４，２０５，２０６，２０７，８０５，８０６…内部信
号線、２１，２２，２３，８３…ＡＮＤ素子、２４…Ｏ
Ｒ素子、８１，８２…フリップフロップ。
部入力信号線、２０９，８０４…外部出力信号線、２０
４，２０５，２０６，２０７，８０５，８０６…内部信
号線、２１，２２，２３，８３…ＡＮＤ素子、２４…Ｏ
Ｒ素子、８１，８２…フリップフロップ。
Claims (7)
- 【請求項１】人手または自動で作成された遅延テスト用
のテストパターンにおいて、ドントケアになっている少
なくとも１つの外部入力信号線またはフリップフロップ
のスキャンインデータを特定の信号に決定したテストパ
ターン。 - 【請求項２】人手または自動で作成された遅延テスト用
のテストパターンに対して、ドントケアになっている少
なくとも１つの外部入力信号線またはフリップフロップ
のスキャンインデータを特定の信号に決定することを特
徴とする遅延テストパターン作成方法。 - 【請求項３】上記請求項１及び２のドントケアになって
いる少なくとも１つの外部入力信号線またはフリップフ
ロップのスキャンインデータを乱数を利用して特定の信
号に決定することを特徴とした遅延テストパターン及び
決定する遅延テストパターン作成方法。 - 【請求項４】上記請求項１及び２のドントケアになって
いる少なくとも１つの外部入力信号線またはフリップフ
ロップのスキャンインデータをすべて同一の特定の信号
に決定した遅延テストパターン及び決定することを特徴
とする遅延テストパターン作成方法。 - 【請求項５】上記請求項１及び２のドントケアになって
いる少なくとも１つの外部入力信号線またはフリップフ
ロップのスキャンインデータを内部信号線の状態に応じ
た評価関数により特定の信号に決定した遅延テストパタ
ーン及び決定することを特徴とする遅延テストパターン
作成方法。 - 【請求項６】組合せ回路を対象とした定常信号系列対か
らなる遅延テスト用の入力パターンに対して、一方の信
号系列では特定の信号が決定しており他方の信号系列で
はドントケアになっている少なくとも１つの信号線の該
ドントケアの信号を他方の信号系列の該特定の信号と異
なる信号に決定した遅延テストパターン及び決定するこ
とを特徴とする遅延テストパターン作成方法。 - 【請求項７】定常信号系列対からなる遅延テスト用の入
力パターンに対して、該入力パターンによって特定の信
号を格納しており、且つスキャンインデータがドントケ
アになっている少なくとも１つのフリップフロップのド
ントケアを上記入力パターンによって格納された上記特
定の信号と異なる信号に決定した遅延テストパターン及
び決定することを特徴とする遅延テストパターン作成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011159A JPH04244979A (ja) | 1991-01-31 | 1991-01-31 | 遅延テストパターン及びその作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011159A JPH04244979A (ja) | 1991-01-31 | 1991-01-31 | 遅延テストパターン及びその作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04244979A true JPH04244979A (ja) | 1992-09-01 |
Family
ID=11770257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011159A Pending JPH04244979A (ja) | 1991-01-31 | 1991-01-31 | 遅延テストパターン及びその作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04244979A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106626A1 (ja) * | 2005-03-30 | 2006-10-12 | Kyushu Institute Of Technology | 半導体論理回路装置のテスト方法及びテストプログラム |
| WO2007013306A1 (ja) * | 2005-07-26 | 2007-02-01 | Kyushu Institute Of Technology | 半導体論理回路装置のテストベクトル生成方法及びテストベクトル生成プログラム |
| JP2007155339A (ja) * | 2005-11-30 | 2007-06-21 | Japan Science & Technology Agency | 変換装置、変換方法、変換方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体 |
-
1991
- 1991-01-31 JP JP3011159A patent/JPH04244979A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106626A1 (ja) * | 2005-03-30 | 2006-10-12 | Kyushu Institute Of Technology | 半導体論理回路装置のテスト方法及びテストプログラム |
| JP4752029B2 (ja) * | 2005-03-30 | 2011-08-17 | 国立大学法人九州工業大学 | 半導体論理回路装置のテスト方法及びテストプログラム |
| US8117513B2 (en) | 2005-03-30 | 2012-02-14 | Lptex Corporation | Test method and test program of semiconductor logic circuit device |
| WO2007013306A1 (ja) * | 2005-07-26 | 2007-02-01 | Kyushu Institute Of Technology | 半導体論理回路装置のテストベクトル生成方法及びテストベクトル生成プログラム |
| US7743306B2 (en) | 2005-07-26 | 2010-06-22 | Kyushu Institute Of Technology | Test vector generating method and test vector generating program of semiconductor logic circuit device |
| JP4752030B2 (ja) * | 2005-07-26 | 2011-08-17 | 国立大学法人九州工業大学 | 半導体論理回路装置のテストベクトル生成方法及びテストベクトル生成プログラム |
| JP2007155339A (ja) * | 2005-11-30 | 2007-06-21 | Japan Science & Technology Agency | 変換装置、変換方法、変換方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4601032A (en) | Test-generation system for digital circuits | |
| US5377197A (en) | Method for automatically generating test vectors for digital integrated circuits | |
| US5422891A (en) | Robust delay fault built-in self-testing method and apparatus | |
| Cheng et al. | Generation of high quality tests for robustly untestable path delay faults | |
| US7865795B2 (en) | Methods and apparatuses for generating a random sequence of commands for a semiconductor device | |
| JP2607029B2 (ja) | 信号遷移伝搬検出方法 | |
| US4045736A (en) | Method for composing electrical test patterns for testing ac parameters in integrated circuits | |
| JPH07325126A (ja) | 順序回路テスト方法 | |
| KR19990062713A (ko) | 테스트 가능 집적 회로, 집적 회로의 테스트 가능 설계 방법 및, 테스트 가능 설계 방법을 구현하는 프로그램을 저장한 컴퓨터판독 가능 매체 | |
| JPH0322949B2 (ja) | ||
| US5528604A (en) | Test pattern generation for an electronic circuit using a transformed circuit description | |
| US6237117B1 (en) | Method for testing circuit design using exhaustive test vector sequence | |
| JPH04244979A (ja) | 遅延テストパターン及びその作成方法 | |
| KR0134036B1 (ko) | 논리 시뮬레이션 방법 | |
| Chakraborty et al. | Path delay fault simulation algorithms for sequential circuits | |
| JP2685666B2 (ja) | デジタル論理回路の動的な検査方法 | |
| KR100336907B1 (ko) | 메모리 시험장치 | |
| Gharaybeh et al. | A parallel-vector concurrent-fault simulator and generation of single-input-change tests for path-delay faults | |
| Chakraborty et al. | Path delay fault simulation of sequential circuits | |
| Gharaybeh et al. | Parallel concurrent path-delay fault simulation using single-input change patterns | |
| Cheng | Test generation for delay faults in non-scan and partial scan sequential circuits | |
| EP0139516B1 (en) | Test generation system for digital circuits | |
| Nakao et al. | Test generation for multiple-threshold gate-delay fault model | |
| JP2812008B2 (ja) | 検査系列生成装置 | |
| JPH0572287A (ja) | デイレイテストパターン生成方法 |