JP4746634B2 - 確実な書き込みを行うために相変化メモリアレイをバイアスする構造および方法 - Google Patents
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Description
本発明のバイアス方式は、非選択または半選択セルにかかる電圧が、それらのセルの不用意な変換を引き起こすほどは十分ではなく、書き込みされるセルに送られる電力を正確に制御できることを保証する。バイアス方式はさらに、非選択または半選択セルを介してリーク電流を最小化する。
結晶(低抵抗状態)のカルコゲニドをアモルファス(高抵抗状態)に変換するために、カルコゲニドを例えば、約700℃の高温にし、その後、素早く冷却しなければならない。アモルファス(高抵抗状態)から結晶(低抵抗状態)への逆変換は、例えば、約600℃のより低い温度まで加熱し、それからカルコゲニドを比較的ゆっくり冷却可能にすることによって実現される。セルの書き込み中、または読み出し事象の繰り返し中、隣接するセル内のカルコゲニドの不用意な変換を避けるために、回路条件は本発明の好ましい実施例に従って形成した一体型の3次元メモリアレイ内で注意深く制御される。
図8は、図6と共に説明したメモリアレイを書き込みおよび読み出すための回路を示している。図8は、選択メモリセルに書き込むために用いられるパルス幅と電流の両方を制御するための回路70を示している。図7に示したように、設定とリセットの両方のための二つの値AとBに対して電流とパルス幅の両方を制御するために、電流ミラー回路70はパルス幅制御トランジスタ73および既存の電流ミラートランジスタ71と72を有する。回路70は、そのマスタアームにおける電流制御信号ICTRLと、そのスレーブアームと直列のトランジスタ73を制御するためのパルス幅制御信号WCTRLの両方を受け取る。別の実施例では、パルス幅制御トランジスタは、73aによって示されているようにマスタアームと直列に配置する。さらに別の実施例では、パルス幅制御トランジスタは、73bによって示されているようにマスタアームとスレーブアームの間に配置する。また、パルス幅制御トランジスタは、73cによって示されているようにスレーブ電流ミラーデバイスと電源電圧接続の間に配置できる。
メモリを読み書きする際の一つの問題として、切り替えが非常に高速に発生し、次のワードラインまたはビットラインを選択する際、最近選択されたワードラインまたはビットラインがその休止電圧に戻らず、新しく選択したワードラインまたはビットラインによって、前に選択したワードラインまたはビットラインに接続されているセルを不用意に書き込む(または読み出す)可能性があることが挙げられる。電圧を切り替える順番は、これらの予期せぬ結果を避けるために注意深く制御しなければならない。
前に選択したワードラインをそれらの非選択ワードラインバイアスに引き寄せ、
前に選択したビットラインをそれらの非選択ビットラインバイアスに引き寄せ、
選択したワードラインをその選択した低レベルに引き寄せ、
選択したビットラインが各々、書き込まれる値に応じて選択したパルス幅用のそれらの選択電流を受け取り、
選択したビットライン電圧をそれらの非選択の低レベルに戻し、
選択したワードライン電圧をそれらの非選択のより高いレベルに戻す。
図1に戻ると、読み出し電圧V1では、回路はリセット状態(論理0)のメモリセルの非常に高抵抗低電流と、設定状態(論理1)のメモリセルの比較的高電流を容易に区別できることがわかる。これは、アレイを介して、選択ビットラインから電流を引き出すスニークパスがない場合に当てはまる。スニークパスは、読み出し用の差動増幅器の参照電圧VREF(図8b参照)と、非選択ワードラインバイアスを等しくすることによって避けられる。図9は、メモリセルを読み出すために、メモリセルのアレイに印加されるこのような電圧を示している。図9に示したように、1.2Vの電圧はWORD2などの非選択ワードラインに印加され、さらに選択ビットラインBIT2に印加される。非選択ワードラインと選択ビットラインの両方に1.2Vが印加されるので、セル2,2などの半選択メモリセルを介した電圧降下はなく、2,2などの半選択セルを介したスニークパスもなくなる。2,3などの非選択セルの場合、これらのセルのダイオードを介した逆バイアスだけがあり、非選択セルの数が大きくてもリーク電流があまりにも小さすぎて、WORD2などの非選択ワードライン上のバイアスレベルに影響を与えることはない。
3次元メモリアレイの場合、単一ワードを含むセルのグループは垂直スタック内に配置され、ワードラインは多くのメモリ層を介して物理的に延びるセグメントを有し、前記メモリ層は垂直に配置したビア(z方向に配置されるためジアと呼ばれることもある)によって接続される。メモリは、共に書き込みされる複数のメモリセルを単一のワードラインに接続し、それらは単一のアドレスに応じて書き込みされるが、メモリセルの異なる層上にあるように構成できる。別の実施例では、ワードラインの上下両方のメモリ層内に配置したメモリセルによってワードラインセグメントを供給し、ワードラインセグメント数を低減し、製造の複雑さを低減できる。ビットラインも、上下の両方のメモリセルによって共有できる。
Claims (33)
- 各々がダイオードとメモリ材料を備えており、前記メモリ材料が熱的起動によって一つの状態から別の状態に可逆的に切り替え可能であり、各々がワードラインとビットラインの間に直列に接続されたメモリセルのアレイを備えている集積回路において、非選択メモリセルを妨害せずに1つまたは複数の選択メモリセルを読み出す方法であって、
前記選択メモリセルに接続されている第1の制御ラインの電圧を第1電圧に制御し、
前記選択メモリセルに接続されている第2の制御ラインの電圧を第3電圧に制御し、
非選択メモリセルに接続されている第3の制御ラインの電圧を第4電圧に制御することを備えており、
前記第1の制御ラインは前記ワードラインと前記ビットラインの一方であり、
前記第1の制御ラインが前記ビットラインである場合には前記第2の制御ラインおよび前記第3の制御ラインは前記ワードラインであり、前記第1の制御ラインが前記ワードラインである場合には前記第2の制御ラインおよび前記第3の制御ラインは前記ビットラインであり、
前記第1の制御ラインの電圧は、書き込み処理においては第2電圧に制御され、
前記第2の電圧は前記第4の電圧よりも高く、前記第4の電圧は前記第1の電圧よりも高いか前記第1の電圧と略同一であり、前記第1の電圧は前記第3の電圧よりも高く、
前記第1の電圧と前記第3の電圧との差は前記ダイオードの閾値電圧よりも大きく、
前記第2の電圧と前記第4の電圧との差は前記ダイオードの閾値電圧よりも小さい、方法。 - 各々がダイオードとメモリ材料を備えており、前記メモリ材料が熱的起動によって一つの状態から別の状態に可逆的に切り替え可能であり、各々がワードラインとビットラインの間に直列に接続されたメモリセルのアレイを備えている集積回路において、非選択メモリセルを妨害せずに1つまたは複数の選択メモリセルを書き込む方法であって、
前記選択メモリセルに接続されている第1の制御ラインの電圧を第2電圧に制御し、
前記選択メモリセルに接続されている第2の制御ラインの電圧を第3電圧に制御し、
非選択メモリセルに接続されている第3の制御ラインの電圧を第4電圧に制御することを備えており、
前記第1の制御ラインは前記ワードラインと前記ビットラインの一方であり、
前記第1の制御ラインが前記ビットラインである場合には前記第2の制御ラインおよび前記第3の制御ラインは前記ワードラインであり、前記第1の制御ラインが前記ワードラインである場合には前記第2の制御ラインおよび前記第3の制御ラインは前記ビットラインであり、
前記第1の制御ラインの電圧は、読み出し処理においては第1電圧に制御され、
前記第2の電圧は前記第4の電圧よりも高く、前記第4の電圧は前記第1の電圧よりも高いか前記第1の電圧と略同一であり、前記第1の電圧は前記第3の電圧よりも高く、
前記第1の電圧と前記第3の電圧との差は前記ダイオードの閾値電圧よりも大きく、
前記第2の電圧と前記第4の電圧との差は前記ダイオードの閾値電圧よりも小さい、方法。 - 前記メモリ材料が、相変化材料を備えている請求項1または2に記載の方法。
- 前記第1の制御ラインの電圧および前記第2の制御ラインの電圧を制御し、
1つまたは複数の選択メモリセルにかかる電圧降下が非選択のメモリセルにかかる電圧降下より大きくなるようにする請求項1または2に記載の方法。 - 1つまたは複数のメモリセルに接続されている前記第1の制御ラインの電圧を制御することが、1つまたは複数の選択メモリセルに接続されているワードライン上の電圧を制御することを含み、
1つまたは複数の選択メモリセルに接続されている前記第2の制御ラインの電流を制御することが、1つまたは複数の選択メモリセルに接続されているビットライン上の電流を制御することを含む請求項1または2に記載の方法。 - 1つまたは複数の選択メモリセルに接続されているワードライン上の電圧が、メモリセルのアレイに適用される最低電圧になり、1つまたは複数の選択メモリセルに接続されているビットラインの電流が、電流ミラーによって選択された値まで引き寄せられる請求項5に記載の方法。
- 1つまたは複数の選択メモリに接続されているワードライン上の電圧が、1つまたは複数の選択メモリセルに接続されていないビットライン上の電圧より高い電圧になり、1つまたは複数の選択メモリセルに接続されているビットラインが、電流ミラーによって選択された値まで引き寄せられる請求項5に記載の方法。
- 電流が、1つまたは複数の選択メモリセルに接続されていないワードライン上の電圧より高い電圧を備えた電源から供給される請求項6に記載の方法。
- 1つまたは複数の選択メモリセルに接続されている前記第1の制御ラインの電圧を制御することが、選択メモリセルに接続されているビットライン上の電圧を制御することを含み、1つまたは複数の選択メモリセルに接続されている前記第2の制御ラインの電流を制御することが、選択メモリセルに接続されているワードライン上の電流を制御することを含む請求項1または2に記載の方法。
- 1つまたは複数の選択メモリセルに接続されている前記第1の制御ラインの電圧を制御することが、ワードライン上の電圧を制御することを含み、
1つまたは複数の選択メモリセルに接続されている前記第2の制御ラインの電圧を制御することが、第一メモリセルに接続されている第一ビットライン上の電流を制御することと、第二メモリセルに接続されている第二ビットライン上の電流を制御することを含む請求項1または2に記載の方法。 - 前記第一メモリセルに接続されている第一ビットライン上の電流を制御することが、第一メモリセルに第一電流ミラーを接続することを含み、
前記第二メモリセルに接続されている第二ビットライン上の電流を制御することが、第二メモリセルに第二電流ミラーを接続することを含む請求項10に記載の方法。 - 前記第一電流ミラーと第二電流ミラーが、前記第一メモリセルと第二メモリセル内の相変化材料を異なる状態にする請求項11に記載の方法。
- 前記第一電流ミラーが、前記第二電流ミラーによって供給される電流より少なくとも50%大きな電流を供給する請求項11に記載の方法。
- 前記第二電流ミラーが前記第二メモリセルに電流を供給する期間の少なくとも二倍の期間、前記第一電流ミラーが前記第一メモリセルに電流を供給する請求項11に記載の方法。
- 複数の選択メモリセルを書き込むことが、第二の複数のビットラインを非選択バイアス電圧までバイアスしている間に、第一の複数のビットラインに接続されているメモリセルを書き込むことを含む請求項1または2に記載の方法。
- 前記第一の複数のビットラインに接続されているメモリセルを書き込むことが、ワードラインによって選択された他のメモリセルを非選択バイアス電圧まで保持している間に、ワードラインによって選択されたワードの一部を同時に書き込むことを含む請求項15に記載の方法。
- 前記メモリセルが、基板上の複数の層によって形成された請求項1または2に記載の方法。
- 複数の層の一層より多くの層上のメモリセルを同時に書き込む請求項1または2に記載の方法。
- 相変化メモリ素子を含むメモリセルを有する集積回路においてメモリセルから読み出すための集積回路内の構造であって、
マスタアームとスレーブアームを備え、マスタアームが制御電流を受け取り、スレーブアームが被制御電流を提供する電流ミラーと、
電流ミラーと直列で、一つのパルス幅に対してオンにするための制御端子を備え、前記パルス幅中に出力端子に被制御電流を供給するパルス幅制御トランジスタと、
被制御電流と非選択制御ライン電圧を受け取り、駆動制御信号に応じて制御ラインに提供する被制御電流と非選択制御ライン電圧を選択し、相変化メモリ素子を含む少なくとも一つのメモリセルに被制御電流を提供する制御ライン駆動器と、を備え、
前記被制御電流は、選択メモリセルに接続されている第1の制御ラインの電圧を第1電圧に制御し、選択メモリセルに接続されている第2の制御ラインの電圧を第3電圧に制御し、非選択メモリセルに接続されている第3の制御ラインの電圧を第4電圧にさらに制御しており、
前記第1の制御ラインはワードラインとビットラインの一方であり、
前記第1の制御ラインが前記ビットラインである場合には前記第2の制御ラインおよび前記第3の制御ラインは前記ワードラインであり、前記第1の制御ラインが前記ワードラインである場合には前記第2の制御ラインおよび前記第3の制御ラインは前記ビットラインであり、
前記第1の制御ラインの電圧は、書き込み処理においては第2電圧に制御され、
前記第2の電圧は前記第4の電圧よりも高く、前記第4の電圧は前記第1の電圧よりも高いか前記第1の電圧と略同一であり、前記第1の電圧は前記第3の電圧よりも高く、
前記第1の電圧と前記第3の電圧との差は前記ダイオードの閾値電圧よりも大きく、
前記第2の電圧と前記第4の電圧との差は前記ダイオードの閾値電圧よりも小さい、構造。 - 相変化メモリ素子を含むメモリセルを有する集積回路においてメモリセルに書き込むための集積回路内の構造であって、
マスタアームとスレーブアームを備え、マスタアームが制御電流を受け取り、スレーブアームが被制御電流を提供する電流ミラーと、
電流ミラーと直列で、一つのパルス幅に対してオンにするための制御端子を備え、前記パルス幅中に出力端子に被制御電流を供給するパルス幅制御トランジスタと、
被制御電流と非選択制御ライン電圧を受け取り、駆動制御信号に応じて制御ラインに提供する被制御電流と非選択制御ライン電圧を選択し、相変化メモリ素子を含む少なくとも一つのメモリセルに被制御電流を提供する制御ライン駆動器と、を備え、
前記被制御電流は、選択メモリセルに接続されている第1の制御ラインの電圧を第2電圧に制御し、選択メモリセルに接続されている第2の制御ラインの電圧を第3電圧に制御し、非選択メモリセルに接続されている第3の制御ラインの電圧を第4電圧にさらに制御しており、
前記第1の制御ラインはワードラインとビットラインの一方であり、
前記第1の制御ラインが前記ビットラインである場合には前記第2の制御ラインおよび前記第3の制御ラインは前記ワードラインであり、前記第1の制御ラインが前記ワードラインである場合には前記第2の制御ラインおよび前記第3の制御ラインは前記ビットラインであり、
前記第1の制御ラインの電圧は、読み出し処理においては第1電圧に制御され、
前記第2の電圧は前記第4の電圧よりも高く、前記第4の電圧は前記第1の電圧よりも高いか前記第1の電圧と略同一であり、前記第1の電圧は前記第3の電圧よりも高く、
前記第1の電圧と前記第3の電圧との差は前記ダイオードの閾値電圧よりも大きく、
前記第2の電圧と前記第4の電圧との差は前記ダイオードの閾値電圧よりも小さい、構造。 - 前記駆動制御信号が、復号器からの出力信号である請求項19または20に記載の構造。
- さらに除外制御デバイスを備えており、前記パルス幅制御トランジスタがオフのとき、前記除外制御デバイスによってビットライン駆動器が非選択ビットライン電圧を印加する請求項19または20に記載の構造。
- 前記パルス幅制御トランジスタがオフのとき、前記除外制御デバイスが、前記ビットイン駆動部に被制御電流を提供するための端子に非選択ビットライン電圧を接続する請求項22に記載の構造。
- さらに、第二スレーブアームと直列の第二パルス幅制御トランジスタによって制御されるように、第二電流ミラーの第二スレーブアームから第二の被制御電流を受け取る第二ビットライン駆動器を備えており、第二ビットライン駆動器が駆動制御信号によって制御される請求項19または20に記載の構造。
- 前記ビットライン駆動器がビットラインに非選択ビットライン電圧を提供する際、前記第二ビットライン駆動器が第二ビットラインに第二の被制御電流を提供する請求項24に記載の構造。
- 前記ビットライン駆動器がビットラインに被制御電流を提供する際、前記第二ビットライン駆動器が第二ビットラインに第二の被制御電流を提供する請求項24に記載の構造。
- 前記第二の被制御電流が、被制御電流と実質的に異なる請求項26に記載の構造。
- ビットラインと第二ビットラインが、異なるメモリセル層内にある請求項24に記載の構造。
- さらに、パルス幅を制御するためのパルス幅制御器を備えている請求項19または20に記載の構造。
- パルス幅制御器が、メモリセルをリセットするためにパルス幅を約200nsにし、メモリセルを設定するために500〜1000nsにする請求項29記載の構造。
- 制御電流が、メモリセルを設定するために被制御電流を約20μAにし、メモリセルをリセットするために約100μAにする請求項19または20に記載の構造。
- 相変化メモリ素子を含むメモリセルが、それぞれ一つの相変化メモリ素子と直列のダイオードを備えている請求項19または20に記載の構造。
- 基板上の複数の層内にメモリセルを形成した請求項19または20に記載の構造。
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