JP4746634B2 - 確実な書き込みを行うために相変化メモリアレイをバイアスする構造および方法 - Google Patents

Description

本発明は、誘電体および／またはダイオード、および状態変化素子を直列に備えている不揮発性メモリセルの書き込みおよび読み出しに関する。

本出願は、Ｈｅｒｎｅｒなどの米国特許出願番号１０／８５５，７８４、発明の名称「高密度不揮発性メモリを作製するための改善された方法」、出願日２００４年５月２６日、Ｈｅｒｎｅｒらによる継続中である米国特許出願番号１０／３２６，４７０、発明の名称「高密度不揮発性メモリを作製するための改善された方法」、出願日２００２年１２月１９日（以来放棄）およびこれ以降、’４７０出願に関し、どちらも本発明の譲受人に割り当てられ、本明細書において参照される。

本出願はさらに、Ｓｃｈｅｕｅｒｌｅｉｎらによる米国出願番号１１／０４０，２５５（代理人ドケット番号ＭＡ−０８６−ａ−３）、発明の名称「誘電体層と相変化材料を直列に有する不揮発性メモリセル」、Ｓｃｈｅｕｅｒｌｅｉｎらによる米国出願番号１１／０４０，４６５号（代理人ドケット番号ＭＡ−１３３）、発明の名称「熱接触領域を削減した不揮発性相変化メモリセル」、およびＳｃｈｅｕｅｒｌｅｉｎの米国出願番号１１／０４０，２５６（代理人ドケット番号ＭＡ−１３４）、発明の名称「追記型不揮発性相変化メモリアレイ」に関し、全て本出願と共に出願され、本明細書において参照される。

不揮発性メモリ内では、カルコゲニド類などの相変化材料が用いられている。このような材料は、二つ以上の安定な状態、通常は高抵抗状態と低抵抗状態のうち一方の状態で存在できる。カルコゲニド類では高抵抗状態はアモルファス状態、低抵抗状態はより整列した結晶状態に対応する。状態間の変換は、一般に熱的に実現される。

集積回路メモリは一般に、ビットラインとワードラインの間に接続されているメモリセルの大きなアレイである。アレイ内のメモリセルの確実な書き込みと読み出しを実現するために、書き込みおよび読み出すために選択されるメモリセルは選択されないメモリセルから分離しなければならない。書き込み動作中、選択セルに隣接するセルが妨害されたり、選択セルと同じワードラインまたはビットライン上のセルが書き込み動作中に妨害されたりすることが時々発生する。この問題は、動作電圧が低下し、書き込み速度が上昇し、メモリセル密度が増大し、アレイサイズが大きくなるにつれてますます重要になっている。

メモリセルを書き込みおよび再書き込みする方法を改善する必要がある。セルは、低電流を用いて、アレイ内のメモリセルの適切な書き込みと読み出しを確保するように素早く書き込まれなければならない。メモリを書き込みおよび読み出す際の一つの問題として、切り替えが非常に高速で発生し、次のワードラインまたはビットラインを選択する際、直前に選択したワードラインまたはビットラインがその休止電圧に戻らず、新しいワードラインまたはビットラインを選択することで、前に選択したワードラインまたはビットラインに接続されているセルを不用意に書き込む（または読み出す）可能性があることが挙げられる。

本発明は請求項によって定義される。この節内のいずれもそれらの請求項を限定するものとはみなすべきではない。一般に、本発明は、各々のダイオードと直列に相変化材料を有する不揮発性メモリセルのアレイを書き込む方法を対象とする。本発明はダイオードが一方向にだけ電流が流れる性質を利用してバイアス電圧を印加して、非選択セルを介したリーク電流を最小にする。本発明は好ましくは、ワードラインおよびビットラインをバイアスするための好ましい順序に従い、非選択セルを書き込むまたは読み出す可能性を低減する。

多くの固体材料が結晶状態とアモルファス状態の間で変化できるが、本明細書では用語「相変化材料」は一つの安定状態から別の状態に相対的に容易に変化する材料を説明するために用いられる。この変化は、一般にアモルファス状態から結晶状態への変化またはその逆の変化であるが、より整列した結晶状態から、中間状態、アモルファス状態への変化またはその逆の変化など、中間の変化を有することができる。相変化材料は、高温に加熱し、その後所定の速度で冷却することによって一つの状態から他の状態に変換される。カルコゲニド類は、既知の相変化材料である。

不揮発性メモリ内でカルコゲニドなどの相変化材料を用いることが知られている。この場合、高抵抗のアモルファス状態が一つのメモリ状態を表し、低抵抗の結晶状態が他のメモリ状態を表し、これらのメモリ状態は論理１と０に対応している（中間の安定状態が実現される場合、二つより多くのメモリ状態が各セルに対して存在可能であるが、簡略化のために本明細書で示す例では二つのメモリ状態のみを説明する）。

図１は、カルコゲニドなどの相変化材料の特性曲線を示している。二つの曲線は、材料の二つの状態を表している。材料が低抵抗状態である場合、電圧が増大すると材料は「設定曲線」に従い、そこでは比較的直線のラインが電圧と電流の間の比較的直線の関係を表している。電圧が増大するとそれに応じて電流が増大し、材料はまず「設定電流範囲」を移動し、それから「Ｘ」とラベル付けされた中間状態まで「リセット電流範囲」を移動する。中間状態では材料は結晶性またはアモルファス性のいずれも示さない。また、材料が高抵抗状態である場合、材料は「リセット曲線」に従い、そこではＶ３とラベル付けされたスナップバック電圧に到達するまで電圧が増大しても電流はほとんど生じない。そのポイントでは抵抗は素早く減少し、電流は「設定範囲」内に移動する。電流が増大すると、「リセット曲線」は「設定曲線」に近づくことがわかる。材料が結晶状態に変化するために十分な時間、「設定範囲」内に電流を維持すると、材料は「設定曲線」に収束する。次に電流が「設定範囲」から低下すると、材料はゆっくりと冷却し設定状態に留まる。将来の書き込み動作では、電圧を増大させると材料は設定電流範囲を通してリセット電流範囲まで設定曲線に従い、ここで二つの曲線は中間状態Ｘに一致する。中間状態Ｘから電圧および電流を急速に減少させると、材料は素早く冷却しアモルファス状態で固化する。

図２ａは、この急速な冷却を用いて、Ｖ２とラベル付けされた電圧において電流が低レベルまで素早く低下し（アモルファス状態に入るため）、材料が現在高抵抗を示すことを示している。

図２ｂは、図１のリセット曲線に沿った動きを示している。高抵抗のリセット状態Ｒで始まり、電圧がスナップバック電圧Ｖ３に到達するまでメモリセルに印加される電圧は非常にわずかな電流しか発生しない。Ｖ３の時点でセルにかかる電圧は突然低下し、設定電流範囲に到達するまで電流は突然増大する。このポイントで相変化材料がその中間状態であると思われる場合、電圧はゆっくりと減少し、材料が冷却し低抵抗状態に結晶化するとき、材料は「設定状態Ｓ」まで特性曲線に従う。

カルコゲニド類は相変化材料の特に有用な例であるが、当然のことながら、適切で確実に検出でき安定な相変化を経るシリコンなどの他の材料を代わりに用いることもできる。

図３は従来技術の不揮発性メモリセルを示しており、状態変化素子２３はダイオードなどのステアリング素子２２と直列に配置される。信号のステアリングはステアリング素子２２によって支援されるが、状態変化素子２３全体の状態変化を実現するために高電流を用いる必要がある。

変換を容易にするために、相変化材料に接触する比較的小さな領域に熱を集中させるための機構が用いられている。図４ａは、小さな領域に電流を集中させるためのバリア層４３をさらに含むメモリセルを示している。このような熱集中は、本出願と同時に出願された米国出願番号１１／０４０，２５５（代理人ドケット番号ＭＡ−０８６−ａ−３）、発明の名称「誘電体層と相変化材料を直列に有する不揮発性メモリセル」内でＳｃｈｅｕｅｒｌｅｉｎによってさらに説明されており、本明細書において参照される。

電圧は、誘電体層を介して誘電体破壊を引き起こすのに十分なだけ誘電体またはバリア層４３を介して印加され、低抵抗破断領域を形成する（または、いくつかの場合、一個所より多くが可能）。このような破断領域の直径は非常に小さい。約２〜３ｎｍの厚さの二酸化シリコン層を介して、誘電体破壊を引き起こすのに十分な電圧を印加することによって形成される典型的な破断領域は直径数十ｎｍであってもよい。

低抵抗破断領域が形成されるこのような誘電体層は、アンチヒューズの一例である。アンチヒューズは、形成されたとき絶縁性であり電流フローを妨げる。高電圧に曝されるとその性質を不可逆的に変化させて（少なくともいくつかの領域で）導電性になり、電流フローを可能にする特性によって特徴付けられる。

非常に細い破断領域は極めて小さな体積内に熱エネルギーを集中させ、破断領域を備えた誘電体層と直列の相変化材料の変換を支援するのに役立つ。例えば、破断領域を備えた誘電体層と相変化材料は直列に形成し、導体の間に挿入できる。セル内に、発熱体層やダイオードなどの他の素子が存在してもよい。

図４ａのセル内のバリア層は、例えば、２．５Ｖのシステムで約８Ｖの高電圧を選択セルに印加して、ワードラインを接地することによって製造環境で破断できる。この破断処理中、非選択ワードラインは約７Ｖに保持し、非選択ビットラインは約１Ｖに保持できる。ビットを破断する好ましい方法は、Ｓｃｈｅｕｅｒｌｅｉｎによって２００３年３月３１日に出願された米国特許出願番号１０／４０３，８４４、発明の名称「３次元メモリアレイ用の多層ワードラインセグメントを備えたワードライン構成」内でより詳しく説明されており、本明細書において参照される。

いくつかの実施例では、アドレス可能なメモリとして用いられる全てのメモリセルは、ユーザ書き込み動作用のメモリセルを準備するためにこの製造ステップで破断される。破断処理は、破断したビットをリセット状態または設定状態で残すことができる。しかし、チップ上のいくつかのビット（通常は制御ビット）は、この製造ステップでは破断せずに残すことができる。その後、メモリのこれらの部分は、相変化メモリセルではなくアンチヒューズのメモリセルとして動作できる。これらの制御ビットの状態は、様々な目的で有用な固定データビットを提供する。これらのアンチヒューズのメモリセルは、アナログ回路のトリミング、製造情報の刷り込み、冗長アドレス整合情報の設定、不良ビットポインタ情報、著作権保護制御技術に用いられる固有デバイス識別子の設定、デバイスのインタフェース機能の変更、アレイの一部を固定し、回路がこれらの部分の書き込みを妨げるチップ上の論理回路の指示、およびデバイスの他のカスタマイズ可能な機能用にチップ上の回路を制御するために役立つ。一実施例では、これらのビットの破断は、製造完了後には起動またはアクセス不可能になるテスト入力を必要とする。一実施例では、メモリライン駆動回路、書き込み回路、およびセンス増幅回路は、二種類のメモリビットの間で共有される。別の実施例では、アンチヒューズのメモリセルは、別個の駆動および読み書き回路を備えた別個のアレイ内にある。いずれの場合でも、図６の回路（これ以降により詳しく説明する）を製造後に使用し、バイアスレベルを上記のより高い電圧レベルまで増大させることによってアンチヒューズのメモリセルを破断できる。アンチヒューズのメモリビットは、図９に示し、以降でさらに詳しく説明する回路を用いて読み込まれる。

図４ａを参照すると、底部導体または入力端子２０は、例えば、タングステンまたはチタンタングステンなどの耐熱金属または耐熱金属化合物の導電性材料からなる。この典型的なセルでは、底部導体または入力端子２０はレール形態である。図４ａに示したように、例えば、窒化チタンのバリア層４３は、ダイオード４２と状態変化素子２３の間で用いることができる。このメモリセルは、レール形態である上部導体または出力端子２１に接触させる。上部導体または出力端子２１は、好ましくは底部導体または入力端子２０と直交させる。本出願と同時に出願した米国出願番号１１／０４０，２５５（代理人ドケット番号ＭＡ−０８６−ａ−３）、発明の名称「誘電体層と相変化材料を直列に有する不揮発性メモリセル」（本明細書において参照される）の図２に示した一実施例では、レール形態である上部導体または出力端子２１はＴｉＮなどのバリア材料層と相変化材料層を含む多層構造である。

上記したメモリセルは、本発明に従って形成した不揮発性メモリセルがとりうる形態のいくつかの例にすぎず、明らかに多くの他の構成も可能である。例えば、上記したメモリセルは、分離デバイスとして機能する非オーミック導電性素子、つまりダイオード４２を有する。非オーミック導電性素子は、非線形の電流対電圧曲線によって特徴付けられる。ダイオードの代わりに、他の非オーミック導電性素子を用いることもできる。例えば、金属−絶縁体−金属（ＭＩＭ）デバイスは、非常に薄い絶縁体層によって分離された二つの金属（または金属状の）層からなる。十分な電圧を印加すると、電荷キャリアは絶縁体層をトンネリングするが、アンチヒューズのようにそれを永久的に破壊することはない。この発明の他の実施例では、メモリセルのダイオード４２はＭＩＭデバイスと置き換えることができる。

当然のことながら、もちろん、図４ａのセルについての多くの変形形態が可能である。バリア層４３、状態変化素子２３の層、およびダイオード４２の層は、図４ａに示したものと同じ方向または順序で現れる必要はない。図４ｂに示したように、例えば、窒化チタンなどのバリア層１９を入力端子２０とダイオード４２の間に配置でき、別のバリア層２４を出力端子２１の一部として導体２５に隣接させることができる。状態変化素子２３は出力端子２１の一部であって、レール形態として形成することもできる。

図４ｂはさらに、小さな領域に熱を集中させて少ない電流でより速く加熱するために、横方向にエッチングし面積を小さくした発熱体４４の層を含むメモリセルを示している。抵抗性の発熱体４４は、窒化チタンなどの抵抗性材料から構成することができる。このような熱集中は、米国出願番号１１／０４０，４６５（代理人ドケット番号ＭＡ−１３３）、発明の名称「熱接触領域を低減した不揮発性相変化メモリセル」でＳｃｈｅｕｅｒｌｅｉｎによってさらに説明され、それは本明細書において参照される。横方向のエッチングは、面積を削減した発熱体４４の層を形成するために用いられる。電流がメモリセルを介して流れると熱は発熱体４４の層の小さな領域に集中し、小さな領域の状態変化素子２３を変換する。この熱集中を用いると、状態変化素子２３が「設定範囲」および「リセット範囲」に到達するために必要なエネルギーおよび電流が少なくなる。

発熱体４４の横方向のエッチングは、本出願と同時に出願した米国特許出願番号１１／０４０，４６５号（代理人ドケット番号ＭＡ−１３３）内でＳｃｈｅｕｅｒｌｅｉｎによってさらに説明されているように、エッチング材料の化学反応を変化させ、発熱体素子材料を横方向にエッチングすることによって実現できる。

図４ｃはさらに別の代替形態のメモリセル構造を示しており、そこではより効率的に加熱し状態変化を実現するために、発熱体４４ではなく状態変化素子２３を細くしている。このような構造は、犠牲材料の細い支柱を形成し、細い犠牲支柱の周りに充填、平坦化し、発熱体４４を露出させるために犠牲支柱を除去し、状態変化素子２３を塗布する。それから細い領域内で発熱体４４に接触させることによって実現できる。図４ｃの構造は、上記の特許出願番号１１／０４０，４６５（代理人ドケット番号ＭＡ−１３３）でも詳しく説明されており、それは本明細書において参照される（特に、その出願の図３ａ〜３ｅの説明を参照）。

バリア層は、例えば、状態変化素子の下ではなく上にあってもよい。またダイオードはバリア層、発熱体層、および状態変化素子の両方の上にあってもよい。多層のメモリセルを備えたいくつかの３次元の実施例では、図の順の層と逆順の層のどちらも異なるメモリ層上で用いられることが好ましい。

図５は、図４ａに示した種類のメモリセル４０を組み込んだアレイを示している。しかし、当然のことながら、これらの詳細は本発明を限定するものではない。これらの詳細の多くを修正、省略または増加させることができるとともに、その結果はなお本発明の範囲に含まれる。図５は、単一メモリレベルを示している。追加のメモリレベルが積層され、各々一体的にその下のものの上に形成される。各メモリレベルの導電ラインはセグメント化することもでき連続的であってもよく、二つのメモリレベルが導電ライン（入力または出力端子）を共有しても共有しなくてもよい。

Ｃｈｅｎの米国出願番号１０／７２８，４３６、発明の名称「交互相シフトを用いる内部非印刷窓を備えたフォトマスク形状」、出願日２００３年１２月５日、またはＣｈｅｎの米国出願番号１０／８１５，３１２、発明の名称「クロムレス非印刷相シフト窓を備えたフォトマスク形状」、出願日２００４年４月１日で説明されているフォトリソグラフィ技術（どちらもこの発明の譲受人によって所有され、それは本明細書において参照される）は、本発明によるメモリアレイの形成で用いられる任意のフォトリソグラフィのステップを行うために用いることが好ましい。

上記したアレイの構造はいくつかの重要な方法において、Ｈｅｒｎｅｒなどのアレイの構造とは異なっているが、同じ場合はどこでもＨｅｒｎｅｒなどの方法を用いることができる。簡略化のために、Ｈｅｒｎｅｒなどの製造の詳細の全てをこの説明に含んではいないが、その説明の一部でも排除するものではない。

その層または素子内での熱的事象が、検出可能となるまで相を変化させるのに相変化材料に熱的に十分な影響を与えることができるとき、層または素子は相変化材料と熱的に接触していると考えられる。いくつかの実施例では、相変化の加熱を支援するために相変化材料と熱的に接触したアンチヒューズまたは発熱体層を配置することが望ましい。

（回路および書き込み）
本発明のバイアス方式は、非選択または半選択セルにかかる電圧が、それらのセルの不用意な変換を引き起こすほどは十分ではなく、書き込みされるセルに送られる電力を正確に制御できることを保証する。バイアス方式はさらに、非選択または半選択セルを介してリーク電流を最小化する。

図６は回路表現を示しており、それは図５に示したようなアレイの表現であってもよい。図６では、ワードラインは水平方向に描かれ、ビットラインは垂直方向に描かれている。メモリセルは斜め方向に描かれ、各々がダイオードと可変抵抗器を有するように示されている。従って、図６では平面的な構造として描かれているが、好ましい構造は３次元構造であってもよい。上記した３次元構造ではワードラインは一つの層内にあり、ビットラインは別の層内にあり、メモリセルは層の間に垂直方向に配置される。好ましくは、半導体基板上の多くの層上にビットラインとワードラインを形成し、十分に集積型の３次元のメモリアレイを実装できる。任意のアンチヒューズまたは他のバリア材料は図６には示されていないが、それらを含むことが好ましい。

図６では、メモリセルのダイオードは、ビットラインの方向にそれらのアノードを有し、ワードラインの方向にそれらのカソードを有する。選択メモリセルのビットラインに正の電圧を印加する。選択メモリセルのワードラインに負（または接地）の電圧を印加する。非選択ワードラインに正の電圧に近い電圧を印加する。非選択ビットラインに負の電圧または接地電圧に近い電圧を印加する。この組み合わせは選択セルに強い正の電圧を印加する一方、半選択セルに小さな電圧を印加し、非選択メモリセルのダイオードに強い逆バイアスを印加する。

ビットラインとワードラインを逆にし、ダイオードのカソードではなくアノードに可変抵抗の相変化材料を配置しても等しく動作可能であり、等価である。

図６では、メモリセル１，２を書き込みまたは読み出すための「選択」メモリとして仮定したときの望ましい特定の例を示している。メモリセル１，２は、ワードラインＷＯＲＤ１とビットラインＢＩＴ２の間に接続されている。本発明の新たな特徴として、ビットラインＢＩＴ２に正の電圧１．２Ｖ（読み出し用）または２．５Ｖ（書き込み用）を印加し、ワードラインＷＯＲＤ１に接地電圧０Ｖを印加する。一方、非選択ビットライン（ビットラインＢＩＴ１とＢＩＴ３として示したもの）に接地電圧よりやや高い電圧を印加し、非選択ワードライン（ワードラインＷＯＲＤ２として示したもの）に書き込み電圧に近い電圧である２Ｖを印加する。その結果、非選択メモリセルを妨害することなくメモリセル１，２を書き込みまたは読み出すことができる。これは、実際のアレイが非常に大きくても当てはまる。これは、選択メモリセル１，２が高抵抗状態で開始し、書き込み用に選択セルをその中間状態にするために、例えば、２．５Ｖのようなより高い電圧を必要とする場合でも当てはまる。なお、非選択メモリセル２，３は、ダイオードＤ２，３の破壊を引き起こすには十分ではない２Ｖ−０．５〜１Ｖの逆バイアス電圧、つまり０．５〜１Ｖの逆バイアス、つまりこれらの非選択セルを介した余分なリーク電流を受け取る。半選択のメモリセル１，３（選択ワードラインＷＯＲＤ１に接続されているが、非選択ビットラインＢＩＴ３にも接続されている）は、０．５〜１Ｖの順方向バイアスを受け取り、それはダイオードＤ１，３の製造特性に依存し、可変抵抗Ｒ１，３の現在状態にかかわらずダイオードＤ１，３の順方向の閾値より小さい。半選択のメモリセル２，２は、ダイオードＤ２，２に２．５Ｖ−２Ｖのバイアスを受け取り、それは０．５Ｖの順方向バイアスである。順方向バイアスはダイオードの閾値より小さいことが好ましい。これは単に電圧を注意深く選択することによって容易に実現される。ダイオードの閾値はダイオードにかかる電圧であって、前記電圧において測定可能な電圧が流れ始め、ビットラインまたはワードライン上の半選択セルを１０００個以上合計しても前記電圧未満では電流は無視できる。この説明では２．５Ｖ電源を用いているが、より小さな幾何形状のメモリセルの場合、より低い電圧を用いることが好ましい。例えば、好ましくは１００ｎｍ未満の技術の場合、書き込み用に１．５Ｖ、読み出し用に０．７５Ｖの電圧であってもよい。また、より大きな幾何形状のメモリセルの場合、より大きな電圧であることが好ましい。

従って、本発明のバイアス方式は、選択メモリセル（または複数のセル）から非選択メモリセルを良好に分離し、半選択のメモリセルを十分に分離する。非選択メモリセル（アレイ内の大部分）は完全に全て逆バイアスされるので、この多数のセルを介したリーク電流は最小化される。半選択メモリセルの任意の順方向バイアスはダイオードをオンにする閾値より低くなり、一つまたはいくつかの選択ビットラインまたはワードラインに制限される。従って、低抵抗状態のメモリセルの場合でもリークは無視できる。

各書き込み電圧を印加するために、ビットライン駆動器Ｄ１、Ｄ２、およびＤ３（そして図示していないより多くのもの）は、復号器出力によって制御されるように非選択電圧０．５〜１Ｖおよび選択電圧２．５Ｖの間で選択する。図６では復号器出力２によって駆動器Ｄ２は２．５Ｖの電圧を選択し、復号器出力１と３によって駆動器Ｄ１とＤ３は０．５〜１Ｖの電圧を選択する。同様に、ワードライン復号器出力１と２によってワードライン駆動器Ｗ１は接地電圧ＧＮＤを選択し、ワードライン駆動器Ｗ２によって２Ｖを選択する。これらの電圧選択を行う構造は、Ｒｏｙ Ｅ．Ｓｃｈｅｕｅｒｌｅｉｎによって２００２年１１月２７日に出願された共有の米国特許出願１０／３０６，８８７の図５と共にさらに説明されており、その主題は本明細書において参照される。

（書き込み）
結晶（低抵抗状態）のカルコゲニドをアモルファス（高抵抗状態）に変換するために、カルコゲニドを例えば、約７００℃の高温にし、その後、素早く冷却しなければならない。アモルファス（高抵抗状態）から結晶（低抵抗状態）への逆変換は、例えば、約６００℃のより低い温度まで加熱し、それからカルコゲニドを比較的ゆっくり冷却可能にすることによって実現される。セルの書き込み中、または読み出し事象の繰り返し中、隣接するセル内のカルコゲニドの不用意な変換を避けるために、回路条件は本発明の好ましい実施例に従って形成した一体型の３次元メモリアレイ内で注意深く制御される。

セルを書き込むと、それを第一状態から第二状態（低抵抗から高抵抗、または高抵抗から低抵抗）に変化させることができる。セルはその後「消去」し、第一状態に戻すことができる。

図７は、相変化材料を一つの状態から別の状態にするために用いられるパルス形状を示している。

論理１（設定）をメモリセルに書き込む場合、電流は中間レベル（設定パルス）にし、相変化材料の結晶構造が発展するのに十分な時間、中間レベルに保持される。一実施例では、あるカルコゲニド材料の場合、その時間は５００〜１０００ｎｓ（０．５〜１μｓ）程度である。電流は処理条件に依存し広く変化する。一実施例では、単一のセルを介した電流は設定の（論理１を書き込む）場合は約２０μＡ、リセットの（論理０を書き込む）場合は約１００μＡである。

メモリセルに論理０（リセット）を書き込む場合、電流はより高いレベル（リセットパルス）にし、それから素早く除去し、リセットパルスは２００ｎｓ程度継続する。この高電流後の急冷は、材料を高抵抗のアモルファス状態にする。

（電流およびパルス幅制御）
図８は、図６と共に説明したメモリアレイを書き込みおよび読み出すための回路を示している。図８は、選択メモリセルに書き込むために用いられるパルス幅と電流の両方を制御するための回路７０を示している。図７に示したように、設定とリセットの両方のための二つの値ＡとＢに対して電流とパルス幅の両方を制御するために、電流ミラー回路７０はパルス幅制御トランジスタ７３および既存の電流ミラートランジスタ７１と７２を有する。回路７０は、そのマスタアームにおける電流制御信号ＩＣＴＲＬと、そのスレーブアームと直列のトランジスタ７３を制御するためのパルス幅制御信号ＷＣＴＲＬの両方を受け取る。別の実施例では、パルス幅制御トランジスタは、７３ａによって示されているようにマスタアームと直列に配置する。さらに別の実施例では、パルス幅制御トランジスタは、７３ｂによって示されているようにマスタアームとスレーブアームの間に配置する。また、パルス幅制御トランジスタは、７３ｃによって示されているようにスレーブ電流ミラーデバイスと電源電圧接続の間に配置できる。

電流ミラー回路７０が書き込み信号を選択ビットラインに印加するとき、ビットライン復号器は多くのビットライン（一般に１０００以上）からメモリセルを書き込む一つ以上のビットラインを選択する。一般に、８ビットまたはいくつかの他のサイズのワードを一度に書き込む。図８の例では、ビットライン駆動器７４は、そのビットライン復号器出力９１によって選択され、書き込み電圧をビットライン８１に印加する。ビットライン駆動器７４は、非選択ビットラインバイアスＵＢＬと選択ビットラインバイアスＳＢＬの両方を受け取る。選択ビットラインバイアスＳＢＬは、電流ミラー回路７０によって生成される。本発明の新規な特徴として、ビットラインバイアスＳＢＬは電流制御され、電圧制御されない。従って、正確な時間、正確な電流が選択メモリセルに印加され、選択メモリセルは所定の期間、所望の温度になり、選択メモリセルに選択値が確実に書き込まれる。

図８ａは、ＳＢＬとＵＢＬを印加するための典型的な回路を示している。動作中は低い復号器出力９１が高い信号を印加すると、非選択ビットラインバイアス電圧ＵＢＬバイアスは、駆動器７４または７４ＢによってＮＭＯＳデバイス８９を介してビットライン８１または８２に印加される。その結果、ビットライン８１が選択されていない場合、ビットライン８１はこのＵＢＬ電圧に移動する。しかし、ビットライン８１が低の復号器信号９１によって選択されると、ＳＢＬ信号ラインはＰＭＯＳトランジスタ８８に低電圧を印加することによって選択される。この場合、制御信号ＷＣＴＲＬはトランジスタ７３をオンにし、ＳＢＬ信号は選択ビットライン８１に印加される。より詳細には、パルスＷＣＴＲＬが低のとき、パルス電流制御ＩＣＴＲＬによって決定される電流はトランジスタ７３を介して、駆動器７４およびビットライン８１へのＳＢＬ電流として印加される。

８ビットまたは１６ビットを同時に書き込みする場合、そのパルス制御信号ＷＣＴＲＬによって選択された時間、そのＩＣＴＲＬによって決定されるように、その電流を各々印加する８個または１６個の回路７０がある（そのビットラインおよび選択メモリセルに０または１を書き込むかどうかを制御するために）。一般に、単一の電流ミラーのスレーブデバイス７１は単一のビットラインに接続されるが、マスタデバイス７２はいくつかの電流ミラーのスレーブデバイス７１によって共有できる。各々設定電流用およびリセット電流用の二つのマスタデバイス７２は、パスゲート（図示せず）によって一つ以上のスレーブデバイス７１を制御でき、それは各デバイス７１とマスタデバイス７２の間の接続を遮断する。従って、各電流ミラーのスレーブデバイス７１は、その選択メモリセルを設定またはリセットするために所望の電流を提供する。

ビットライン８１がリセット状態に書き込まれると、図７に示したリセットパルスは回路７０および選択駆動器７４によってビットライン８１に印加される。リセットパルスの場合、パルス幅制御回路は約２００ｎｓの長さの短時間の信号ＷＣＴＲＬを生成し、パルス電流制御信号ＩＣＴＲＬによってトランジスタ７１は高電流を送り、ビットライン８１に接続されている選択メモリセルを素早く高温まで加熱する。約２００ｎｓ後、ＷＣＴＲＬがトランジスタ７３をオフにすると、選択セルは高抵抗のアモルファス状態に移動する。ビットライン８１が設定状態に書き込まれる場合、図７に示した設定パルスが回路７０および選択駆動器７４によってビットライン８１に印加される。設定パルスの場合、ＷＣＴＲＬは約５００〜１０００ｎｓの間、トランジスタ７３をオンに保持し、ＩＣＴＲＬによってトランジスタ７１は比較的低い電流を印加する。従って、選択メモリセルは低抵抗の結晶状態に変換する。

他のビットライン駆動器７４Ｂもこの高いＳＢＬ電流を受け取るが、それらのビットライン復号器出力によっては起動されず、選択ビットライン電流であるＳＢＬ電流はそれらの各ビットラインには印加しないが、非選択ビットラインバイアス電圧であるＵＢＬバイアスはそれらのビットラインに印加し続ける。従って、これらの非選択ビットラインは、電流ミラー回路７０によっては書き込みされない。

駆動器７７によって示された他のビットライン駆動器も、制御入力として同じビットライン復号器出力９１を受け取る。しかし、これらの他のビットライン駆動器は各々、図８でＳＢＬ２電流によって表されているように、対応する電流ミラー回路７０から別個のＳＢＬ電流を受け取る。従って、駆動器７７は、単一の復号器信号に応じて異なるビットラインを駆動し、マルチビットワードを同時に書き込むいくつかの追加の駆動器の一つを示している。

（書き込みの順番）
メモリを読み書きする際の一つの問題として、切り替えが非常に高速に発生し、次のワードラインまたはビットラインを選択する際、最近選択されたワードラインまたはビットラインがその休止電圧に戻らず、新しく選択したワードラインまたはビットラインによって、前に選択したワードラインまたはビットラインに接続されているセルを不用意に書き込む（または読み出す）可能性があることが挙げられる。電圧を切り替える順番は、これらの予期せぬ結果を避けるために注意深く制御しなければならない。

例えば、図６に関して、セル１，２は、ワードラインＷＯＲＤ１を低、ビットラインＢＩＴ２を高にすることによって選択される。他のビットラインは０．５〜１Ｖであり、他のワードラインは２Ｖであり、セル２，３などの全ての非選択セルは逆バイアスされる。選択ワードラインＷＯＲＤ１に接続されているセル１，１およびセル１，３などの半選択セル、およびビットラインＢＩＴ２に接続されているセル２，２などの半選択セルは約０．５〜１Ｖの順方向バイアスを受け取り、これらの半選択セルを書き込むほど十分ではない。しかし、次の書き込み動作がセル２，３に対してであり、ワードラインＷＯＲＤ１がその非選択値の２Ｖに戻る前に、ビットラインＢＩＴ３が２．５Ｖになると、セル１，３は誤って書き込まれる可能性がある。従って、次のビットラインにビットラインパルスを印加する前に、全てのワードラインをそれらの非選択電圧に確実に戻すことが重要である。

任意の非選択ビットラインが高いままであれば、別のワードラインを引き下げることによって、高いが非選択のビットラインと新しく引き下げるワードラインの間の交差部にあるセルが妨害される。そのため、次のワードラインを引き下げる前に全ての非選択または既に選択したビットラインを引き下げ、一つ以上の高いビットラインパルスを印加することも重要である。

連続的なメモリセルを連続的に書き込み（またはさらに読み出し）する間の不完全な切り替えによる任意の妨害を避けるために、本発明の新たな特徴として、除外制御デバイス７５が前に接続した信号線を非選択電圧ＵＢＬに接続する。パルス幅制御信号ＷＣＴＲＬがトランジスタ７３を介してそのパルスを停止すると、除外制御信号７５は高くなる。例えば、図８に示したビットライン８１などの各ビットラインに非選択バイアス電圧ＵＢＬが印加される。従って、次の書き込み信号が印加される前に、この場合の前のビットライン８１は非選択のＵＢＬレベルに引き寄せられ、次の書き込み信号で前に選択したビットラインを妨害する可能性がなくなる。図８の例に従って、アクセスされる次のメモリセルがビットライン８２の一つに接続されている場合、ビットライン復号器出力９２の対応するものによって、ビットライン駆動器７４Ｂの対応するものはＳＢＬ電流ノードをビットライン８２の対応するものに接続する。接続の時点で、ビットライン８２の選択したものはＵＢＬに近い電圧になり、次のパルス制御信号ＷＣＴＲＬがＩＣＴＲＬによって選択された電流をこの新しいビットライン８２に印加するまで、この電圧に留まる（電流は新しいメモリセルが設定されるか、リセットされるかに応じてＩＣＴＲＬによって決定される）。従って、任意の妨害を避けるための切り替えの有効な順番は、次のとおりである。
前に選択したワードラインをそれらの非選択ワードラインバイアスに引き寄せ、
前に選択したビットラインをそれらの非選択ビットラインバイアスに引き寄せ、
選択したワードラインをその選択した低レベルに引き寄せ、
選択したビットラインが各々、書き込まれる値に応じて選択したパルス幅用のそれらの選択電流を受け取り、
選択したビットライン電圧をそれらの非選択の低レベルに戻し、
選択したワードライン電圧をそれらの非選択のより高いレベルに戻す。

他の場合、同じビットライン復号器出力９１によって制御される駆動器７１などのビットライン駆動器のグループに接続されているビットラインのグループは、書き込みのために全てが選択されるとは限らない。グループのいくつかは回路７０に接続し、グループ内の他のビットラインの書き込みパルス時間中、デバイス７３はオフになり、それらの関連の除外制御デバイス７５はオンになる。その方法では、ビットライン復号器出力に接続されているビットライン駆動器の数は、選択ビットラインの数より大きくなってもよい。例えば、１６個のビットラインを単一の復号器で制御できるが、１６個のうち８個だけで選択ビットラインとなる。復号器は、ちょうど８個の選択ビットラインではなく、１６個のビットラインまで占める幅に等しい幅で構成できる。これは３Ｄメモリアレイで特に有用であり、そこではビットラインは四つ以上の層上に構成され、復号器に利用可能な幅はそれに応じて復号器のレイアウトに利用可能な通常の幅の四分の一以下まで低減される。この場合、同じ復号器によって制御されるグループ内の様々なビットラインが、それらの各ＳＢＬ電流ノードから三つの条件の一つを受け取る。三つの条件には、１）設定電流、２）リセット電流、または３）それらのビットラインが非選択の場合の非選択ビットラインバイアスが含まれる。グループ内のビットライン駆動器は、図８ａのデバイス８８を介して、それらの関連のビットラインにこれら三つの条件のいずれかを送る。同様に、同時に読み出すためにグループ内のビットラインの全てを必ずしも選択する必要はない。

もちろん、他の実施例ではダイオードは向きを反転させ、それに応じて電圧を反転させる。重要な要因は、選択ラインをそれらの非選択レベルに戻し、次の読み出しまたは書き込み動作を開始する前に、全てのダイオードを逆バイアスさせることである。なお、全てのセルが非選択であるとき、全てのダイオードは逆バイアスされ、リークを最小化し、任意のセルが誤って妨害される可能性を最小化する。

なお、図８は選択ビットラインに電流を印加するための回路を示しているが、ワードライン電圧を選択レベルにするための回路にも提供される。しかし、ワードラインの場合、選択レベルは高ではなく低であるので、ｎチャネルトランジスタは選択ワードラインのバイアスを提供する。アレイライン駆動用および本発明のワードライン駆動用に適した回路は、本出願と同時係属の特許出願公開番号ＵＳ２００３／０２１４８４１、発明の名称「二重目的駆動デバイスを備えたメモリアレイライン駆動器を用いるマルチヘッド復号器構造」、出願日２００２年１１月２７日内で、Ｒｏｙ Ｅ．ＳｃｈｅｕｅｒｌｅｉｎおよびＭａｔｔｈｅｗ Ｐ．Ｃｒｏｗｌｅｙによって示され、本明細書において参照される（例えば、その明細書中の図３およびその説明を参照）。

一実施例では、いくつかのセル（全てが一つのワードライン上であるが、いくつかのビットライン上にあるもの）は同時に書き込まれる。この実施例では、ワードラインパルスのタイミングは十分であり、選択ワードラインが書き込み論理０（ビットラインへの短く高い電流パルス）と論理１（ビットラインへのより長く低い電流パルス）用の任意のビットラインパルスを印加するより長い時間、低電圧になる。ワードラインは好ましくは低抵抗ラインであり、その結果、ワードライン上のいくつかのビットは、任意のセルへの書き込みを妨害するワードラインへの電圧スイングなしで同時に書き込むことができる。いくつかの実施例では、ワードラインはビットラインよりずっと短く、一実施例では、ビットラインの約八分の一の長さである。

（読み出し）
図１に戻ると、読み出し電圧Ｖ１では、回路はリセット状態（論理０）のメモリセルの非常に高抵抗低電流と、設定状態（論理１）のメモリセルの比較的高電流を容易に区別できることがわかる。これは、アレイを介して、選択ビットラインから電流を引き出すスニークパスがない場合に当てはまる。スニークパスは、読み出し用の差動増幅器の参照電圧ＶＲＥＦ（図８ｂ参照）と、非選択ワードラインバイアスを等しくすることによって避けられる。図９は、メモリセルを読み出すために、メモリセルのアレイに印加されるこのような電圧を示している。図９に示したように、１．２Ｖの電圧はＷＯＲＤ２などの非選択ワードラインに印加され、さらに選択ビットラインＢＩＴ２に印加される。非選択ワードラインと選択ビットラインの両方に１．２Ｖが印加されるので、セル２，２などの半選択メモリセルを介した電圧降下はなく、２，２などの半選択セルを介したスニークパスもなくなる。２，３などの非選択セルの場合、これらのセルのダイオードを介した逆バイアスだけがあり、非選択セルの数が大きくてもリーク電流があまりにも小さすぎて、ＷＯＲＤ２などの非選択ワードライン上のバイアスレベルに影響を与えることはない。

図８（さらに８ｂ）に示した７６などの演算増幅器は、読み出し用の一つ以上のセルを介した電流を検出する（図８と図９の間の関係の理解を助けるために、図９は図８にも示した電流ミラー構造７０と演算増幅器７６を有する）。

図８ｂは、図８の演算増幅器７６の詳細を示している。図８ｂでは、演算増幅器８５はＶＲＥＦのレベルで演算増幅器８５の負入力上のＳＢＬバイアスを維持し、ＶＲＥＦはこの例では１．２Ｖである。帰還抵抗器８６は読み出し出力電圧をＳＢＬバイアスライン（それはさらに駆動器とビットラインを介して選択セルに接続される）に接続するので、抵抗器８６を介した読み出し電流は選択セルを介した電流と実質的に等しく、従って、選択セルの状態を示す。

半選択セルを介したスニークパスを避けるために、半選択セルの二つの端子は同じ電圧にすることができる。これを実現する一つの簡単な方法は、演算増幅器８５の正の入力端子と非選択ワードラインの電源を接続することである。この場合、演算増幅器８５は帰還抵抗器８６を用いて、選択ビットラインと非選択ワードラインを同じ電圧にする。

（３次元アレイのレイアウト）
３次元メモリアレイの場合、単一ワードを含むセルのグループは垂直スタック内に配置され、ワードラインは多くのメモリ層を介して物理的に延びるセグメントを有し、前記メモリ層は垂直に配置したビア（ｚ方向に配置されるためジアと呼ばれることもある）によって接続される。メモリは、共に書き込みされる複数のメモリセルを単一のワードラインに接続し、それらは単一のアドレスに応じて書き込みされるが、メモリセルの異なる層上にあるように構成できる。別の実施例では、ワードラインの上下両方のメモリ層内に配置したメモリセルによってワードラインセグメントを供給し、ワードラインセグメント数を低減し、製造の複雑さを低減できる。ビットラインも、上下の両方のメモリセルによって共有できる。

図１０は３次元メモリアレイの一部を示し、有用なワードラインのレイアウトを示している。このような構造は、本出願と同一出願人による米国特許出願番号１０／４０３，８４４号、発明の名称「３次元メモリアレイ用の多層ワードラインセグメントを備えたワードライン構成」内でもＳｃｈｅｕｅｒｌｅｉｎによって説明されており、それは本明細書において参照される。その特許出願の図９は、このようなメモリブロックを選択する構造を示している。図１０に示したレイアウトでは、ワードラインＷＬは３次元集積回路メモリアレイ内で、四つの異なるメモリセル層上の４×４のアレイ内に配置した１６個のメモリセルにアクセスする。１６本のビットラインＢＬ１，１〜ＢＬ４，４は、メモリセルのこの４×４のアレイを介して延びている。簡略化のために、ビットラインのごく一部のみを示している。図１０に示されているものなどの追加のメモリセルは、図の１６個のメモリセルおよびビットライン部の前方または後方に配置し、異なるワードライン（図示せず）に接続する。図１０に示した１６個のメモリセルは単一ワードであると考えることもでき、メモリの書き込み命令がメモリセルの１６個全てを指示することもできる。しかし、これらの１６個のメモリセルに書き込むために必要な電流に応じて、図８の構造７０などの単一の電流ミラー構造が、例えば、４個のメモリセルＭ１，１〜Ｍ４，１に連続的に書き込む電流を供給できる。第一の複数のメモリセルＭ１，１〜Ｍ１，４は、４個の電流ミラー構造７０によって制御されるように同時に書き込むことができる。ワードラインＷＬはなお低であるが（図６と共に上記で説明したように）、ビットラインＢＬ１，１〜ＢＬ１，４はそれらの非選択レベルになり（図８の除外制御トランジスタ７５の上の説明参照）、ビットラインＢＬ２，１〜ＢＬ２，４はそれらの各ビットライン駆動器（例えば、図８の駆動器７４Ｂの一つ）によって選択され、メモリセルＭ２，１〜Ｍ２，４内に選択値を書き込むために被制御電流およびパルス幅を受け取る。次に、ワードラインＷＬはなお選択されているが、ワードラインＷＬに接続されているメモリセルの第三列および第四列は書き込まれる。

処理を高速化するために電流ミラー７０に制御電流ＩＣＴＲＬを印加し、電流ミラー７０は新しいビットラインを選択し、書き込みパルスＷＣＴＲＬを起動する前に、そして各トランジスタ７５をオンにすることによって、前のビットラインをそれらの非選択電圧レベルにしている間に図１０の列の一つを駆動する。

図１１は、図８の電流ミラー７０に選択パルス幅ＷＣＴＲＬと選択電流ＩＣＴＲＬを提供するための回路を示している。パルス幅選択回路１１０は反転器１〜７のストリングを有し、それはパルス幅選択多重化器８によって選択された長さを備えている。ＯＲゲート９はワンショットデバイスであり、その二つの入力信号がどちらも低のときだけ低い出力信号を提供する。しかし、低い信号がパルスクロック入力信号によって提供され、反転器のストリングを介してＯＲゲート９にまだ伝搬していない場合、入力信号はどちらも低いだけである。従って、この伝搬時間中は低いパルスが発生する。多重化器８は二つの異なるパルス幅を可能にし、パルスクロック信号が反転器１〜３を介してのみ伝搬するときは短いパルス幅を引き起こし、信号が７個の反転器１〜７の全てを介して伝搬するときはより長いパルスを引き起こす。パルスの長さは、反転器のサイズおよび構成を選択することによって製造中に正確に決定できる。

電流選択回路１２０は、電流ミラー７０にＩＣＴＲＬとして印加される二つの電流を選択する。電流発生器制御信号ＩＧＥＮは、トランジスタ１２１〜１２５を制御する。トランジスタ１２１は電流ミラー用のマスタアームであり、そこではスレーブはトランジスタ１２２、またはトランジスタ１２３〜１２５の組み合わせのいずれかである。なお、一つのトランジスタ１２２は、電流ミラー７０のマスタアームのパルス制御トランジスタ７２へのＩＣＴＲＬ電流として、多重化器１２６を介して設定制御電流ＩＣＴＲＬＳｅｔを提供し、三つのトランジスタ１２３〜１２５は多重化器１２６と並列に接続し、リセット電流信号ＩＣＴＲＬリセットを提供する。従って、ＩＣＴＲＬリセットはより高く、電流ミラー７０のスレーブアームはさらにＳＢＬ電流（図８も参照）として、より高いリセット電流を提供する。多重化器１２６は、書き込み選択制御電流によって制御されるようにその二つの入力電流を選択する。多重化器１２６の出力はＷＣＴＲＬ信号と共に、ＳＢＬ電流によって選択メモリセルに設定（論理１）を書き込むか、リセット（論理０）を書き込むかを決定する。

明らかに、他の数のトランジスタおよび他の回路で別にこのタスクを実現できる。例えば、図１２は、別のこのような回路を示している。図１２では、電流ミラー７０は、パルス幅制御トランジスタを備えていない電流ミラー１７０によって置き換えられている。パルス制御は並列のＯＲゲート１１と１２を備えた異なるパルス幅生成回路１３０によって提供され、ＯＲゲート１１と１２は異なる長さの反転器ストリングおよび異なる電流選択回路１４０からパルスを提供する。パルス幅選択信号によってトランジスタ１４と１５の一方をオンにし、メモリセルを設定するとき、低くより長いＩＣＴＲＬＳｅｔ電流用に設定パルス幅信号ＷＣＴＲＬ設定をトランジスタ７３ｅに提供する。または、メモリセルをリセットするとき、高く短いＩＣＴＲＬリセット電流用にリセットパルス幅信号ＷＣＴＲＬリセットをトランジスタ７３ｆに提供する。

他の実施例では、各メモリのサブアレイの各ビットライン層に対して一つずつ４個の異なる非選択バイアス電圧を提供する。この方法では、各層上の非選択ビットラインは、他の層の非選択ビットラインとは別個にバイアスされ、その実装はＲｏｙ Ｅ．Ｓｃｈｅｕｅｒｌｅｉｎによって、米国特許６，７３５，１０４、発明の名称「複数のメモリアレイ下に市松模様に配置した行および列複合回路を備えたメモリデバイス」の図８、９、および１０と共により詳しく説明されており、本明細書において参照される。この参照した特許文献で説明されているように、このような非選択バイアスノード電圧は、各層に一つずつ対応する４個の非選択バイアス生成回路のグループによって好ましくは生成できる。このような非選択バイアス生成回路は各々アドレス信号を受け取り、前記アドレス信号を用いて選択メモリ面（つまり、選択アレイライン層）を復号し、バイアス電圧または条件を適切に生成する。さらに、書き込み可能なデバイスでは追加の信号を受け取り、非選択バイアス生成回路に動作モードを通信できる。例えば、非選択ビットラインのバイアス電圧は書き込みモードと読み出しモードで異なる可能性があり、上記のマルチヘッド復号回路は、復号器が適切な電圧レベルを備えた復号出力９１を提供する場合、いずれの動作モードでも効率的に用いることができる。

別の実施例では、メモリライン駆動器はメモリアレイの両側に配置して交互にメモリラインを制御する。メモリライン幅ではなく駆動器がメモリラインピッチを制御するので、メモリラインピッチはメモリライン駆動器のレイアウトによって可能なものの二倍の小ささであってもよい。このようなレイアウトは、上記で参照した米国特許６，７３５，１０４の図４に示されている。

本発明の好ましい実施例では、各アレイライン駆動回路（つまり、アレイライン復号器「ヘッド」）は、図８ａと共にここで説明されるように好ましくは二つのトランジスタを有する。それでもなお、ヘッド用の他の構成も考えられる。例えば、様々なバイアス条件がこのような使用に役立つ場合、ｎチャネルトランジスタを排他的に用いることができる。さらに、レイアウト面積が許せば、追加の機能を実現するために追加のトランジスタを用いることができる。３次元アレイについて詳しく説明してきたが、マルチヘッド復号回路はメモリセルを一面だけ備えたメモリアレイ内でも役立つ。ただし、マルチヘッド復号器のレイアウト密度の利点は複数のメモリ面を備えた３次元アレイでより有益である。

ワードラインは行ラインまたはＸラインと呼ばれることもあり、ビットラインは列ラインまたはＹラインと呼ばれることもある。「ワード」ラインと「ビット」ラインの違いは、当業者には少なくとも二つの異なる含意をもたらすことができる。メモリアレイを読み出す場合、ワードラインは選択バイアスレベルに保持してビットラインを検出すると、一部の実施者は仮定している。この点では、Ｘライン（またはワードライン）はメモリセルのカソード端子に頻繁に接続されるが常に接続されるわけではなく、Ｙライン（またはビットライン）もメモリセルのアノード端子に頻繁に接続されるが常に接続されるわけではない。第二に、メモリ構成（例えば、データバス幅、動作中に同時に読み出すビット数など）は、二つのアレイラインの一組がデータ「ワード」ではなくデータ「ビット」とより揃っていることを提示する。ここで用いられるように、ワードラインとビットラインは直交するアレイラインを表し、ワードラインを駆動し、ビットラインを検出するという技術的に共通の仮定に従っている。しかし、本発明の有益性はいずれの方法にも適用できる。

上記の説明は、ここで用いられるように３次元メモリアレイに集中しているが、メモリアレイは基板内、もしくは基板上に形成したメモリレベルを備えた２次元（平面）メモリアレイであってもよい。基板は、メモリアレイ用の支持回路を有することが可能な単結晶基板であっても、メモリアレイ用の支持回路を必ずしも含む必要はない別の種類の基板であってもよい。例えば、この発明の所定の実施例は、絶縁体上シリコン（ＳＯＩ）構造を用い、他のものはサファイア上シリコン（ＳＯＳ）構造を用いて実装できる。また、メモリアレイは、上記で説明したメモリセルの複数の面を有する３次元アレイであってもよい。メモリ面は、メモリアレイ用の支持回路を含む基板上に形成できる。ここで用いられるように、３次元メモリアレイを備えた集積回路は、複数の一体型集積回路パッケージを共に、または近接させた、または共に基板接続した組み立て品ではなく一体型の集積回路であると仮定している。

メモリアレイを含む集積回路は通常、そのアレイを時には多数のより小さなアレイ（サブアレイと呼ばれることもある）に再分割する。ここで用いられるように、アレイは連続的なワードラインおよびビットラインを備えたメモリセルの連続的なグループであり、復号器、駆動器、センス増幅器、および入出力回路によって一般に分離されない。メモリアレイを含む集積回路は、一つのアレイ、複数のアレイ、またはさらに多数のアレイを有することができる。米国特許出願番号１１／０４０，２５６（代理人ドケット番号ＭＡ−１３４）（この明細書と共に同時出願し、本明細書において参照される）は、全ての同じ種類のメモリセルを備えているとは限らないメモリレベルを説明している。さらに他の種類のメモリセルを用いるメモリレベルと交互に一つの種類のセルを備えたメモリレベルを説明している。さらに、書き込み可能な読み出し専用メモリセルを備えた何度でも書き込み可能な相変化メモリセルを説明している。さらに、同じアレイ内のメモリセルが二つの動作モードを有することができる。一方のモードではアドレス可能なメモリを製造するためにアレイのサブアレイ内のアンチヒューズを全て破壊する。別のモードではアレイの別のサブアレイ内の選択したアンチヒューズをあるパターンで破壊し、シリアル番号、制御情報、アナログ回路のトリミング、冗長アドレス整合情報の設定、またはデバイスの他のカスタマイズ可能な形状などのメモリの識別可能な特徴を示す。この場合、有用なメモリアレイ構造は、状態変化素子、アンチヒューズ、およびダイオードを備えたメモリセルを含んでいる。その結果、頻繁に再書き込みしたデータを格納するか、または制御情報を格納するために任意のメモリセルを用いることができる。

本明細書に開示した内容に基づいて、当業者は本発明を容易に実施できることが期待される。本明細書で提供された様々な実施例の説明は、当業者が発明を実施できるように本発明の豊富な見識と詳細を提供すると思われる。それでもなお簡略化のために、ここで説明される実装形態の定型的形状の全てを示して説明しているとは限らない。もちろん当然のことながら、任意のこのような実際の実装形態を開発する際には、用途および業務関連の制約に従うなどの開発者固有の目的を実現するために様々な実装固有の決定を行わなければならず、これらの固有の目的は実装形態ごとおよび開発者ごとに異なる。さらに、当然のことながら、このような開発努力は複雑で時間がかかる可能性があるが、それでもなおこの開示内容の利益を有する当業者にとっては工業技術の定型的取り組みである。

例えば、各アレイまたはサブアレイ内のメモリセルの数、ワードラインとビットラインの前置復号器、復号回路とビットライン検出回路用に選択される特定の構成、およびワード構成に関する決定は全て、商業的に実現可能な製品を開発する場合に本発明を実施する際、当業者が直面する技術的決定に特有のものであると思われる。同様に、アレイブロック数およびメモリ面数も技術的決定の問題である。それでもなお、本発明を実施するために技術的努力の単なる定型的行使が必要とされると思われるとしても、このような技術的努力は、要求が多く競争の激しい製品の開発において頻繁に発生するように別の発明的努力をもたらす可能性がある。

回路および物理的構造は一般的に仮定したが、現在の半導体設計および製造において物理的構造および回路は、以降の設計、試験または製造段階、およびその結果製造された半導体集積回路内での使用に適したコンピュータ読み取り可能な記述的形態で具現化される。従って、典型的な回路または構造を対象とする請求項は、それらの特定の言語に従ってコンピュータ読み取り可能な符号化およびその表現上で、媒体内に具現化されるかまたは適切な読み取り機能と共に組み合わせられるかを読み取り、対応する回路および／または構造の製造、テスト、または設計の改良を可能にする。この発明は、全てここで説明されているようにそして添付の請求項で定義されているように、回路、関連の方法または動作、このような回路を作製するための関連の方法、このような回路および方法のコンピュータ読み取り可能な媒体の符号化を含むものとする。ここで用いられるように、コンピュータ読み取り可能な媒体は、少なくともディスク、テープ、または他の磁気的、光学的、半導体（例えば、フラッシュメモリカード、ＲＯＭなど）または電子的媒体およびネットワーク、有線、無線または他の通信媒体を含んでいる。回路の符号化は、回路の概略的情報、物理的レイアウト情報、挙動上のシミュレーション情報、および／または任意の他の符号化、またはそれらとの組み合わせを含むことができ、前記任意の他の符号化によって回路を表現し、通信できる。

各セルに分離デバイスとしてダイオードを組み込んだメモリの場合において所定の実施例を説明してきたが、本発明の開示内容は、各セル内の分離デバイスとしてＭＩＭデバイス、または有機高分子非オーミック導電性デバイスなどの任意の非オーミック導電性分離デバイスを組み込んだメモリセルと共に使用することが望ましいと思われる。このような非オーミック導電性デバイスは、この説明および請求項内で用いられている「ダイオード」の一般的解釈に含まれる。

以上の詳細な説明では、本発明の多くの可能な実装のいくつかのみを説明してきた。従って、この詳細な説明は本発明を例示するものであって限定するものではない。ここで開示された実施例の変形および修正は、発明の範囲および精神から逸脱することなく、ここで述べた説明に基づいて行うことができる。本発明の範囲を定義するものは、全ての等価物を含む以降の請求項だけである。特に、好ましい実施例はカルコゲニド相変化材料の場合において説明したとはいっても、本発明の開示内容は熱的起動によって、ある状態から別の状態に可逆的に切り替え可能なメモリ材料を含む他の種類のメモリセルと共に使用することが望ましいと思われる。所定の実施例は３次元のフィールド書き込み可能なメモリアレイの場合において説明してきたが、当然のことながらこのようなアレイは必須とは限らない。さらに、上記の実施例は、単独および様々な組み合わせで用いられることが具体的に想定される。従って、ここで説明していない他の実施例、変形、および改善は発明の範囲から必ずしも除外されない。

カルコゲニドなどの二状態メモリ素子の特性曲線である。 図１のメモリ素子の設定状態とリセット状態の間の移動を示す図である。 図１のメモリ素子の設定状態とリセット状態の間の移動を示す図である。 従来技術の３次元メモリセルを示す図である。 本発明と共に使用可能な３次元メモリセルを示す図である。 図４ａのメモリセルの代替形態を示す図であり、これらの代替形態では細い頸部が書き込み電流を最小化する。 図４ａのメモリセルの代替形態を示す図であり、これらの代替形態では細い頸部が書き込み電流を最小化する。 図４ａのメモリセルを組み込んだアレイを示す図である。 本発明と共に使用可能なメモリセルの回路図と、本発明に従って適用される書き込みレベルを示す図である。 本発明と共に適用される設定パルスとリセットパルスを示す図である。 高抵抗状態と低抵抗状態の間でセルを切り替えるために、選択セルに所定のパルス幅および電流を印加するための回路を示す図である。 図８の駆動回路７４を示す図である。 図８のセンス増幅器７６の詳細を示す図である。 書き込み用ではなく読み出し用の電圧を備えた図６の回路図である。 米国特許出願番号１０／４０３，８４４でさらに説明されている３次元メモリアレイの一部を示す図であり、有用なワードラインレイアウトを示している。 図８の電流ミラー構造内の電流とパルス幅を制御する構造を示す図である。 図８の電流ミラー構造内の電流とパルス幅を制御する他の構造を示す図である。

Claims (33)

1. 各々がダイオードとメモリ材料を備えており、前記メモリ材料が熱的起動によって一つの状態から別の状態に可逆的に切り替え可能であり、各々がワードラインとビットラインの間に直列に接続されたメモリセルのアレイを備えている集積回路において、非選択メモリセルを妨害せずに１つまたは複数の選択メモリセルを読み出す方法であって、
   前記選択メモリセルに接続されている第１の制御ラインの電圧を第１電圧に制御し、
   前記選択メモリセルに接続されている第２の制御ラインの電圧を第３電圧に制御し、
   非選択メモリセルに接続されている第３の制御ラインの電圧を第４電圧に制御することを備えており、
   前記第１の制御ラインは前記ワードラインと前記ビットラインの一方であり、
   前記第１の制御ラインが前記ビットラインである場合には前記第２の制御ラインおよび前記第３の制御ラインは前記ワードラインであり、前記第１の制御ラインが前記ワードラインである場合には前記第２の制御ラインおよび前記第３の制御ラインは前記ビットラインであり、
   前記第１の制御ラインの電圧は、書き込み処理においては第２電圧に制御され、
   前記第２の電圧は前記第４の電圧よりも高く、前記第４の電圧は前記第１の電圧よりも高いか前記第１の電圧と略同一であり、前記第１の電圧は前記第３の電圧よりも高く、
   前記第１の電圧と前記第３の電圧との差は前記ダイオードの閾値電圧よりも大きく、
   前記第２の電圧と前記第４の電圧との差は前記ダイオードの閾値電圧よりも小さい、方法。
2. 各々がダイオードとメモリ材料を備えており、前記メモリ材料が熱的起動によって一つの状態から別の状態に可逆的に切り替え可能であり、各々がワードラインとビットラインの間に直列に接続されたメモリセルのアレイを備えている集積回路において、非選択メモリセルを妨害せずに１つまたは複数の選択メモリセルを書き込む方法であって、
   前記選択メモリセルに接続されている第１の制御ラインの電圧を第２電圧に制御し、
   前記選択メモリセルに接続されている第２の制御ラインの電圧を第３電圧に制御し、
   非選択メモリセルに接続されている第３の制御ラインの電圧を第４電圧に制御することを備えており、
   前記第１の制御ラインは前記ワードラインと前記ビットラインの一方であり、
   前記第１の制御ラインが前記ビットラインである場合には前記第２の制御ラインおよび前記第３の制御ラインは前記ワードラインであり、前記第１の制御ラインが前記ワードラインである場合には前記第２の制御ラインおよび前記第３の制御ラインは前記ビットラインであり、
   前記第１の制御ラインの電圧は、読み出し処理においては第１電圧に制御され、
   前記第２の電圧は前記第４の電圧よりも高く、前記第４の電圧は前記第１の電圧よりも高いか前記第１の電圧と略同一であり、前記第１の電圧は前記第３の電圧よりも高く、
   前記第１の電圧と前記第３の電圧との差は前記ダイオードの閾値電圧よりも大きく、
   前記第２の電圧と前記第４の電圧との差は前記ダイオードの閾値電圧よりも小さい、方法。
3. 前記メモリ材料が、相変化材料を備えている請求項１または２に記載の方法。
4. 前記第１の制御ラインの電圧および前記第２の制御ラインの電圧を制御し、
   １つまたは複数の選択メモリセルにかかる電圧降下が非選択のメモリセルにかかる電圧降下より大きくなるようにする請求項１または２に記載の方法。
5. １つまたは複数のメモリセルに接続されている前記第１の制御ラインの電圧を制御することが、１つまたは複数の選択メモリセルに接続されているワードライン上の電圧を制御することを含み、
   １つまたは複数の選択メモリセルに接続されている前記第２の制御ラインの電流を制御することが、１つまたは複数の選択メモリセルに接続されているビットライン上の電流を制御することを含む請求項１または２に記載の方法。
6. １つまたは複数の選択メモリセルに接続されているワードライン上の電圧が、メモリセルのアレイに適用される最低電圧になり、１つまたは複数の選択メモリセルに接続されているビットラインの電流が、電流ミラーによって選択された値まで引き寄せられる請求項５に記載の方法。
7. １つまたは複数の選択メモリに接続されているワードライン上の電圧が、１つまたは複数の選択メモリセルに接続されていないビットライン上の電圧より高い電圧になり、１つまたは複数の選択メモリセルに接続されているビットラインが、電流ミラーによって選択された値まで引き寄せられる請求項５に記載の方法。
8. 電流が、１つまたは複数の選択メモリセルに接続されていないワードライン上の電圧より高い電圧を備えた電源から供給される請求項６に記載の方法。
9. １つまたは複数の選択メモリセルに接続されている前記第１の制御ラインの電圧を制御することが、選択メモリセルに接続されているビットライン上の電圧を制御することを含み、１つまたは複数の選択メモリセルに接続されている前記第２の制御ラインの電流を制御することが、選択メモリセルに接続されているワードライン上の電流を制御することを含む請求項１または２に記載の方法。
10. １つまたは複数の選択メモリセルに接続されている前記第１の制御ラインの電圧を制御することが、ワードライン上の電圧を制御することを含み、
    １つまたは複数の選択メモリセルに接続されている前記第２の制御ラインの電圧を制御することが、第一メモリセルに接続されている第一ビットライン上の電流を制御することと、第二メモリセルに接続されている第二ビットライン上の電流を制御することを含む請求項１または２に記載の方法。
11. 前記第一メモリセルに接続されている第一ビットライン上の電流を制御することが、第一メモリセルに第一電流ミラーを接続することを含み、
    前記第二メモリセルに接続されている第二ビットライン上の電流を制御することが、第二メモリセルに第二電流ミラーを接続することを含む請求項１０に記載の方法。
12. 前記第一電流ミラーと第二電流ミラーが、前記第一メモリセルと第二メモリセル内の相変化材料を異なる状態にする請求項１１に記載の方法。
13. 前記第一電流ミラーが、前記第二電流ミラーによって供給される電流より少なくとも５０％大きな電流を供給する請求項１１に記載の方法。
14. 前記第二電流ミラーが前記第二メモリセルに電流を供給する期間の少なくとも二倍の期間、前記第一電流ミラーが前記第一メモリセルに電流を供給する請求項１１に記載の方法。
15. 複数の選択メモリセルを書き込むことが、第二の複数のビットラインを非選択バイアス電圧までバイアスしている間に、第一の複数のビットラインに接続されているメモリセルを書き込むことを含む請求項１または２に記載の方法。
16. 前記第一の複数のビットラインに接続されているメモリセルを書き込むことが、ワードラインによって選択された他のメモリセルを非選択バイアス電圧まで保持している間に、ワードラインによって選択されたワードの一部を同時に書き込むことを含む請求項１５に記載の方法。
17. 前記メモリセルが、基板上の複数の層によって形成された請求項１または２に記載の方法。
18. 複数の層の一層より多くの層上のメモリセルを同時に書き込む請求項１または２に記載の方法。
19. 相変化メモリ素子を含むメモリセルを有する集積回路においてメモリセルから読み出すための集積回路内の構造であって、
    マスタアームとスレーブアームを備え、マスタアームが制御電流を受け取り、スレーブアームが被制御電流を提供する電流ミラーと、
    電流ミラーと直列で、一つのパルス幅に対してオンにするための制御端子を備え、前記パルス幅中に出力端子に被制御電流を供給するパルス幅制御トランジスタと、
    被制御電流と非選択制御ライン電圧を受け取り、駆動制御信号に応じて制御ラインに提供する被制御電流と非選択制御ライン電圧を選択し、相変化メモリ素子を含む少なくとも一つのメモリセルに被制御電流を提供する制御ライン駆動器と、を備え、
    前記被制御電流は、選択メモリセルに接続されている第１の制御ラインの電圧を第１電圧に制御し、選択メモリセルに接続されている第２の制御ラインの電圧を第３電圧に制御し、非選択メモリセルに接続されている第３の制御ラインの電圧を第４電圧にさらに制御しており、
    前記第１の制御ラインはワードラインとビットラインの一方であり、
    前記第１の制御ラインが前記ビットラインである場合には前記第２の制御ラインおよび前記第３の制御ラインは前記ワードラインであり、前記第１の制御ラインが前記ワードラインである場合には前記第２の制御ラインおよび前記第３の制御ラインは前記ビットラインであり、
    前記第１の制御ラインの電圧は、書き込み処理においては第２電圧に制御され、
    前記第２の電圧は前記第４の電圧よりも高く、前記第４の電圧は前記第１の電圧よりも高いか前記第１の電圧と略同一であり、前記第１の電圧は前記第３の電圧よりも高く、
    前記第１の電圧と前記第３の電圧との差は前記ダイオードの閾値電圧よりも大きく、
    前記第２の電圧と前記第４の電圧との差は前記ダイオードの閾値電圧よりも小さい、構造。
20. 相変化メモリ素子を含むメモリセルを有する集積回路においてメモリセルに書き込むための集積回路内の構造であって、
    マスタアームとスレーブアームを備え、マスタアームが制御電流を受け取り、スレーブアームが被制御電流を提供する電流ミラーと、
    電流ミラーと直列で、一つのパルス幅に対してオンにするための制御端子を備え、前記パルス幅中に出力端子に被制御電流を供給するパルス幅制御トランジスタと、
    被制御電流と非選択制御ライン電圧を受け取り、駆動制御信号に応じて制御ラインに提供する被制御電流と非選択制御ライン電圧を選択し、相変化メモリ素子を含む少なくとも一つのメモリセルに被制御電流を提供する制御ライン駆動器と、を備え、
    前記被制御電流は、選択メモリセルに接続されている第１の制御ラインの電圧を第２電圧に制御し、選択メモリセルに接続されている第２の制御ラインの電圧を第３電圧に制御し、非選択メモリセルに接続されている第３の制御ラインの電圧を第４電圧にさらに制御しており、
    前記第１の制御ラインはワードラインとビットラインの一方であり、
    前記第１の制御ラインが前記ビットラインである場合には前記第２の制御ラインおよび前記第３の制御ラインは前記ワードラインであり、前記第１の制御ラインが前記ワードラインである場合には前記第２の制御ラインおよび前記第３の制御ラインは前記ビットラインであり、
    前記第１の制御ラインの電圧は、読み出し処理においては第１電圧に制御され、
    前記第２の電圧は前記第４の電圧よりも高く、前記第４の電圧は前記第１の電圧よりも高いか前記第１の電圧と略同一であり、前記第１の電圧は前記第３の電圧よりも高く、
    前記第１の電圧と前記第３の電圧との差は前記ダイオードの閾値電圧よりも大きく、
    前記第２の電圧と前記第４の電圧との差は前記ダイオードの閾値電圧よりも小さい、構造。
21. 前記駆動制御信号が、復号器からの出力信号である請求項１９または２０に記載の構造。
22. さらに除外制御デバイスを備えており、前記パルス幅制御トランジスタがオフのとき、前記除外制御デバイスによってビットライン駆動器が非選択ビットライン電圧を印加する請求項１９または２０に記載の構造。
23. 前記パルス幅制御トランジスタがオフのとき、前記除外制御デバイスが、前記ビットイン駆動部に被制御電流を提供するための端子に非選択ビットライン電圧を接続する請求項２２に記載の構造。
24. さらに、第二スレーブアームと直列の第二パルス幅制御トランジスタによって制御されるように、第二電流ミラーの第二スレーブアームから第二の被制御電流を受け取る第二ビットライン駆動器を備えており、第二ビットライン駆動器が駆動制御信号によって制御される請求項１９または２０に記載の構造。
25. 前記ビットライン駆動器がビットラインに非選択ビットライン電圧を提供する際、前記第二ビットライン駆動器が第二ビットラインに第二の被制御電流を提供する請求項２４に記載の構造。
26. 前記ビットライン駆動器がビットラインに被制御電流を提供する際、前記第二ビットライン駆動器が第二ビットラインに第二の被制御電流を提供する請求項２４に記載の構造。
27. 前記第二の被制御電流が、被制御電流と実質的に異なる請求項２６に記載の構造。
28. ビットラインと第二ビットラインが、異なるメモリセル層内にある請求項２４に記載の構造。
29. さらに、パルス幅を制御するためのパルス幅制御器を備えている請求項１９または２０に記載の構造。
30. パルス幅制御器が、メモリセルをリセットするためにパルス幅を約２００ｎｓにし、メモリセルを設定するために５００〜１０００ｎｓにする請求項２９記載の構造。
31. 制御電流が、メモリセルを設定するために被制御電流を約２０μＡにし、メモリセルをリセットするために約１００μＡにする請求項１９または２０に記載の構造。
32. 相変化メモリ素子を含むメモリセルが、それぞれ一つの相変化メモリ素子と直列のダイオードを備えている請求項１９または２０に記載の構造。
33. 基板上の複数の層内にメモリセルを形成した請求項１９または２０に記載の構造。

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