KR100701693B1 - 상변환 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 상변환막의 상변화에 필요한 쓰기 전류를 균일하게 낮춘 상변환 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변환 기억 소자는, 하부패턴이 구비된 반도체기판; 상기 하부패턴을 덮도록 반도체기판 상에 형성된 제1산화막; 상기 제1산화막 내에 플러그 형태로 형성된 하부전극콘택; 상기 하부전극콘택을 포함한 제1산화막 상에 형성된 나노 크기 절연막; 상기 나노 크기 절연막 상에 형성된 상변환막; 상기 상변환막 상에 형성된 상부전극; 상기 하부전극콘택, 나노 크기 절연막, 상변환막 및 상부전극이 적층되어 구성된 상변환 셀을 덮도록 기판 결과물의 전면 상에 형성된 제2산화막; 및 상기 제2산화막 내에 상부전극과 콘택하도록 금속배선;을 포함하는 것을 특징으로 한다. 여기서, 상기 나노 크기 절연막은 실리콘산화막(SiO2), 알루미늄산화막(Al2O3), 하프늄산화막(HfO2) 또는 지르콘산화막(ZrO2) 중 어느 하나로 이루어지거나, 실리콘질화막(SiN) 또는 알루미늄질화막(AlN) 중 어느 하나로 이루어진다.

Description

상변환 기억 소자 및 그의 제조방법{Phase change RAM device and method of manufacturing the same}
도 1은 종래의 상변환 기억 소자를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 다른 실시예에 따른 상변환 기억 소자를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 반도체기판 21 : 제1산화막
22 : 하부전극콘택 23 : 나노 크기 절연막
24 : GST막 25 : 상부전극
26 : 제2산화막 27 : 콘택홀
28 : 상부전극콘택 29 : 금속배선
31 : 하부전극
본 발명은 상변환 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 상변환막의 상변화에 필요한 쓰기 전류를 균일하게 낮춘 상변환 기억 소자 및 그의 제조방법에 관한 것이다.
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory: RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다.
또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서, 최근들어 상변환 기억 소자(Phase Change RAM)가 제안되었다.
상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하게 된다.
다시말해, 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 쓰기 및 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 이러한 상변환 기억 소자에 있어서, 상변환막의 상변화를 위해서는 전류 흐름이 1㎃ 이상이 요구되며, 이에 따라, 상변환막과 전극과의 접촉 면적을 작게 하여 상기 상변환막의 상변화에 필요한 전류를 낮추어야만 한다.
도 1은 기제안된 종래의 상변환 기억 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 소자분리막에 의해 한정된 반도체기판(1)의 액티브영역 상에 게이트들(4)이 형성되어져 있고, 상기 게이트(4) 양측의 기판 표면 내에는 접합영역(도시안됨)이 형성되어 있다.
상기 게이트들(4)을 덮도록 기판(1)의 전면 상에 층간절연막(5)이 형성되어져 있고, 상변환 셀이 형성될 영역과 접지전압(Vss)이 인가될 영역의 층간절연막 부분 내에는 각각 제1텅스텐플러그(6a)과 제2텅스텐플러그(6b)가 형성되어져 있다.
상기 제1 및 제2텅스텐플러그(6a, 6b)를 포함한 층간절연막(5) 상에 제1산화막(7)이 형성되어져 있으며, 자세하게 도시되지는 않았으나, 다마신(Damascene) 공정에 따라 상변환 셀이 형성될 영역에는 제1텅스텐플러그(6a)와 콘택하게 도트(dot) 형태의 금속패드(8)가 형성되어 있고, 접지전압이 인가될 영역에는 상기 제2텅스텐플러그(6b)와 콘택하게 바(bar) 형태의 접지라인(Vss line; 9)이 형성되어 있다.
금속패드(8) 및 접지라인(9)을 포함한 제1산화막(7) 상에는 제2산화막(10)이 형성되어져 있으며, 상변환 셀이 형성될 영역의 제2산화막(10) 내에는 금속패드(8)와 콘택하게 플러그 형태의 하부전극콘택(11)이 형성되어 있다.
상기 상변환 셀이 형성될 제2산화막 부분 상에 하부전극콘택(11)과 콘택하게 패턴 형태로 상변환막(12)과 상부전극(13)이 적층되어져 있고, 이를 통해, 플러그 형태의 하부전극, 즉, 하부전극콘택(11)과 그 위에 적층된 상변환막(12) 및 상부전극(13)으로 구성되는 상변환 셀이 구성되어 있다.
그리고, 상기 상변환 셀을 덮도록 제2산화막(10) 상에 제3산화막(14)이 형성되어져 있으며, 상기 제3산화막(14) 내에는 상부전극(13)과 콘택하게 플러그 형태의 상부전극콘택(15)이 형성되어 있고, 상기 제3산화막(14) 상에는 상기 상부전극콘택(15)과 콘택하는 금속배선(15)이 형성되어 있다.
그러나, 종래의 상변환 기억 소자는 다음과 같은 문제점이 있다.
전술한 바와 같이, 상변환 기억 소자는 상변환막의 안정적인 상변화를 위해 전극과 상변환막간 접촉면적, 보다 구체적으로, 하부전극콘택과 상변환막간 접촉면적을 작게 하는 것이 필요하다. 이에, 상기 하부전극콘택을 작은 크기로 형성해야 하며, 이를 위해, 종래에는 하부전극콘택을 ArF 노광 공정에 비해 해상도가 더 높은 E-빔(Electron-beam) 노광 공정을 이용해서 형성하고 있다.
그런데, E-빔 노광 공정을 이용하여 하부전극콘택을 형성할 경우, 상기 하부전극콘택의 크기가 기판 전 영역에 대해서 균일하게 형성되지 못한다. 이에 따라, 하부전극콘택과 상변환막간 접촉면적인 기판 전 영역에 대해서 위치 별로 상이해지므로, 쓰기 전류 범위(writing current range)가 커질 수 밖에 없으며, 그래서, 상변환 기억 소자의 안정적인 전기적 특성을 확보하지 못하게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 상변환막의 상변화에 필요한 쓰기 전류를 균일하게 낮춘 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상변환막의 상변화에 필요한 쓰기 전류를 균일하게 낮춤으로써 안정적인 전기적 특성이 확보되도록 한 상변환 기억 소자 및 그의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 하부패턴이 구비된 반도체기 판; 상기 하부패턴을 덮도록 반도체기판 상에 형성된 제1산화막; 상기 제1산화막 내에 플러그 형태로 형성된 하부전극콘택; 상기 하부전극콘택을 포함한 제1산화막 상에 형성된 나노 크기 절연막; 상기 나노 크기 절연막 상에 형성된 상변환막; 상기 상변환막 상에 형성된 상부전극; 상기 하부전극콘택, 나노 크기 절연막, 상변환막 및 상부전극이 적층되어 구성된 상변환 셀을 덮도록 기판 결과물의 전면 상에 형성된 제2산화막; 및 상기 제2산화막 내에 상부전극과 콘택하도록 금속배선;을 포함하는 상변환 기억 소자를 제공한다.
상기 나노 크기 절연막은 1∼9㎚의 두께를 갖는다.
상기 나노 크기 절연막은 실리콘산화막(SiO2), 알루미늄산화막(Al2O3), 하프늄산화막(HfO2) 또는 지르콘산화막(ZrO2) 중 어느 하나로 이루어진다.
상기 나노 크기 절연막은 실리콘질화막(SiN) 또는 알루미늄질화막(AlN) 중 어느 하나로 이루어진다.
상기한 본 발명의 상변환 기억 소자는 하부전극콘택을 포함한 제1산화막과 나노 크기 절연막 사이에 개재된 하부전극을 더 포함한다.
상기 금속배선은 상부전극과 콘택하게 제2산화막 내에 플러그 형태로 형성된 상부전극콘택을 포함하며, 상기 금속배선과 상부전극콘택은 일체형으로 이루어진다.
또한, 본 발명은, 하부패턴을 구비한 반도체기판을 제공하는 단계; 상기 하부패턴을 덮도록 기판 전면 상에 제1산화막을 형성하는 단계; 상기 제1산화막 내에 플러그 형태로 하부전극콘택을 형성하는 단계; 상기 하부전극콘택을 포함한 제1산 화막 상에 나노 크기 절연막을 형성하는 단계; 상기 나노 크기 절연막 상에 차례로 상변환막과 상부전극을 형성하는 단계; 상기 하부전극콘택, 나노 크기 절연막, 상변환막 및 상부전극이 적층되어 구성된 상변환 셀을 덮도록 기판 결과물의 전면 상에 제2산화막을 형성하는 단계; 상기 제2산화막을 식각하여 상부전극을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 제2산화막 상에 금속막을 증착하는 단계; 및 상기 금속막을 패터닝하여 제2산화막 내에 상부전극과 콘택하는 상부전극콘택을 형성함과 아울러 상기 제2산화막 상에 상부전극콘택과 콘택하는 금속배선을 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다.
상기한 본 발명에 따른 상변환 기억 소자의 제조방법은 상기 하부전극콘택을 형성하는 단계 후, 그리고, 상기 나노 크기 절연막을 형성하는 단계 전, 상기 하부전극콘택을 포함한 제1산화막 상에 하부전극을 형성하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.
본 발명은 하부전극콘택 상에 나노미터(㎚) 두께를 갖는 나노 크기 절연막(Nano size insulator)을 형성하고, 이러한 나노 크기 절연막 상에 상변환막과 상부전극을 형성한다. 이렇게 하면, 상기 나노 크기 절연막이 절연체가 아닌 일종의 히터 역할을 하게 되어 전류밀도가 높아지는 바, 상변환막의 상변화에 필요한 쓰기 전류를 낮출 수 있게 된다.
따라서, 본 발명은 하부전극콘택과 상변환막간 접촉면적을 작게 하는 방법이 아닌 상기 하부전극콘택과 상변환막 사이에 나노 크기 절연막을 개재시키는 방법으로 상변환막의 상변화에 필요한 쓰기 전류를 낮춤으로써, 종래와 비교해 균일도를 확보할 수 있고, 그래서, 상변환 기억 소자의 전기적 특성을 개선시킬 수 있다.
또한, 결정질 상태와 비정질 상태를 오가는 상변환막의 상변화시에는 하부전극콘택과 상변환막의 계면에서 상기 상변환막의 부피 변화가 일어나 계면 특성이 취약해지며, 이에 따라, 상변환 기억 소자의 쓰기 및 읽기 동작이 반복되면, 상기 계면 특성이 취약해지면서 결정질 상태에서 더이상 비정질 상태로의 상변화가 일어나지 않고 상기 결정질 상태로 고정되는 스턱(stuck) 현상이 일어나게 된다. 그러나, 본 발명의 경우는 상기 하부전극콘택과 상변환막 사이에 나노 크기 절연막을 개재되므로, 하부전극콘택과 상변환막간 계면 특성이 취약해지는 현상 및 상기 상변환막이 결정질 상태로 고정되는 스턱 현상은 방지되고, 그래서, 쓰기 및 읽기 동작을 반복하는 프로그래밍 싸이클(programming cycle)에 따른 특성 저하가 방지된다.
게다가, 본 발명은 하부전극콘택의 크기를 줄여 쓰기 전류를 낮추는 방식이 아니므로 상기 하부전극콘택의 형성을 E-빔 공정이 아닌 KrF 또는 ArF 공정을 이용할 수 있으며, 이에 따라서, 기존 노광 공정을 그래로 이용하는 것으로 인해 공정 개발 비용을 절감할 수 있다.
자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 소정의 하부패턴(미도시)이 구비된 반도체기판(20) 상에 상기 하부패턴을 덮도록 제1산화막(21)을 형성한다. 그런다음, 상기 제1산화막(21)을 식각하여 하부패턴 또는 기판(20)을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 실리콘막 또는 금속막과 같은 도전막을 매립시켜 플러그 형태의 하부전극콘택(22)을 형성한다. 여기서, 상기 콘택홀을 형성은, 바람직하게, E-빔 노광 공정 대신에 공정 개발이 완성된 KrF 또는 ArF 공정을 이용하여 진행한다.
도 2b를 참조하면, 하부전극콘택(22)을 포함한 제1산화막(21) 상에 1∼9㎚의 두께를 갖는 나노 크기 절연막(23)을 형성한다. 이때, 상기 나노 크기 절연막(23) 물질로서는 실리콘산화막(SiO2), 알루미늄산화막(Al2O3), 하프늄산화막(HfO2) 또는 지르콘산화막(ZrO2)과 같은 산화막이나, 실리콘질화막(SiN) 또는 알루미늄질화막(AlN)과 같은 질화막 등을 이용한다.
여기서, 일반적으로 절연막은 100Å 이상의 두께를 갖게 되면, 그 자체로 절연체가 된다. 이에, 본 발명은 100Å 이하의 두께, 즉, 나노미터(㎚) 두께를 갖도록 함으로써, 상기 나노 크기 절연막(23)이 절연 역할이 아닌 히터 역할을 하도록 하는 것이다.
도 2c를 참조하면, 상기 나노 크기 절연막(23) 상에 상변환막(24)과 상부전극(25)을 차례로 형성한 후, 이들을 패터닝하여 하부전극콘택(22), 나노 크기 절연막(23), 상변환막(24) 및 상부전극(25)의 적층 구조로 이루어진 상변환 셀을 형성한다.
도 2d를 참조하면, 상변환 셀이 형성된 기판 결과물의 전면 상에 제2산화막 (26)을 형성한 후, 에치백 또는 CMP 공정을 이용해서 표면을 평탄화시킨다. 그런다음, 공지의 공정에 따라 상기 제2산화막(26)을 식각하여 상부전극(25)을 노출시키는 콘택홀(27)을 형성한다.
도 2e를 참조하면, 상기 콘택홀(27)을 매립하도록 제2산화막(26) 상에 금속막을 증착한다. 그런다음, 공지의 공정에 따라 상기 금속막을 패터닝하여 콘택홀(27) 내에 상부전극(25)과 콘택하는 상부전극콘택(28)을 형성함과 동시에 상기 제2산화막(26) 상에 금속배선(29)을 형성한다. 여기서, 상기 상부전극콘택(28)과 금속배선(29)은 바람직하게 일체형으로 형성된다.
이후, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 상변환 기억 소자의 제조를 완성한다.
한편, 상기한 본 발명의 실시예에서는 나노 크기 절연막을 하부전극콘택을 포함한 제1산화막 상에 형성하였지만, 도 3에 도시된 바와 같이, 본 발명의 다른 실시예로서 하부전극콘택을 포함한 제1산화막 상에 하부전극(31)을 형성한 후, 상기 하부전극(31) 상에 나노 크기 절연막(23)과 상변환막(24)을 차례로 형성할 수 있다.
이 경우, 상기 나노 크기 절연막(23)이 하부전극(31) 상에 형성되는 것으로 인해 전류 경로를 작게 하여 자기-가열(self-heating)되도록 할 수 있으며, 따라서, 이 실시예의 상변환 기억 소자는 이전 실시예의 그것과 비교해 접촉면적을 크게 할 수 있어서 상대적으로 부피 변화의 영향을 줄일 수 있고, 그래서, 상변환막의 상변화에 필요한 전류를 보다 낮게 할 수 있다.
이상에서와 같이, 본 발명의 상변환 기억 소자에 따르면, 하부전극콘택으로부터 상부전극으로 전류 경로가 형성될 때, 상기 하부전극콘택 상에 형성되어 있는 나노 크기 절연막이 일종의 히터 역할을 하여 하부전극콘택과 상변환막간 직렬 저항을 높이므로, 상기 상변환막의 상변화에 필요한 전류를 종래와 비교해 효과적으로 낮출 수 있다.
또한, 본 발명은 나노 크기 절연막(24)의 두께를 조절함에 따라 전류밀도의 조절이 가능하므로, 하부전극콘택의 크기 조절을 통해 상기 하부전극콘택과 상변환막간 접촉면적을 조절하여 전류밀도를 제어하는 종래와 비교해 균일도의 확보가 용이하다.
게다가, 본 발명은 쓰기 전류를 줄이게 됨에 따라 트랜지스터의 크기를 작게 할 수 있으므로, 셀 크기를 줄일 수 있어서 셀 효율 또한 높일 수 있다.
아울러, 종래에는 상변환막의 상변화가 매우 작은 하부전극콘택과의 계면에서 이루어지게 되어 상기 상변환막의 상변화시에 부피 변화가 일어나게 되고, 이에 따라, 상변환막의 결정질 상태가 고정되는 스턱 현상이 많이 발생되지만, 본 발명의 경우는 하부전극콘택과 상변환막간 접촉면적이 작지 않기 때문에 상변환막의 스턱 현상을 방지할 수 있으며, 그래서, 프로그래밍 싸이클 수에 따른 개선 효과가 높다.
부가해서, 본 발명은 상변환막의 상변화에 필요한 전류를 하부전극콘택의 크기를 줄여 낮추는 방식을 이용하지 않으므로, 상기 하부전극콘택의 형성을 E-빔 공 정이 아닌 KrF 또는 ArF 공정을 이용할 수 있으며, 이에 따라, 공정 개발 비용을 절감할 수 있다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.

Claims (12)

  1. 하부패턴이 구비된 반도체기판;
    상기 하부패턴을 덮도록 반도체기판 상에 형성된 제1산화막;
    상기 제1산화막 내에 플러그 형태로 형성된 하부전극콘택;
    상기 하부전극콘택을 포함한 제1산화막 상에 형성된 나노 크기 절연막;
    상기 나노 크기 절연막 상에 형성된 상변환막;
    상기 상변환막 상에 형성된 상부전극;
    상기 하부전극콘택, 나노 크기 절연막, 상변환막 및 상부전극이 적층되어 구성된 상변환 셀을 덮도록 기판 결과물의 전면 상에 형성된 제2산화막; 및
    상기 제2산화막 내에 상부전극과 콘택하도록 금속배선;을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  2. 제 1 항에 있어서,
    상기 나노 크기 절연막은 1∼9㎚의 두께를 갖는 것을 특징으로 하는 상변환 기억 소자.
  3. 제 1 항에 있어서,
    상기 나노 크기 절연막은 실리콘산화막(SiO2), 알루미늄산화막(Al2O3), 하프늄산화막(HfO2) 및 지르콘산화막(ZrO2)으로 구성된 그룹으로부터 선택되는 어느 하 나로 이루어진 것을 특징으로 하는 상변환 기억 소자.
  4. 제 1 항에 있어서,
    상기 나노 크기 절연막은 실리콘질화막(SiN) 또는 알루미늄질화막(AlN)으로 이루어진 것을 특징으로 하는 상변환 기억 소자.
  5. 제 1 항에 있어서,
    상기 하부전극콘택을 포함한 제1산화막과 상기 나노 크기 절연막 사이에 개재된 하부전극을 더 포함하는 것을 특징으로 하는 상변환 기억 소자.
  6. 제 1 항에 있어서,
    상기 금속배선은 상부전극과 콘택하게 제2산화막 내에 플러그 형태로 형성된 상부전극콘택을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  7. 제 6 항에 있어서,
    상기 금속배선과 상부전극콘택은 일체형으로 이루어진 것을 특징으로 하는 상변환 기억 소자.
  8. 하부패턴을 구비한 반도체기판을 제공하는 단계;
    상기 하부패턴을 덮도록 기판 전면 상에 제1산화막을 형성하는 단계;
    상기 제1산화막 내에 플러그 형태로 하부전극콘택을 형성하는 단계;
    상기 하부전극콘택을 포함한 제1산화막 상에 나노 크기 절연막을 형성하는 단계;
    상기 나노 크기 절연막 상에 차례로 상변환막과 상부전극을 형성하는 단계;
    상기 하부전극콘택, 나노 크기 절연막, 상변환막 및 상부전극이 적층되어 구성된 상변환 셀을 덮도록 기판 결과물의 전면 상에 제2산화막을 형성하는 단계;
    상기 제2산화막을 식각하여 상부전극을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하도록 제2산화막 상에 금속막을 증착하는 단계; 및
    상기 금속막을 패터닝하여 제2산화막 내에 상부전극과 콘택하는 상부전극콘택을 형성함과 아울러 상기 제2산화막 상에 상부전극콘택과 콘택하는 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 나노 크기 절연막은 1∼9㎚의 두께로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 나노 크기 절연막은 실리콘산화막(SiO2), 알루미늄산화막(Al2O3), 하프늄산화막(HfO2) 및 지르콘산화막(ZrO2)으로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 나노 크기 절연막은 실리콘질화막(SiN) 또는 알루미늄질화막(AlN)으로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 하부전극콘택을 형성하는 단계 후, 그리고, 상기 나노 크기 절연막을 형성하는 단계 전,
    상기 하부전극콘택을 포함한 제1산화막 상에 하부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
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