JPH08330944A

JPH08330944A - 半導体デバイス

Info

Publication number: JPH08330944A
Application number: JP6453696A
Authority: JP
Inventors: Norimitsu Sako; 則光迫
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1995-03-24
Filing date: 1996-03-21
Publication date: 1996-12-13
Anticipated expiration: 2016-03-21
Also published as: JP3361006B2

Abstract

(57)【要約】【課題】本発明は、いわゆるＰＬＤ，ＦＰＧＡ等と呼
ばれる、完成した製品に所定のデータを書き込むことに
よって所望の回路動作を実現する半導体デバイスに関
し、書込みを容易化する。【解決手段】アンチヒューズ３１に、そのアンチヒュ
ーズ３１を遮断状態から書込状態へと変化させる書込用
電流を供給する書込モードと、上記アンチヒューズに、
そのアンチヒューズの状態をセンスするためのセンス用
電流を供給するセンスモードと、書込みが行なわれた上
記アンチヒューズに、追加書込みを行なうための追加書
込用電流を供給する追加書込モードとに切替自在な定電
流回路を備えた。書込みモードにおいてはＰＭＯＳトラ
ンジスタ４０１，３７からなるミラー回路でアンチヒュ
ーズ３１に電流を流し絶縁破壊をコンパレータ４２で検
知した後所定時間経過前は大きな電流を流し、所定時間
経過後小さい電流に切り換える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＰＬＤ、
ＦＰＧＡ等と呼ばれる、完成した製品に所定のデータを
書き込むことによって所望の回路動作を実現することの
できる半導体デバイスに関する。

【０００２】

【従来の技術】近年、ＰＬＤ、ＦＰＧＡ等と呼ばれるプ
ログラマブルな半導体デバイスが広く使われるようにな
ってきている。このようなプログラマブルな半導体デバ
イスは製品完成後にプログラミングデータを書き込むこ
とによって、所望の回路配線が完成し所望の回路動作が
実現することから、特に少量多品種の用途に向いてい
る。

【０００３】このような半導体デバイスにおける、書込
みデータに応じた回路配線を実現する方式にも種々の方
式があるが、そのうちの１つに、回路配線の途中にヒュ
ーズを備えておき、そのヒューズを溶断させるか否かに
より所望の回路配線を実現する方式がある。また近年で
はヒューズに代わり、いわゆるアンチヒューズを用いる
方式が注目されてきている。アンチヒューズとは、通常
の動作電圧よりも高い電圧が印加されると、それまで絶
縁状態（以下、「オフ状態」と称する）にあったもの
が、絶縁破壊等により導通状態（以下、「オン状態」と
称する）に遷移する素子をいい、いわゆるビアホール１
つ分等極めて小さな寸法で半導体集積回路内に作り込む
ことができ、ヒューズよりも高集積化に適する素子とし
て注目されている。

【０００４】アンチヒューズへのデータ書込み方式につ
いて、例えば特開平３−２２５８６４号公報に１つの提
案がある。この提案の書込み方式は、ＰＲＯＭに備えら
れたワード線とビット線間に所定の電圧を印加してその
ＰＲＯＭの拡散層上に形成されたアンチヒューズをオフ
状態からオン状態へと変化させるという定電圧書込み方
式である。

【０００５】アンチヒューズへのデータ書込み方式につ
いて、欧州特許公開０６２６７２６号公報にも１つの提
案がある。このデータ書込み方式は、アンチヒューズを
備えた各配線ブロック毎に、そのブロック内のアンチヒ
ューズに定電圧を加えて書込みを行ない、その後そのア
ンチヒューズにセンス電流を流して書込まれているか否
かをチェックし、書込済なら追加書込みを行うという方
式のものである。

【０００６】さらに、ＰＣＴ／ＵＳ９２／０６２０６号
公報，ＵＳＰ５２４３２２６号公報，ＵＳＰ５３０２５
４６号公報には、やはり定電圧書込み方式を採用し、書
込電圧を印加する前にアンチヒューズにつながる配線要
素を中間電位にプリチャージする技術や、書込みを行な
った後その書込時に印加した電圧の方向とは逆方向に電
圧を印加してオン状態に移行したアンチヒューズのオン
抵抗を小さくする技術が開示されており、また特表平６
−５０６０９８号公報，ＰＣＴ／ＵＳ９２／０１９９４
号公報，ＵＳＰ５３１３１１９号公報には、やはり定電
圧書込み方式を採用し、書き込むべきアンチヒューズに
だけ高い書込電圧を印加し、他のアンチヒューズには中
間電位を印加する技術が開示されている。

【０００７】この定電圧書込み方式については、上記以
外にも、文献「ＩＥＥＥ１９９４ＣＵＳＴＯＭＩＮ
ＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴＳＣＯＮＦＥＲＥ
ＮＣＥ９．３ＰｒｏｇｒａｍｍｉｎｇＡｎｔｉｆ
ｕｓｅｉｎＣｒｏｓｓｐｏｉｎｔ’ｓＦＰＧＡ」
の中で、各ＦＰＧＡメーカ（Ａｃｔｅｌ，Ｑｕｉｃｋｌ
ｏｇｉｃＣｒｏｓｓｐｏｉｎｔ）による定電圧書込み
方式が紹介されている。

【０００８】この定電圧書込方式の問題点の１つは、ア
ンチヒューズに定電圧を印加してそのアンチヒューズを
オフ状態からオン状態に変化させている点にある。オフ
状態にあったアンチヒューズが絶縁破壊等によりオン状
態に遷移すると抵抗値が小さくなるため、過大な電流が
比較的長時間（例えば１〜１０ｍｓｅｃ）流れ、従って
過大な発熱によりアンチヒューズの抵抗値が大きくばら
つき、さらに溶断を生じて再度オフ状態となってしまう
場合もある。例えば、本発明者らの実験によると、０．
１〜２０ｍＡの範囲内で電流がクランプされた定電圧書
込み方式の場合、そのアンチヒューズの抵抗値は４０Ω
〜１ＫΩの範囲内でばらついており、遅延時間やタイミ
ングスキュー等が大きくなるため高速駆動用のＰＲＯＭ
やＰＬＤ等の半導体デバイスへの適用は困難である。

【０００９】

【発明が解決しようとする課題】このオン抵抗のばらつ
きや溶断の発生を防止するため、アンチヒューズへの書
込みを定電流により行なうことが考えられる。アンチヒ
ューズについて定電流書込み方式を採用した例は見あた
らないが、ヒューズを記憶素子として用いたプログラマ
ブルリードオンリメモリ（ＰＲＯＭ）については、その
ヒューズに定電流で書き込みを行なう例がある（「ＮＥ
ＣデータブックＩＣメモリ」１９８９／１９９０
日本電気株式会社半導体応用技術本部編集日本電気
株式会社半導体マーケティング本部発行参照）。

【００１０】しかし、ここに提案されている定電流書込
み方式は、定電圧源から比較電圧を作り、一方、ヒュー
ズへの流入電流を電圧に変換し、その電圧を上記比較電
圧と比較して電流を制御し、かつその流入電流が一定値
以上にならないようクランプするという複雑な制御回路
を外付けする必要があり、１ビットずつしか書き込みを
行なうことができず書込みに時間がかかり、しかも特殊
な書込み方式であることから書込みにあたって専用のＰ
ＲＯＭライタを必要としている。この従来のＰＲＯＭの
ヒューズへの書込み方式を、そのままＰＬＤ等の半導体
デバイスのアンチヒューズへの書込みに適用しようとす
ると、複雑な制御回路を外付けすることのほか、その半
導体デバイス側にも書込用定電圧電源端子に加えて、定
電流電源端子が必要となり、またこの定電流電源端子は
並列書込み数と同一数だけ必要となる。

【００１１】また、アンチヒューズへの書込みを定電流
で行なう方式を採用したとしても、例えば一定時間幅の
定電流パルスで書込みを行うといった単純な方式では、
やはり、オン抵抗の大きなばらつきを避けることができ
ない。本発明は、上記事情に鑑み、アンチヒューズを備
えたプログラマブルな半導体デバイスであって、そのア
ンチヒューズに、そのアンチヒューズのオン抵抗が安定
的に低い抵抗値となるように書き込むことのできる半導
体デバイスを提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成する本発
明の第１の半導体デバイスは、互いに交差する第１の信
号線および第２の信号線と、これら第１の信号線と第２
の信号線との交点に配置されたアンチヒューズとを備
え、遮断状態にあるアンチヒューズに電力を供給してア
ンチヒューズを固定的な導通状態に遷移させる書込みを
上記交点に配置されたアンチヒューズについて行なうか
否かに応じて異なる回路動作が実現される半導体デバイ
スにおいて、上記アンチヒューズに定電流を供給すべく
アンチヒューズの抵抗値により変化する、所定電圧以下
の電圧をアンチヒューズに印加する定電流回路と、上記
アンチヒューズに電流が流れ始めたか否かを検知する検
知回路とを備え、上記定電流回路が、上記検知回路によ
りアンチヒューズに電流が流れ始めたことが検知された
後所定時間経過前はそのアンチヒューズに所定の第１の
定電流を供給し、所定時間経過時にそのアンチヒューズ
への電流の供給を停止するものであることを特徴とす
る。

【００１３】また、上記目的を達成する本発明の第２の
半導体デバイスは、互いに交差する第１の信号線および
第２の信号線と、これら第１の信号線と第２の信号線と
の交点に配置されたアンチヒューズとを備え、遮断状態
にあるアンチヒューズに電力を供給してアンチヒューズ
を固定的な導通状態に遷移させる書込みを上記交点に配
置されたアンチヒューズについて行なうか否かに応じて
異なる回路動作が実現される半導体デバイスにおいて、
上記アンチヒューズに定電流を供給すべくアンチヒュー
ズの抵抗値により変化する、所定電圧以下の電圧をアン
チヒューズに印加する定電流回路と、上記アンチヒュー
ズに電流が流れ始めたか否かを検知する検知回路とを備
え、上記定電流回路が、上記検知回路によりアンチヒュ
ーズに電流が流れ始めたことが検知された後所定時間経
過前はそのアンチヒューズに所定の第１の定電流を供給
するとともに、所定時間経過時に第１の定電流よりも小
さい第２の定電流に切り換えて第２の定電流を上記アン
チヒューズに供給するものであることを特徴とする。

【００１４】ここで、上記第１の半導体デバイスないし
第２の半導体デバイスにおいて、上記検知回路が、アン
チヒューズの一端の電圧ないしその電圧に対応する電圧
と所定の基準電圧とを比較するコンパレータであること
が好ましい。アンチヒューズに通常の動作電圧よりも高
い電圧を印加すると、アンチヒューズが絶縁破壊され
た、その直後のフィラメント（絶縁破壊により形成され
た電流の流路）の断面積はまだ小さいため、電流密度は
大きく（例えば約１０⁹ Ａ／ｃｍ² ）、アンチヒューズ
の電極の金属原子（例えばＡｌ）をフィラメントに多く
押し出すことができ、その効果は電流密度の累乗（２〜
３乗）に比例すると予測される（これをエレクトロ・マ
イグレーション「ＥｌｅｃｔｒｏＭｉｇｒａｔｉｏ
ｎ」といい、その電流をＥＭ電流という）。このＥＭ電
流による発熱でアンチヒューズの両端の電極の金属が融
解され合金が形成される。しかし、このＥＭ電流を長時
間流し続けると過大な発熱によりフィラメントにストレ
スが残りアンチヒューズの抵抗値が大きくばらつき、さ
らに溶断を生じて再度オフ状態となってしまう場合もあ
る。

【００１５】そこで、所定時間経過後、ＥＭ電流よりも
小さい定電流（ＥＭ電流に対してＭＴ（Ｍｅｌｔｅｄ）
電流という）に切り換えるか、もしくはＭＴ電流を流す
ことなく遮断することにより、安定した電極の金属の融
解が行われ合金が形成される。一方、アンチヒューズに
ある一定の電圧を印加しても、その電圧の印加を開始し
た時点から絶縁破壊が生じるまでの間の時間は、そのア
ンチヒューズにより大きくばらつく。

【００１６】本発明の上記の第１の半導体デバイスおよ
び第２の半導体デバイスは、上記の観点に基づいてなさ
れたものであり、検知回路によりアンチヒューズに電流
が流れ始めたことが検知された後、所定時間経過前はア
ンチヒューズに定電流回路により第１の定電流を流し、
その所定時間経過時にその第１の定電流の供給を停止し
（第１の半導体デバイスの場合）、あるいは第１の定電
流よりも低い第２の定電流に切り換えてアンチヒューズ
に流す（第２の半導体デバイスの場合）ものである。こ
のため、第１の定電流でアンチヒューズの電極の金属原
子がフィラメントに多く押し出され小さな抵抗値が得ら
れ、所定時間経過時に、電流の供給の停止あるいは第１
の定電流よりも低い第２の定電流に切り換えられ過大な
発熱が防止され、安定した電極の金属の融解が行われ合
金が形成される。従って、小さな抵抗値が得られるとと
もに、抵抗値のばらつきが低減され、また溶断も防止さ
れる。

【００１７】また、検知回路として、アンチヒューズの
一端の電圧と所定の基準電圧とを比較するコンパレータ
を使用すると回路が簡素化される。さらに、本発明の第
１の半導体デバイスないし第２の半導体デバイスによれ
ば、定電流回路が簡単な回路構成で済むため、チップに
内蔵することができ、その場合、外部回路および書込み
制御回路の負担が軽減される。また、チップに内蔵した
場合、書込み専用の外部端子が少ないので、残りの端子
を有効に活用できる。また、複数のアンチヒューズへの
書込みを同時に行なうこともでき、その場合、書込み時
間が短縮される。

【００１８】また、上記目的を達成する本発明の第３の
半導体デバイスは、互いに交差する第１の信号線および
第２の信号線と、これら第１の信号線と第２の信号線と
の交点に配置されたアンチヒューズとを備え、遮断状態
にあるアンチヒューズに電力を供給してそのアンチヒュ
ーズを固定的な導通状態に遷移させる書込みを上記交点
に配置されたアンチヒューズについて行なうか否かに応
じて異なる回路動作が実現される半導体デバイスにおい
て、上記アンチヒューズに、そのアンチヒューズを遮断
状態から導通状態へと変化させる書込用電流を供給する
書込モードと、上記アンチヒューズに、該アンチヒュー
ズの状態をセンスするためのセンス用電流を供給するセ
ンスモードと、書込みが行なわれたアンチヒューズに、
追加書込みを行なうための追加書込用電流を供給する追
加書込モードとに切替自在な定電流回路を備えたことを
特徴とする。

【００１９】本発明の第３の半導体デバイスは、定電流
回路が内蔵され、しかもその定電流回路が書込モード、
センスモード、および追加書込モードとに切替自在なも
のであるため、外部からは書込みのための定電圧のみを
供給し、あとは、アドレスとデータを入力するだけで、
定電流書込みが行なわれ、したがって外部からみると、
極めて容易な書込みが行なわれる。

【００２０】また、本発明の第３の半導体デバイスで
は、定電流で書込みを行ない、かつ追加書込モードを有
し追加書込みも定電流で行なうことから、小さな抵抗値
が得られ、抵抗値のばらつきが低減され、また溶断も防
止される。ここで、上記本発明の第３の半導体デバイス
において、上記定電流回路は、センスモードにおいて、
遮断状態にあるアンチヒューズに印加される電圧をその
アンチヒューズが遮断状態にとどまるレベルの電圧に制
限する電圧クランプ回路を備えたものであることが好ま
しい。

【００２１】電圧クランプ回路を備えると、センスモー
ドにあるときにオン状態に遷移させるべきでないアンチ
ヒューズが不用意にオン状態に遷移することが防止され
る。さらに、上記本発明の第３の半導体デバイスにおい
て、アンチヒューズにセンス用電流が供給されたときに
生じる電圧に基づいてそのアンチヒューズの状態を検出
する状態検出回路を備えることが好ましい。

【００２２】この状態検出回路を備えると、センスモー
ドにおいて、そのアンチヒューズのオン，オフの状態が
検知され、再度書込みを行なうか、それとも追加書込み
に移行するかが判定される。さらに、上記本発明の第３
の半導体デバイスが、上記第１の信号線が互いに並行に
延びる複数の第１の信号線から成るとともに、上記第２
の信号線が互いに並行に延びる複数の第２の信号線から
成り、上記アンチヒューズが、複数の第１の信号線と複
数の第２の信号線との各交点に配置されてなる半導体デ
バイスであって、複数の第１の信号線それぞれに直列に
接続された第１のスイッチ回路と、複数の第２の信号線
それぞれに直列に接続された第２のスイッチ回路と、第
１のスイッチ回路を制御することにより複数の第１の信
号線のうちの所望の第１の信号線を切替自在に選択する
第１のデコーダと、第２のスイッチ回路を制御すること
により複数の第２の信号線のうちの所望の第２の信号線
を切替自在に選択する第２のデコーダとを備え、上記定
電流回路が、第１のデコーダおよび第２のデコーダによ
り書込みのために同時に選択された１つもしくは複数の
アンチヒューズに、並列的に、互いに独立に制御された
定電流を供給するものであることも好ましい態様であ
る。

【００２３】本発明の第３の半導体デバイスにおいて、
上記のように、複数の第１の信号線と複数の第２の信号
線との各交点に各アンチヒューズを備えておき、第１の
デコーダと第２のデコーダにより書込みアドレスを選択
し、その選択されたアドレスのアンチヒューズに並列的
に互いに独立に制御された定電流を供給するように構成
してもよく、このように構成した場合、高速書込みが可
能となる。

【００２４】また、上記本発明の第３の半導体デバイス
において、上記第１のデコーダおよび上記第２のデコー
ダが、それぞれ、第１のデコーダおよび第２のデコーダ
により選択される第１の信号線全ておよび第２の信号線
全てを同時に選択するモードを有するものであることが
好ましい。書込みにあたっては、書込用の電流を流すた
めの電圧を印加する際に、その電圧が印加される信号線
の電位と、この信号線との間に書込みを行なおうとして
いない、アンチヒューズを挟む信号線の電位とが異なっ
ていると、そのアンチヒューズに瞬間的に電圧が印加さ
れ、その書込みを行なおうとしていないアンチヒューズ
が不用意にオン状態に遷移してしまう恐れがある。そこ
で、書込みに先立って上記第１の信号線全ておよび上記
第２の信号線全てを、例えば書込用電圧の２分の１の電
位にあらかじめプリチャージしておくことが好ましい。
このとき、上記第１のデコーダおよび上記第２のデコー
ダがそれぞれ第１の信号線の全ておよび第２の信号線の
全てを同時に選択するモードを有すると、書込みに先立
ってそれら第１の信号線の全ておよび第２の信号線の全
てを同時にプリチャージすることができ、書込み動作の
前準備が短時間で済むことになる。

【００２５】さらに、上記本発明の第３の半導体デバイ
スにおいて、上記定電流回路が、基準電流を生成する基
準電流生成回路と、基準電流生成回路により生成された
基準電流に応じた定電流をカレントミラー回路により生
成してアンチヒューズに供給する定電流供給回路とを有
するものであることが好ましい。このように、上記定電
流回路を、上記基準電流生成回路と、カレントミラー回
路により定電流を供給する定電流供給回路とで構成する
と、基準電流を１つ作るだけであとは構成の簡単なカレ
ントミラー回路により並列書込数分だけその基準電流が
容易にコピーされ、複数のアンチヒューズに同時に、互
いに独立に制御された定電流を供給することができる。

【００２６】本発明の第３の半導体デバイスに、本発明
の第１の半導体デバイスを組み合わせることも可能であ
る。すなわち、そのように構成された本発明は、上記第
３の半導体デバイスにおいて、書込モードにおいてアン
チヒューズに電流が流れ始めたか否かを検知する検知回
路を備え、上記定電流回路が、書込モードにおいて、上
記検知回路によりアンチヒューズに電流が流れ始めたこ
とが検知された後所定時間経過前は、そのアンチヒュー
ズに、書込用電流として所定の第１の定電流を供給し、
その所定時間経過時にそのアンチヒューズへの書込用電
流の供給を停止するものであることを特徴とする。これ
によりアンチヒューズを一層安定的に、低抵抗のオン状
態に遷移させることができる。

【００２７】また、本発明の第３の半導体デバイスに、
本発明の第２の半導体デバイスを組み合わせることも可
能である。すなわちそのように構成された本発明は、上
記第３の半導体デバイスにおいて、書込モードにおいて
アンチヒューズに電流が流れ始めたか否かを検知する検
知回路を備え、上記定電流回路が、書込モードにおい
て、上記検知回路によりアンチヒューズに電流が流れ始
めたことが検知された後所定時間経過前は、そのアンチ
ヒューズに、書込用電流として所定の第１の定電流を供
給するとともに、その所定時間経過時に書込用電流を第
１の定電流よりも小さい第２の定電流に切り換えて第２
の定電流を書込用電流としてそのアンチヒューズに供給
するものであることを特徴とする。この場合も、アンチ
ヒューズを、一層安定的に、低抵抗のオン状態に遷移さ
せることができる。

【００２８】

【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の半導体デバイスの第１の実
施形態を内蔵したＰＬＤの、アンチヒューズ書込み回路
の回路図である。図１には、アンチヒューズ１に定電流
を供給するための定電流回路１００と、アンチヒューズ
１に電流が流れ始めたか否かを検知する検知回路２００
と、複数のアンチヒューズ１が配置されるとともにそれ
ら複数のアンチヒューズ１それぞれを選択するための回
路が配置されたブロック３００からなるアンチヒューズ
書込み回路とが示されている。

【００２９】ブロック３００内のアンチヒューズ１は、
図の縦方向に延びる複数の第１の信号線２＿１，２＿
２，…，２＿ｍと、図の横方向に延びる複数の第２の信
号線３＿１，３＿２，…，３＿ｎとの各交点に配置され
ており、第１の信号線２＿１，２＿２，…，２＿ｍおよ
び第２の信号線３＿１，３＿２，…，３＿ｎには、図示
しない複数の回路の入力や出力が接続されている。これ
らの回路は、アンチヒューズ１がオフ状態にとどまるか
オン状態に遷移するかに応じて異なる配線で接続される
ことになり、アンチヒューズ１への書込みデータの相違
に応じて全体として異なる回路が実現されることにな
る。

【００３０】ブロック３００において、各第１の信号線
２＿１，２＿２，…，２＿ｍには各ＮＭＯＳトランジス
タ４＿１，４＿２，…，４＿ｍの各一端が接続されてい
る。それらＮＭＯＳトランジスタ４＿１，４＿２，…，
４＿ｍの他端は共通接続され、コンパレータ２０１の正
相入力に接続され、またＰＭＯＳトランジスタ１０６を
介して書込用電源Ｖ_PP（９Ｖ）に接続されている。ま
た、各ＮＭＯＳトランジスタ４＿１，４＿２，…，４＿
ｍのゲートは、後述する電圧変換型インバータ６＿１，
６＿２，…，６＿ｍを経由してナンドゲート７＿１，７
＿２，…，７＿ｍの出力に接続されている。

【００３１】各ナンドゲート７＿１，７＿２，…，７＿
ｍの各一方の入力はカラムデコーダ１１の各出力に接続
されている。カラムデコーダ１１には、第１の信号線２
＿１，２＿２，…，２＿ｍのいずれかを選択するための
カラムアドレスと、そのカラムデコーダ１１をイネーブ
ルするための信号ＢＬＯＣＫ０_ が入力される。また、
ナンドゲート７＿１，７＿２，…，７＿ｍの各もう一方
の入力は共通接続されナンドゲート９の出力に接続され
ている。ナンドゲート９の一方の入力はナンドゲート１
０の出力に接続されている。また、ナンドゲート９の他
方の入力には、アンチヒューズ１への書込みが終了した
後、各アンチヒューズ１が正しくオン状態あるいはオフ
状態にあるかをチェックするためのリード信号ＲＥＡＤ
_が入力される。ただし、読み出しのための回路（セン
スアンプ等）は図示されていない。また、ナンドゲート
１０の一端には、アンチヒューズ１に書込みを行なうた
めのプログラムパルス信号ＰＧＭが入力される。ナンド
ゲート１０の他端には、アンチヒューズ１に書込みを行
なうか否かを定める書込データ信号Ｄが入力される。

【００３２】各第２の信号線３＿１，３＿２，…，３＿
ｎには、各ＮＭＯＳトランジスタ５＿１，５＿２，…，
５＿ｎの各一端が接続され、それらＮＭＯＳトランジス
タ５＿１，５＿２，…，５＿ｎの各他端はグラウンドＶ
_SSに共通接続されている。また、それら各ＮＭＯＳトラ
ンジスタ５＿１，５＿２，…，５＿ｎの各ゲートは、電
圧変換型インバータ８＿１，８＿２，…，８＿ｎを経由
してローデコーダ１２の各出力に接続されている。

【００３３】ローデコーダ１２には第２の信号線３＿
１，３＿２，…，３＿ｎのいずれかを選択するためのロ
ーアドレスと、そのローデコーダ１２をイネーブルする
ための、前述したブロック信号ＢＬＯＣＫ０_ が入力さ
れる。定電流回路１００のＰＭＯＳトランジスタ１０１
の一端は書込用電源Ｖ_PPに接続され、他端が、そのＰＭ
ＯＳトランジスタ１０１のゲートと、ＰＭＯＳトランジ
スタ１０６のゲートと、抵抗１０２，１０３の各一端と
に接続されている。抵抗１０２の他端は、アンチヒュー
ズ１の書込みが行われている間は‘Ｈ’レベルに保持さ
れる信号ＭＴ＆ＥＭが入力される電圧変換型インバータ
１０４の出力に接続されている。一方、抵抗１０３の他
端はＮＭＯＳトランジスタ１０５を経由してグラウンド
Ｖ_SSに接続されている。またＮＭＯＳトランジスタ１０
５のゲートはノアゲート１０７の出力に接続されてい
る。

【００３４】検知回路２００のコンパレータ２０１の逆
相入力には、アンチヒューズ１の一端の電圧に対応する
ノードＣＩの電圧と比較するための比較電圧（８Ｖ）が
入力される。コンパレータ２０１の出力はディレイ回路
２０２を経由してノアゲート２０３の一方の入力に接続
されている。ノアゲート２０３の他方の入力には、前述
したプログラムパルス信号ＰＧＭが反転されたプログラ
ムパルス信号ＰＧＭ_が入力される。またノアゲート２
０３の出力はノアゲート１０７の一方の入力に接続され
ている。ノアゲート１０７の他方の入力にはアンチヒュ
ーズ１への書込みが行われている間‘Ｌ’レベルに保持
される信号ＥＭ_ が入力される。

【００３５】図２は、電圧変換型インバータの各例を示
した図である。入力側が、図１に示す回路の動作電圧Ｖ
_DD（例えば３．３Ｖ）のレベルで‘Ｈ’レベル，‘Ｌ’
レベルに変化したときに、出力側が書込電圧Ｖ_PP（例え
ば９Ｖ）のレベルで‘Ｌ’レベル，‘ＨＨ’レベルに変
化する。尚、ここには回路例を２例示したが、電圧変換
型インバータはこれらの回路例に限定されるものではな
い。

【００３６】図３は、図１に示すアンチヒューズ書込み
回路のタイミングチャートである。尚、このタイミング
チャートにはリード信号ＲＥＡＤ_ が示されていない
が、このリード信号ＲＥＡＤ_ はアンチヒューズ１への
書込みの際は‘Ｈ’レベルに設定されている。先ず、図
１に示す電圧変換型インバータ１０４に‘Ｈ’レベルの
信号ＭＴ＆ＥＭが入力され、またノアゲート１０７に
‘Ｌ’レベルの信号ＥＭ_ が入力される。また、プログ
ラムパルス信号ＰＧＭとして‘Ｌ’レベルが出力されて
いる間は、ナンドゲート１０，ナンドゲート９を経由し
てナンドゲート７＿１，７＿２，…，７＿ｍの各入力に
は‘Ｌ’レベルが入力され、この時点ではアンチヒュー
ズ１の指定は行われていない。また、ノアゲート２０３
にはプログラムパルス信号ＰＧＭ_ として‘Ｈ’レベル
が入力されるため、ノアゲート２０３からは‘Ｌ’レベ
ルの信号ＥＭＩＮＨが出力される。この‘Ｌ’レベルの
信号ＥＭＩＮＨはノアゲート１０７に入力され、またノ
アゲート１０７には‘Ｌ’レベルの信号ＥＭ_ が入力さ
れているため、ノアゲート１０７からは‘Ｈ’レベルの
信号が出力され、これによりＮＭＯＳトランジスタ１０
５がオン状態になる。

【００３７】すると書込用電源Ｖ_PP→ＰＭＯＳトランジ
スタ１０１→抵抗１０２の経路で電圧変換型インバータ
１０４に電流（以下ＭＴ電流という）が流れ、また、書
込用電源Ｖ_PP→ＰＭＯＳトランジスタ１０１→抵抗１０
３→ＮＭＯＳトランジスタ１０５の経路でグラウンドＶ
_SSに電流が流れる。このとき、ＰＭＯＳトランジスタ１
０１に流れる電流をＥＭ電流と称する。このときＰＭＯ
Ｓトランジスタ１０６も電流を流そうとするが、ここで
はまだアンチヒューズ１の指定は行われておらずアンチ
ヒューズ１には電流が流れていないため、図１に示す定
電流源としてのノードＣＩの電位は電源電圧Ｖ_PP（９
Ｖ）である。このノードＣＩの電位（９Ｖ）と比較電圧
（８Ｖ）とがコンパレータ２０１で比較され、コンパレ
ータ２０１から‘Ｈ’レベルの信号が出力され、ディレ
イ回路２０２を経由してノアゲート２０３に入力される
ことになるが、ノアゲート２０３にはプログラムパルス
信号ＰＧＭ_ として‘Ｈ’レベルが入力されているた
め、ノアゲート２０３からはやはり‘Ｌ’レベルの信号
ＥＭＩＮＨが出力される。

【００３８】次に、カラムデコーダ１１，ローデコーダ
１２にカラムアドレス，ローアドレスが入力され、また
イネーブル信号ＢＬＯＣＫ０_ として‘Ｌ’レベルが入
力される。さらに、カラムアドレス，ローアドレスによ
り指定されたアンチヒューズ１に書込みを行なう場合
は、書込みデータＤが’Ｈ’レベルとなる。カラムアド
レス，ローアドレスによりアンチヒューズ１が指定され
ても、そのアンチヒューズ１に書込みを行わない場合
は、書込みデータＤは’Ｌ’レベルに留まる。ここでは
その指定されたアンチヒューズ１に書込みを行なうもの
として説明を続ける。さらにこれに引き続きプログラム
信号ＰＧＭが‘Ｈ’レベルに変化する。すると、カラム
デコーダ１１は、イネーブル信号ＢＬＯＣＫ０_ が
‘Ｌ’レベルにあるため、入力されたカラムアドレスに
応じたいずれかの出力が‘Ｈ’レベルになり、またプロ
グラム信号ＰＧＭ，書込みデータＤ双方が‘Ｈ’レベル
にあるため、ナンドゲート１０を経由してナンドゲート
９の出力が‘Ｈ’レベルになる。これによりナンドゲー
ト７＿１，７＿２，…，７＿ｍのいずれかの出力が
‘Ｌ’レベルになり電圧変換型インバータ６＿１，６＿
２，…，６＿ｍを経由してＮＭＯＳトランジスタ４＿
１，４＿２，…，４＿ｍのいずれか１つがオンされる。

【００３９】一方、ローデコーダ１２もイネーブル信号
ＢＬＯＣＫ０_ が‘Ｌ’レベルにあるため、入力された
ローアドレスに応じたいずれかの出力が‘Ｌ’レベルに
なり、電圧変換型インバータ８＿１，８＿２，…，８＿
ｎを経由してＮＭＯＳトランジスタ５＿１，５＿２，
…，５＿ｎのいずれか１つがオンとなる。このようにし
て第１の信号線２＿１，２＿２，…，２＿ｍと第２の信
号線３＿１，３＿２，…，３＿ｎの交点のアンチヒュー
ズ１が指定される。但し、上述したように、その交点の
アンチヒューズ１をオフ状態のまま残しておくときは、
書込みデータＤを‘Ｌ’レベルにする。

【００４０】ここで、ＰＭＯＳトランジスタ１０１とＰ
ＭＯＳトランジスタ１０６によりカレントミラー回路が
構成されている。すなわち、ＰＭＯＳトランジスタ１０
１のゲートとＰＭＯＳトランジスタ１０６のゲートとは
互いに接続されており、ＰＭＯＳトランジスタ１０１に
ＥＭ電流（４５ｍＡ）が流れた場合には、ＰＭＯＳトラ
ンジスタ１０６は、アンチヒューズ１にＥＭ電流（４５
ｍＡ）を供給しようとし、ＰＭＯＳトランジスタ１０１
にＭＴ電流（５ｍＡ）が流れた場合には、ＰＭＯＳトラ
ンジスタ１０６は、アンチヒューズ１にＭＴ電流（５ｍ
Ａ）の電流を流そうとする。

【００４１】また、ノードＣＩの電位と比較電位とがコ
ンパレータ２０１で比較される。指定されたアンチヒュ
ーズ１にＥＭ電流を流そうとする初期状態においては、
アンチヒューズ１の抵抗値はまだ大きいため、アンチヒ
ューズ１には電流は流れず、ノードＣＩの電位の方が比
較電圧よりも大きく、このためノアゲート２０３に入力
されているプログラムパルス信号ＰＧＭ_ が’Ｌ’レベ
ルにあってもコンパレータ２０１から引き続き‘Ｈ’レ
ベルが出力され、ディレイ回路２０２を経由してノアゲ
ート２０３に入力されているため、やはり信号ＥＭＩＮ
Ｈは‘Ｌ’レベルにあり、アンチヒューズ１には、ＥＭ
電流に対応する電流（４５ｍＡ）をアンチヒューズ１に
流そうとする電圧が印加される。

【００４２】次に、図３に示す時間ＱＢＤ経過後にアン
チヒューズ１が絶縁破壊を起こしたものとする。すると
この時点で、急激にアンチヒューズ１の抵抗値が小さく
なり、アンチヒューズ１に大きな電流（約４５ｍＡ）が
流れノードＣＩの電位は６Ｖ以下に低下する。するとコ
ンパレータ２０１から‘Ｌ’レベルの信号が出力され
る。

【００４３】この‘Ｌ’レベルの信号はディレイ回路２
０２に入力され、その‘Ｌ’レベルの信号がディレイ回
路２０２で２μｓｅｃ遅延し、ノアゲート２０３に入力
される。ここで、ノアゲート２０３には‘Ｌ’レベルの
プログラム信号ＰＧＭ_ が入力されているため、ノアゲ
ート２０３から‘Ｈ’レベルの信号ＥＭＩＮＨが出力さ
れ、ノアゲート１０７を経由してＮＭＯＳトランジスタ
１０５がオフ状態になる。このため、アンチヒューズ１
にはＭＴ電流（５ｍＡ）が流れる。するとノードＣＩの
電位は０．５Ｖ以下に低下し、コンパレータ２０１から
引き続き‘Ｌ’レベルの信号が出力される。このよう
に、絶縁破壊が生じた後一定時間（２μｓｅｃ）だけＥ
Ｍ電流を流し、その後はＥＭ電流（４５ｍＡ）よりも低
いＭＴ電流（５ｍＡ）に切り換えるため、安定した小さ
な抵抗値のフィラメントが得られ過大な発熱による抵抗
値のばらつきや溶断が防止される。

【００４４】次に、プログラムパルス信号ＰＧＭが
‘Ｈ’レベルに変化した時点からＴＰＧＭ時間経過後、
プログラムパルス信号ＰＧＭが‘Ｌ’レベルになると、
ナンドゲート１０に‘Ｌ’レベルが入力されるためナン
ドゲート１０から’Ｈ’レベルが出力され、これにより
ナンドゲート９の出力が‘Ｌ’レベルになりアンチヒュ
ーズ１の指定が解除されアンチヒューズ１への電流は遮
断される。このため、ノードＣＩの電位はおよそ９Ｖに
上昇する。また、ノアゲート２０３に‘Ｈ’レベルのプ
ログラムパルス信号ＰＧＭ_ が入力されるため、ノアゲ
ート２０３から‘Ｌ’レベルの信号ＥＭＩＮＨが出力さ
れ、ノアゲート１０７を経由してＮＭＯＳトランジスタ
１０５がオン状態になり、ＰＭＯＳトランジスタ１０１
にＥＭ電流が流れる。さらに所定時間経過後、カラムア
ドレス，ロードアドレス，書込みデータＤが入力され、
プログラムパルス信号ＰＧＭとして‘Ｈ’レベルが入力
され、上述した動作が繰り返し実行される。ここで、図
３に示すように各アンチヒューズ１の絶縁破壊時間が異
なっても異なる絶縁破壊時間に応じてアンチヒューズ１
への書込みが行われるため、均一に安定した抵抗値のフ
ィラメントが得られる。

【００４５】尚、上記実施形態は、本発明にいう書込回
路に対応する定電流回路１００および検知回路２００
が、ブロック３００とともに１つのチップに搭載された
例であり、１つのチップに搭載することが好ましいが、
本発明の書込回路は、チップ内部に搭載するものには限
られず、書込みの時に外付けするものであってもよい。
図４は、本発明の半導体デバイス第２の実施形態の、ア
ンチヒューズへの書込み回路部分の回路図である。

【００４６】図４には、書込モード、センスモード、追
加書込モードのそれぞれに応じた基準電流を生成する基
準電流生成回路４００、センスモード時の比較電圧を生
成する比較電圧生成回路５００、複数のアンチヒューズ
３１が配置された複数のブロック６００＿１，６００＿
２，…，６００＿ｋ、センスモード時に正しく書込まれ
たか否かの判定結果を出力する合否ゲート回路７００、
およびプリチャージを行なう際の制御信号を伝達するプ
リチャージ制御回路８００が示されている。

【００４７】ここで、書込モードとは、オフ状態にある
アンチヒューズ３１に書込み電流を流してオン状態に遷
移させるモード、センスモードとは、そのアンチヒュー
ズ３１に正しく書込が行なわれたか否かをセンスするセ
ンス電流をアンチヒューズ３１に流すモード、追加書込
モードとは、オフ状態からオン状態に遷移したアンチヒ
ューズ３１にそのオン状態を確実にするための追加書込
電流を流すモードである。

【００４８】尚、これら書込モード、センスモード、お
よび追加書込モードを合わせた、書込みのための一連の
動作を総称して「書込み」と称することがある。ブロッ
ク６００＿１，６００＿２，…，６００＿ｋの内部の回
路は、互いに同一であるため、ブロック６００＿１につ
いてのみ図示し、このブロック６００＿１についてのみ
説明する。

【００４９】ブロック６００＿１内のアンチヒューズ３
１は、図の縦方向に延びる複数の第１の信号線３２＿１
＿１，３２＿１＿２，…，３２＿１＿ｍと、図の横方向
に延びる複数の第２の信号線３３＿１＿１，３３＿１＿
２，…，３３＿１＿ｎとの各交点に配置されており、第
１の信号線３２＿１＿１，３２＿１＿２，…，３２＿１
＿ｍおよび第２の信号線３３＿１＿１，３３＿１＿２，
…，３３＿１＿ｎには、図示しない複数の回路の入力や
出力が接続されている。これらの回路は、アンチヒュー
ズ３１がオフ状態にとどまるかオン状態に遷移するかに
応じて異なる配線で接続されることになり、アンチヒュ
ーズ３１への書込みデータの相違に応じて全体として異
なる回路が実現されることになる。

【００５０】ブロック６００＿１において、各第１の信
号線３２＿１＿１，３２＿１＿２，…，３２＿１＿ｍに
は各ＰＭＯＳトランジスタ３４＿１＿１，３４＿１＿
２，…，３４＿１＿ｍの各一端が接続されている。それ
らのＰＭＯＳトランジスタ３４＿１＿１，３４＿１＿
２，…，３４＿１＿ｍの他端は共通接続され、定電流供
給線３６、およびＰＭＯＳトランジスタ３７を介して書
込用電源Ｖ_PPに接続されている。各ＰＭＯＳトランジス
タ３４＿１＿１，３４＿１＿２，…，３４＿１＿ｍのゲ
ートは、後述するカラムデコーダ（図５（Ａ）参照）に
接続されており、ＰＭＯＳトランジスタ３７のゲートは
基準電流生成回路４００から複数のブロック６００＿
１，６００＿２，…，６００＿ｋを横切って延びる定電
流レベル伝達線４０に接続されている。

【００５１】また、各第２の信号線３３＿１＿１，３３
＿１＿２，…，３３＿１＿ｎには、各ＮＭＯＳトランジ
スタ３５＿１＿１，３５＿１＿２，…，３５＿１＿ｎの
各一端が接続され、それらのＮＭＯＳトランジスタ３５
＿１＿１，３５＿１＿２，…，３５＿１＿ｎの各他端は
共通接続され、ＮＭＯＳトランジスタ３８介してグラウ
ンドＶ_SSに接続されるとともに、ＰＭＯＳトランジスタ
３９を介して、定電流供給線３６に接続されている。そ
れら各ＮＭＯＳトランジスタ３５＿１＿１，３５＿１＿
２，…，３５＿１＿ｎのゲートは、後述するローデコー
ダ（図５（Ｂ）参照）に接続されている。またＮＭＯＳ
トランジスタ３８およびＰＭＯＳトランジスタ３９のゲ
ートは、プリチャージ制御回路８００の電圧変換型イン
バータ８０１の出力から複数のブロック６００＿１，６
００＿２，…，６００＿ｋを横切って延びる第１のプリ
チャージ制御線８０２に接続されている。それらの電圧
変換型インバータ８０１には、プリチャージ制御信号Ｐ
ＲＣＧが入力される。

【００５２】比較電圧生成回路５００において、書込用
電源電圧Ｖ_PPとグラウンドＶ_SSとの間に、互いに直列に
抵抗５０１、抵抗５０２、およびＮＭＯＳトランジスタ
５０３が配置されている。ＮＭＯＳトランジスタ５０３
は、センス信号ＳＥＮＳＥによりそのオン、オフが制御
される。抵抗５０１と抵抗５０２との接続点からは、第
１の比較信号線５０４が、複数のブロック６００＿１，
６００＿２，…，６００＿ｋを横切って延びており、第
１の比較信号線５０４には、センス信号ＳＥＮＳＥが
‘Ｈ’レベルにあるときに、第１の比較電圧ＶＳＮＤが
伝達される。ここでは２つの抵抗５０１，５０２の抵抗
値は同じであり、したがってＶＳＮＤ＝約Ｖ_PP／２とな
る。ＮＭＯＳトランジスタ５０３は、不要な電力消費を
防ぐ目的で配置されており、比較電圧を必要とするセン
スモード時にオンになる。

【００５３】また、比較電圧生成回路５００において、
書込用電源電圧Ｖ_PPとグラウンドＶ _SSとの間に、互いに
直列にＮＭＯＳトランジスタ５０５、抵抗５０６、抵抗
５０７、およびＮＭＯＳトランジスタ５０８が配置され
ており、ＮＭＯＳトランジスタ５０５のゲートは第１の
比較信号線５０４に接続されている。また、ＮＭＯＳト
ランジスタ５０８は、センス信号ＳＥＮＳＥにより、そ
のオン、オフが制御される。

【００５４】抵抗５０６と抵抗５０７との接続点から
は、第２の比較信号線５０９が、複数のブロック６００
＿１，６００＿２，…，６００＿ｋを横切って延びてお
り、その第２の比較信号線５０９には、センス信号ＳＥ
ＮＳＥが‘Ｈ’レベルにあるときに、第２の比較電圧Ｖ
ＳＯＮが伝達される。この第２の比較電圧ＶＳＯＮは、
オン状態に遷移した後のアンチヒューズ３１にセンス電
流を流したときに定電流供給線３６に生じる電圧よりも
高い電圧、ＶＳＯＮ＞（アンチヒューズ３１のオン抵抗）×センス
電流に設定される。ここでは、ＮＭＯＳトランジスタ５０５
がソースフォロワとなっており、ＶＳＮＤよりも、ＮＭ
ＯＳトランジスタのしきい電圧Ｖ_TNだけ低い電圧を抵抗
５０６（抵抗値Ｒ₅₀₆ とする）と抵抗５０７（抵抗値Ｒ
₅₀₇ とする）とで抵抗分割した電圧がＶＳＯＮとなる。
すなわち、ＶＳＯＮ＝（ＶＳＮＤ−Ｖ_TN）・Ｒ₅₀₇ ／（Ｒ₅₀₆ ＋Ｒ
₅₀₇ ）尚、ＮＭＯＳトランジスタ５０８は、不要な電力消費を
防ぐ目的で配置されており、比較電圧を必要とするセン
スモード時にオンになる。

【００５５】基準電流生成回路４００には、ＰＭＯＳト
ランジスタ４０１が備えられており、このＰＭＯＳトラ
ンジスタ４０１のゲートは、定電流レベル伝達線４０に
接続されている。このため、このＰＭＯＳトランジスタ
４０１とブロック６００＿１のＰＭＯＳトランジスタ３
７はカレントミラー回路を構成し、ＰＭＯＳトランジス
タ４０１に基準電流Ｉ_SNが流れると、ブロック６００＿
１のＰＭＯＳトランジスタ３７を経由して、基準電流Ｉ
_SNに対応した定電流がアンチヒューズ３１側に供給され
る。

【００５６】基準電流生成回路４００のＰＭＯＳトラン
ジスタ４０１には、３つの抵抗４０２，４０３，４０４
が接続されており、抵抗４０２の他端には、電圧変換型
インバータ４０５の出力が接続されている。また、抵抗
４０３，４０４の各他端は各ＮＭＯＳトランジスタ４０
６，４０７を介してグラウンドＶ_SSに接続されている。

【００５７】尚、これら３つの抵抗４０２，４０３，４
０４、および比較電圧生成回路５００における各抵抗５
０１，５０２，５０６，５０７としては、ポリシリコン
抵抗、ウェル抵抗、拡散抵抗もしくはＦＥＴ抵抗が用い
られる。電圧変換型インバータ４０５には、書込モー
ド、センスモード、および追加書込モードのいずれにお
いても、‘Ｈ’レベルのパルス信号Ｓ／Ｐ／Ａが入力さ
れる。それ以外のモードのとき、すなわち、アンチヒュ
ーズ３１への書込みが終了し、この半導体デバイスに所
期の回路動作を行わせる通常の動作モードのときは
‘Ｌ’レベルに保持される。

【００５８】また、ＮＭＯＳトランジスタ４０６のゲー
トにはプログラム信号ＰＲＯＧが入力される。このプロ
グラム信号ＰＲＯＧは、アンチヒューズ３１に書込みを
行なう間および追加書込みを行なう間‘Ｈ’レベルとな
るパルス信号である。また、ＮＭＯＳトランジスタ４０
７のゲートには、追加書込信号ＡＤＤＰが入力される。
この追加書込信号ＡＤＤＰは、アンチヒューズ３１に追
加書込みを行う間のみ‘Ｈ’レベルとなるパルス信号で
ある。

【００５９】このようにして、センスモードでは、Ｓ／
Ｐ／Ａ信号が‘Ｈ’レベルとなりＰＭＯＳトランジスタ
４０１には、例えば３ｍＡの基準電流Ｉ_SNが流れ、書込
モードでは、Ｓ／Ｐ／Ａ信号およびＰＰＯＧ信号が
‘Ｈ’レベルとなってＰＭＯＳトランジスタ４０１に
は、例えば１０ｍＡの基準電流Ｉ_SNが流れ、追加書込モ
ードではＳ／Ｐ／Ａ信号、ＰＲＯＧ信号、さらにＡＤＤ
Ｐ信号が‘Ｈ’レベルとなってＰＭＯＳトランジスタ４
０１には、例えば２０ｍＡの基準電流Ｉ_SNが流れる。

【００６０】センスモードにおいては、電圧変換型イン
バータ４０５にパルス信号Ｓ／Ｐ／Ａが入力されるとと
もに、比較電圧生成回路５００のＮＭＯＳトランジスタ
５０３，５０８のゲートにセンス信号ＳＥＮＳＥが入力
される。すると基準電流生成回路４００にセンス用の基
準電流が流れ、これに応じてＰＭＯＳトランジスタ３７
を経由して定電流供給線３６にセンス電流が流れる。ま
た、比較電圧生成回路５００からは２つの比較電圧ＶＳ
ＮＤ，ＶＳＯＮが生成されて各コンパレータ４１，４２
に入力される。定電流供給線３６とグラウンドＶ_SSとの
間には電圧クランプ用ＰＭＯＳトランジスタ４３が配置
されており、そのＰＭＯＳトランジスタ４３のゲートに
も比較電圧ＶＳＮＤが印加される。このため、センスモ
ードにおいては、定電流供給線３６を経由してアンチヒ
ューズ３１に印加される最大電圧は、そのＰＭＯＳトラ
ンジスタ４３のしきい電圧をＶ_TPとしたとき、ＶＳＮＤ
＋Ｖ_TPにクランプされる。この電圧は、オフ状態にある
アンチヒューズにこの電圧が印加されても、そのオフ状
態にあるアンチヒューズ３１がオン状態に遷移してしま
うことのない電圧レベルに設定されている。これは、ア
ンチヒューズ３１がオン状態にあるかオフ状態にあるか
をセンスするセンスモードにおいて、オフ状態にあるア
ンチヒューズ３１が不用意にオン状態に遷移することが
ないようにするための措置である。既にオン状態にある
アンチヒューズ３１にセンス電流が供給されたときは、
定電流供給線３６の電圧は、そのクランプ電圧よりもは
るかに低い電圧になる。

【００６１】各コンパレータ４１，４２の、比較電圧Ｖ
ＳＮＤ，ＶＳＯＮが供給される各一方の端子とは別の各
他方の端子は定電流供給線３６に接続されている。また
コンパレータ４１の出力はナンドゲート４４に入力さ
れ、コンパレータ４２の出力はオアゲート４５に入力さ
れる。またナンドゲート４４およびオアゲート４５に
は、現在センスしているアンチヒューズ３１の、オン状
態、オフ状態の期待値ＰＤＡＴＡ（オン状態で‘Ｌ’レ
ベル）が入力される。ナンドゲート４４の出力およびオ
アゲート４５の出力は、共にナンドゲート４６に入力さ
れ、ナンドゲート４６の出力は、全てのブロック６００
＿１，６００＿２，…，６００＿ｋのナンドゲート４６
について合否ゲート回路７００のナンドゲート７０１に
入力される。

【００６２】現在センスの対象としてセンス電流を流そ
うとしたアンチヒューズ３１がオフ状態にあった場合
は、定電流供給線３６の電位はクランプ電圧になり、比
較電圧ＶＳＮＤより高い。このため、コンパレータ４１
の出力は‘Ｈ’レベルになり期待値ＰＤＡＴＡと一致す
ればナンドゲート４４の出力が‘Ｌ’レベルになり、ナ
ンドゲート４６の出力が‘Ｈ’レベルになる。

【００６３】一方、センス電流を供給したアンチヒュー
ズ３１がオン状態にあった場合は、定電流供給線３６の
電位は比較電圧ＶＳＯＮより低い電位となり、コンパレ
ータ４２の出力が‘Ｌ’レベルになり、期待値ＰＤＡＴ
Ａと一致すればオアゲート回路４５の出力は‘Ｌ’レベ
ルになり、ナンドゲート４６の出力が‘Ｈ’レベルとな
る。

【００６４】アンチヒューズ３１にセンス電流を流した
ときに、定電流供給線３６の電流が比較電圧ＶＳＮＤよ
り低くて、かつ比較電圧ＶＳＯＮより高いときは、ナン
ドゲート４６の出力が‘Ｌ’レベルになる。このナンド
ゲート４６の出力が‘Ｈ’レベルにあるときは、ブロッ
ク６００＿１の、現在センスしているアンチヒューズ３
１のオン，オフの状態は正常であり、‘Ｌ’レベルにあ
るときはアンチヒューズが不良もしくは書込みが不完全
であることを示している。

【００６５】全てのブロック６００＿１，６００＿２，
…，６００＿ｋについてナンドゲート４６の出力が
‘Ｈ’レベルにあれば、ナンドゲート７０１の出力信号
ＰＡＳＳ＿が、現在センスしている各ブロック６００＿
１，６００＿２，…，６００＿ｋのアンチヒューズが全
て正常であったことを示す‘Ｌ’レベルとなる。図５
は、カラムデコーダ、ローデコーダの入出力信号を示し
た図である。

【００６６】図５に示すカラムデコーダ５０＿１、ロー
デコーダ６０＿１は、図４に示すブロック６００＿１に
対応するものであり、図４に示すブロック６００＿１，
６００＿２，…，６００＿ｋそれぞれに対応して、この
図５に示すカラムデコーダ５０＿１、ローデコーダ６０
＿１と同一のカラムデコーダ、ローデコーダが形成され
ている。

【００６７】カラムデコーダ５０＿１は、イネーブル信
号ＣＳＥＬ＿が‘Ｈ’レベルにあると全ての出力信号Ｃ
ＯＬ１１＿，ＣＯＬ１２＿，…，ＣＯＬ１ｍ＿が‘Ｈ’
レベルとなり、図４に示すＰＭＯＳトランジスタ３４＿
１＿１，３４＿１＿２，…，３４＿１＿ｍの全てがオフ
となる。イネーブル信号ＣＳＥＬ＿が‘Ｌ’レベルにあ
り、かつＣＡＬＬ信号が‘Ｌ’レベルにあるときは、入
力されたカラムアドレスＣＡＤＤＲに応じたいずれかの
出力が‘Ｌ’レベルとなり、図４に示すＰＭＯＳトラン
ジスタ３４＿１＿１，３４＿１＿２，…，３４＿１＿ｍ
のいずれか１つがオンとなる。ＣＳＥＬ＿信号が‘Ｌ’
レベルにあり、ＣＡＬＬ信号が‘Ｈ’レベルにあると、
全ての出力信号ＣＯＬ１１＿，ＣＯＬ１２＿，…，ＣＯ
Ｌ１ｍ＿が‘Ｌ’レベルとなり図４に示すＰＭＯＳトラ
ンジスタ３４＿１＿１，３４＿１＿２，…，３４＿１＿
ｍの全てがオンとなる。

【００６８】ローデコーダ６０＿１は、イネーブル信号
ＲＳＥＬ＿が‘Ｈ’レベルにあると全ての出力信号ＲＯ
Ｗ１１，ＲＯＷ１２，…，ＲＯＷ１ｎが‘Ｌ’レベルと
なり、図４に示すＮＭＯＳトランジスタ３５＿１＿１，
３５＿１＿２，…，３５＿１＿ｎの全てがオフとなる。
イネーブル信号ＲＳＥＬ＿が‘Ｌ’レベルにあり、かつ
ＲＡＬＬ信号が‘Ｌ’レベルにあるときは、入力された
ローアドレスＲＡＤＤＲに応じたいずれかの出力が
‘Ｈ’レベルとなり、図４に示すＮＭＯＳトランジスタ
３５＿１＿１，３５＿１＿２，…，３５＿１＿ｎのいず
れか１つがオンとなる。ＲＳＥＬ＿が‘Ｌ’レベルにあ
り、ＲＡＬＬ信号が‘Ｈ’レベルにあると全ての出力信
号ＲＯＷ１１，ＲＯＷ１２，…，ＲＯＷ１ｎが‘Ｈ’レ
ベルとなり、図４に示すＮＭＯＳトランジスタ３５＿１
＿１，３５＿１＿２，…，３５＿１＿ｎの全てがオンと
なる。

【００６９】アンチヒューズ３１に書込みを行う際は、
先ず、書込みに先立ってＣＡＬＬ信号、ＲＡＬＬ信号を
‘Ｈ’レベルにして、図４に示すＰＭＯＳトランジスタ
３４＿１＿１，３４＿１＿２，３４＿１＿ｍの全て、お
よびＮＭＯＳトランジスタ３５＿１＿１，３５＿１＿
２，…，３５＿１＿ｎの全てをオンにし、かつＰＲＣＧ
信号を‘Ｈ’レベルにする。こうしておいて、Ｓ／Ｐ／
Ａ信号およびＳＥＮＳＥ信号を‘Ｈ’レベルにする。そ
うすると、センス電流と同レベルの電流が複数の第１の
信号線３２＿１＿１，３２＿１＿２，…，３２＿１＿ｍ
の全ておよび複数の第２の信号線３３＿１＿１，３３＿
１＿２，…，３３＿１＿ｎの全てに流れ込み、これら全
ての第１の信号線および全ての第２の信号線がいずれも
同一の電圧ＶＳＮＤ＋Ｖ_TPにプリチャージされる。プリ
チャージが終了するとＣＳＥＬ＿信号およびＲＳＥＬ＿
信号を‘Ｈ’レベルにし、ＰＲＣＧ信号を‘Ｌ’レベル
に戻す。その後、アンチヒューズ３１への書込みが行わ
れる。

【００７０】このように書込みに先立ってプリチャージ
しておくことにより、書込みの際に、書込もうとしたア
ンチヒューズ以外のアンチヒューズに過大な電圧がかか
らず、不用意に書込まれることが防止される。図６は、
アンチヒューズへの書込みを行う際のＳ／Ｐ／Ａ信号、
ＰＲＯＧ信号、ＡＤＤＰ信号、およびＳＥＮＳＥ信号の
変化を示すタイミングチャートである。

【００７１】先ず、図５に示すカラムデコーダ５０＿
１、ローデコーダ６０＿１により、ｍ個のＰＭＯＳトラ
ンジスタ３４＿１＿１，３４＿１＿２，…，３４＿１＿
ｍのうちの１個およびｎ個のＮＭＯＳトランジスタ３５
＿１＿１，３５＿１＿２，…，３５＿１＿ｎのうちの１
個がオンとなるように信号が出力され、それらの交点の
アンチヒューズ３１が指定される。

【００７２】ただし、その交点のアンチヒューズ３１を
オフ状態のまま残しておくときは、図５に示すカラムデ
コーダ５０＿１、ローデコーダ６０＿１に入力されるＣ
ＳＥＬ＿信号もしくはＲＳＥＬ＿信号のうちの少なくと
も一方を‘Ｈ’レベルにする。こうすると、ＰＭＯＳト
ランジスタ３４＿１＿１，３４＿１＿２，…，３４＿１
＿ｍの全てもしくはＮＭＯＳトランジスタ３５＿１＿
１，３５＿１＿２，…，３５＿１＿ｎの全てがオフ状態
になり、カラムアドレスＣＡＤＤＲとロードアドレスＲ
ＡＤＤＲとで指定されるべきアンチヒューズへの書込み
は行われない。

【００７３】このアンチヒューズ指定の動作は、各ブロ
ック６００＿１，６００＿２，…，６００＿ｋで並列的
に行われる。尚、ここでは、ブロック６００＿１の内部
のある交点のアンチヒューズ３１が、そのアンチヒュー
ズ３１への書込みが行なわれるように指定されたものと
する。

【００７４】次に、図６に示すように、Ｓ／Ｐ／Ａ信号
およびＰＲＯＧ信号がパルス状に‘Ｈ’レベルとなる
（図６のパルスａ）。これにより、１回目の書込みが行
われる。次にＳ／Ｐ／Ａ信号とＳＥＮＳＥ信号がパルス
状に‘Ｈ’レベルとなる（パルスｂ）。これにより現在
書込みを行おうとしているアンチヒューズがオン状態に
遷移したか否かがセンスされる。未だオフ状態にあった
ときは再度、Ｓ／Ｐ／Ａ信号およびＰＲＯＧ信号がパル
ス状に‘Ｈ’レベルとなり（パルスｃ）、再度書込みが
試みられ、次いでＳ／Ｐ／Ａ信号とＳＥＮＳＥ信号が
‘Ｈ’レベルとなり（パルスｄ），オン状態に遷移した
か否かがセンスされる。必要に応じこれを繰り返し、図
６に示すパルスｘのタイミングでは、全てのブロック６
００＿１，６００＿２，…，６００＿ｋが期待値ＰＤＡ
ＴＡどおりの状態にあった場合、ＰＡＳＳ＿信号が
‘Ｌ’レベルとなり正常に書込みが行われたことが検出
される。すると、今度は、Ｓ／Ｐ／Ａ信号、ＰＲＯＧ信
号およびＡＤＤＰ信号が、それまでの書込み用パルス
ａ，ｃ，…の合計のパルス幅と同じ時間幅だけ‘Ｈ’レ
ベルとなり、書込みに要した時間の合計と同じ時間だけ
追加書込みが行われる。これにより、書込みの行われた
アンチヒューズが確実にオン状態となる。以上が、カラ
ムデコーダ５０＿１、ローデコーダ６０＿１に入力する
アドレスＣＡＤＤＲ、ＲＡＤＤＲを順次変更しながら繰
り返される。

【００７５】尚、書込用電源電圧Ｖ_PPを供給する端子か
らは、以上のような書込を行う間は書込用電圧Ｖ_PP（例
えば１０Ｖ）が入力され、以下に説明する未書込みテス
トモードではオフ状態のアンチヒューズがオン状態に遷
移することのない中程度の電圧（例えば６．５Ｖ）が入
力され、通常の動作モードでは、内部回路のロジック用
電圧（例えば３．３Ｖ）が入力される。

【００７６】未書込みテストモードとは、アンチヒュー
ズのプロセス不良を検出するために行なうテストであっ
て、上述の中程度の電圧（例えば６．５Ｖ）を全てのア
ンチヒューズに印加してもいずれのアンチヒューズもオ
フ状態にとどまることを確認する未書込みテストを行な
うモードであり、その製品の良否の判定に用いられる。
このときは、カラムデコーダ５０＿１、ローデコーダ６
０＿１に‘Ｈ’レベルのＣＡＬＬ信号、ＲＡＬＬ信号を
入力し、ＰＭＯＳトランジスタ３４＿１＿１，３４＿１
＿２，…，３４＿１＿ｍの全ておよびＮＭＯＳトランジ
スタ３５＿１＿１，３５＿１＿２，…，３５＿１＿ｎの
全てをオン状態にする。但し、プリチャージのときと異
なり、ＰＲＯＧ信号は‘Ｌ’レベルのままとし、ＮＭＯ
Ｓトランジスタ３５＿１＿１，３５＿１＿２，…，３５
＿１＿ｎの共通接続された側は、グラウンドＶ_SSと接続
しておく。こうしておいて、書込電流を供給する。ただ
し書込電圧Ｖ_PPは中程度の電圧（例えば６．５Ｖ）であ
る。全てのアンチヒューズがオフ状態にとどまるとき
は、定電流供給線３６がその中程度の電圧となり、いず
れかのアンチヒューズがオン状態となる不良が発生する
と定電流供給線３６はそれよりもはるかに低い電圧とな
る。不良のアンチヒューズの有無は、期待値ＰＤＡＴＡ
を‘Ｈ’レベルにし、ＳＥＮＳＥ信号を‘Ｈ’レベルに
してセンスすることにより検出することができる。

【００７７】次に、上述した第２の実施形態の変形例に
ついて説明する。先ず基準電流生成回路４００では、書
込モード、センスモード、および追加書込モードでそれ
ぞれ異なる基準電流Ｉ_SNを生成する旨説明したが、追加
書込モードでは、電流値は書込モードの電流値と同じに
しておき、パルス幅を延ばすことにより追加書込みを行
なってもよい。すなわち電流値を例えば２０ｍＡではな
く１０ｍＡとし、その代わりにその追加書込みのパルス
幅を２倍に延ばしてもよい。この場合、図４に示す抵抗
４０４とＮＭＯＳトランジスタ４０７の回路は削除する
ことができる。

【００７８】また、書込モードにおける基準電流とセン
スモードにおける基準電流を同じにしてもよい。その場
合、抵抗４０３とＮＭＯＳトランジスタ４０６の回路は
削除することができる。書込モードとセンスモードとの
区別は、パルス幅と、ＳＥＮＳＥ信号を‘Ｈ’レベルに
して電圧クランプを働かせるか（センスモード）否かに
よる。

【００７９】また、比較電圧生成回路５００では、抵抗
５０１と抵抗５０２はＦＥＴで置き換えてもよく、その
場合は抵抗５０２とＮＭＯＳトランジスタ５０３を一体
化することができる。図７は、このように構成した、比
較電圧ＶＳＮＤを生成する回路の回路図である。また、
これと同様に、抵抗５０６，５０７はＦＥＴで置き換え
てもよく、その場合は、抵抗５０７とＮＭＯＳトランジ
スタ５０８を一体化することができる。図８は、このよ
うに構成した比較電圧ＶＳＯＮを生成する回路の回路図
である。

【００８０】さらに、図４では、Ｓ／Ｐ／Ａ信号を
‘Ｈ’レベルにすることにより基準電流生成回路４００
においてセンスモード時の基準電流を生成し、カレント
ミラー回路によりそれと同じレベルのセンス電流を生成
していたが、図９に示すように、比較電圧ＶＳＮＤから
ＮＭＯＳトランジスタ５０５および抵抗５１０を介して
定電流供給線３６にセンス電流を供給してもよい。この
ときには、アンチヒューズがオフ状態の場合比較電圧Ｖ
ＳＮＤからＮＭＯＳトランジスタ５０５のしきい電圧Ｖ
_TNだけ下がった電圧になるため、図４に示すＰＭＯＳト
ランジスタ４３によるクランプ回路は不要であるが、更
にＮＭＯＳトランジスタ５１１のしきい電圧Ｖ_TNだけ下
がった電圧ＶＳＯＦＦを比較電圧としてコンパレータ４
１に供給する。

【００８１】図１０は、本発明の半導体デバイスの第３
実施形態のアンチヒューズへの書込み回路部分の回路図
である。図４に示す第２の実施形態の要素と同一の要素
には図４に付した符号と同一の符号を付して示し、相違
点について説明する。図１０に示す回路には、図４に示
す回路と比べ、比較電圧生成回路５００に、絶縁破壊検
出用比較電圧生成回路５２０が備えられており、また、
コンパレータ４２の出力に接続されたディレイ回路４
８、および、そのディレイ回路４８の出力とプログラム
信号ＰＲＯＧが入力され出力がＮＭＯＳトランジスタ４
０６のゲートに接続されたアンドゲート４９が付加され
ている。また、基準電流生成回路４００は各ブロック６
００＿１，６００＿２，…，６００＿Ｋにそれぞれ装備
されている。

【００８２】絶縁破壊検出用比較電圧生成回路５２０
は、書込モードにおいてアンチヒューズ３１が絶縁破壊
を起こしたか否かを検出するための比較電圧を生成する
回路であり、第２の比較信号５０９とグラウンドＶ_SSと
の間に順次直列に接続された抵抗５１２、およびＮＭＯ
Ｓトランジスタ５１３が配置されている。そのＮＭＯＳ
トランジスタ５１３のゲートにはプログラム信号ＰＲＯ
Ｇが入力される。

【００８３】書込モードのときは、プログラム信号ＰＲ
ＯＧが‘Ｈ’レベル、センス信号ＳＥＮＳＥが‘Ｌ’レ
ベルにあるため第２の比較信号線５０９には、書込用電
源電圧Ｖ_PPよりＮＭＯＳトランジスタ５０５のしきい電
圧Ｖ_TNだけ低い電圧を抵抗５０６と抵抗５１２とで分圧
された絶縁破壊検出用比較電圧が出力され、その絶縁破
壊検出用比較電圧がコンパレータ４２に入力される。書
込モードにおいてアンチヒューズ３１が絶縁破壊を生じ
る前は定電流供給線３６は書込用電源電圧Ｖ_PPにあり、
したがってコンパレータ４２の出力は‘Ｈ’レベルにあ
る。アンチヒューズ３１に絶縁破壊が生じると定電流供
給線３６の電圧は絶縁破壊検出用比較電圧よりも低い電
圧となりコンパレータ４２の出力が‘Ｌ’レベルに反転
する。この‘Ｌ’レベルの信号はディレイ回路４８によ
り例えば２μｓｅｃだけ遅延してアンドゲート４９の一
方の入力に伝達され、その時点で‘Ｈ’レベルのプログ
ラム信号ＰＲＯＧがアンドゲート４９で遮断されＮＭＯ
Ｓトランジスタ４０６がオフ状態となって抵抗４０３に
流れていた電流が遮断される。すなわち、その時点で、
書込電流は、抵抗４０２を流れる電流のみに制限され
る。

【００８４】この図１０に示す実施形態の場合、図１に
示す実施形態の場合と同様、各アンチヒューズ３１の絶
縁破壊に至るまでの時間が異なっても、その異なる絶縁
破壊時間に応じた書込みが行なわれるために、一層均一
かつ安定した抵抗値のフィラメントが得られる。

【００８５】

【発明の効果】以上説明したように、本発明によれば、
抵抗値が小さくばらつきも少ない安定したフィラメント
が形成され、ＰＬＤ，ＰＲＯＭの高速動作が可能にな
り、またそれらＰＬＤ，ＰＲＯＭのタイミングスキュー
も少ないため誤動作しにくく、動作中にスイッチオフす
るようなこともなく、信頼性の高いチップが製造され
る。

【００８６】また、本発明によれば、書込みのための定
電圧電源端子を備え、あとは例えば通常のＲＡＭ等に書
き込む場合と同様な手法で容易に書込みを行なうことの
できる、プログラマブルな半導体デバイスが構成され
る。

【図面の簡単な説明】

【図１】本発明の半導体デバイスの第１の実施形態を内
蔵したＰＬＤの、アンチヒューズ書込み回路の回路図で
ある。

【図２】電圧変換型インバータの各例を示した図であ
る。

【図３】図１に示すアンチヒューズ書込み回路のタイミ
ングチャートである。

【図４】本発明の半導体デバイスの第２の実施形態のア
ンチヒューズへの書込み回路部分の回路図である。

【図５】カラムデコーダ、ローデコーダの入出力信号を
示した図である。

【図６】アンチヒューズへの書込みを行なう際のＳ／Ｐ
／Ａ信号、ＰＲＯＧ信号、ＡＤＤＰ信号、およびＳＥＮ
ＳＥ信号の変化を示すタイミングチャートである。

【図７】比較電圧生成回路の変形例を示す回路図であ
る。

【図８】比較電圧生成回路の変形例を示す回路図であ
る。

【図９】センス電流生成回路の変形例を示す回路図であ
る。

【図１０】本発明の半導体デバイスの第３の実施形態
の、アンチヒューズへの書込み回路部分の回路図であ
る。

【符号の説明】

１，３１アンチヒューズ２＿１，２＿２，…，２＿ｍ；３２＿１＿１，３２＿１
＿２，…，３２＿１＿ｍ第１の信号線３＿１，３＿２，…，３＿ｎ；３３＿１＿１，３３＿１
＿２，…，３３＿１＿ｎ第２の信号線４＿１，４＿２，…，４＿ｍ；５＿１，５＿２，…，５
＿ｎ；３５＿１＿１，３５＿１＿２，…，３５＿１＿
ｎ，３８，５２，１０５，４０６，４０７，５０３，５
０８，５１１，５１３ＮＭＯＳトランジスタ６＿１，６＿２，…，６＿ｍ；８＿１，８＿２，…，８
＿ｎ，１０４，４０５，８０１電圧変換型インバータ７＿１，７＿２，…，７＿ｍ，９，１０ナンドゲート１１，５０＿１カラムデコーダ１２，６０＿１ローデコーダ３４＿１＿１，３４＿１＿２，…，３４＿１＿ｍ，３
７，３９，４３，１０１，１０６，４０１ＰＭＯＳト
ランジスタ３６定電流レベル伝達線４０定電流レベル伝達線４１，４２，２０１コンパレータ４４，４６，７０１ナンドゲート４５オアゲート４８，２０２ディレイ回路４９アンドゲート１００定電流回路１０２，１０３，４０２，４０３，４０４，５０１，５
０２，５０６，５０７，５１０，５１２抵抗１０７，２０３ノアゲート２００検知回路３００，６００＿１，６００＿２，…，６００＿ｋブ
ロック４００基準電流生成回路５００比較電圧生成回路５０４第１の比較信号線５０９第２の比較信号線５２０絶縁破壊検出用比較電圧生成回路７００合否ゲート回路８００書込制御回路８０２書込制御線

Claims

【特許請求の範囲】

【請求項１】互いに交差する第１の信号線および第２
の信号線と、これら第１の信号線と第２の信号線との交
点に配置されたアンチヒューズとを備え、遮断状態にあ
るアンチヒューズに電力を供給して該アンチヒューズを
固定的な導通状態に遷移させる書込みを前記交点に配置
されたアンチヒューズについて行なうか否かに応じて異
なる回路動作が実現される半導体デバイスにおいて、前記アンチヒューズに定電流を供給すべく該アンチヒュ
ーズの抵抗値により変化する、所定電圧以下の電圧を該
アンチヒューズに印加する定電流回路と、前記アンチヒューズに電流が流れ始めたか否かを検知す
る検知回路とを備え、前記定電流回路が、前記検知回路により前記アンチヒュ
ーズに電流が流れ始めたことが検知された後所定時間経
過前は該アンチヒューズに所定の第１の定電流を供給
し、該所定時間経過時に該アンチヒューズへの電流の供
給を停止するものであることを特徴とする半導体デバイ
ス。
【請求項２】互いに交差する第１の信号線および第２
の信号線と、これら第１の信号線と第２の信号線との交
点に配置されたアンチヒューズとを備え、遮断状態にあ
るアンチヒューズに電力を供給して該アンチヒューズを
固定的な導通状態に遷移させる書込みを前記交点に配置
されたアンチヒューズについて行なうか否かに応じて異
なる回路動作が実現される半導体デバイスにおいて、前記アンチヒューズに定電流を供給すべく該アンチヒュ
ーズの抵抗値により変化する、所定電圧以下の電圧を該
アンチヒューズに印加する定電流回路と、前記アンチヒューズに電流が流れ始めたか否かを検知す
る検知回路とを備え、前記定電流回路が、前記検知回路により前記アンチヒュ
ーズに電流が流れ始めたことが検知された後所定時間経
過前は該アンチヒューズに所定の第１の定電流を供給す
るとともに、該所定時間経過時に前記第１の定電流より
も小さい第２の定電流に切り換えて該第２の定電流を前
記アンチヒューズに供給するものであることを特徴とす
る半導体デバイス。
【請求項３】前記検知回路が、前記アンチヒューズの
一端の電圧ないし該電圧に対応する電圧と所定の基準電
圧とを比較するコンパレータであることを特徴とする請
求項１又は２記載の半導体デバイス。
【請求項４】互いに交差する第１の信号線および第２
の信号線と、これら第１の信号線と第２の信号線との交
点に配置されたアンチヒューズとを備え、遮断状態にあ
るアンチヒューズに電力を供給して該アンチヒューズを
固定的な導通状態に遷移させる書込みを前記交点に配置
されたアンチヒューズについて行なうか否かに応じて異
なる回路動作が実現される半導体デバイスにおいて、前記アンチヒューズに、該アンチヒューズを遮断状態か
ら導通状態へと変化させる書込用電流を供給する書込モ
ードと、前記アンチヒューズに、該アンチヒューズの状
態をセンスするためのセンス用電流を供給するセンスモ
ードと、書込みが行なわれた前記アンチヒューズに、追
加書込みを行なうための追加書込用電流を供給する追加
書込モードとに切替自在な定電流回路を備えたことを特
徴とする半導体デバイス。
【請求項５】前記定電流回路が、前記センスモードに
おいて、遮断状態にあるアンチヒューズに印加される電
圧を該アンチヒューズが遮断状態にとどまるレベルの電
圧に制限する電圧クランプ回路を備えたことを特徴とす
る請求項４記載の半導体デバイス。
【請求項６】前記アンチヒューズに前記センス用電流
が供給されたときに生じる電圧に基づいて該アンチヒュ
ーズの状態を検出する状態検出回路を備えたことを特徴
とする請求項４記載の半導体デバイス。
【請求項７】前記第１の信号線が互いに並行に延びる
複数の第１の信号線から成るとともに、前記第２の信号
線が互いに並行に延びる複数の第２の信号線から成り、
前記アンチヒューズが、前記複数の第１の信号線と前記
複数の第２の信号線との各交点に配置されてなる半導体
デバイスであって、前記複数の第１の信号線それぞれに直列に接続された第
１のスイッチ回路と、前記複数の第２の信号線それぞれに直列に接続された第
２のスイッチ回路と、前記第１のスイッチ回路を制御することにより前記複数
の第１の信号線のうちの所望の第１の信号線を切替自在
に選択する第１のデコーダと、前記第２のスイッチ回路を制御することにより前記複数
の第２の信号線のうちの所望の第２の信号線を切替自在
に選択する第２のデコーダとを備え、前記定電流回路が、前記第１のデコーダおよび前記第２
のデコーダにより書込みのために同時に選択された１つ
もしくは複数のアンチヒューズに、並列的に、互いに独
立に制御された定電流を供給するものであることを特徴
とする請求項４記載の半導体デバイス。
【請求項８】前記第１のデコーダおよび前記第２のデ
コーダが、それぞれ、該第１のデコーダおよび該第２の
デコーダにより選択される前記第１の信号線全ておよび
前記第２の信号線全てを同時に選択するモードを有する
ものであることを特徴とする請求項７記載の半導体デバ
イス。
【請求項９】前記定電流回路が、基準電流を生成する
基準電流生成回路と、該基準電流生成回路により生成さ
れた基準電流に応じた定電流をカレントミラー回路によ
り生成して前記アンチヒューズに供給する定電流供給回
路とを有するものであることを特徴とする請求項４記載
の半導体デバイス。
【請求項１０】前記書込モードにおいて前記アンチヒ
ューズに電流が流れ始めたか否かを検知する検知回路を
備え、前記定電流回路が、前記書込モードにおいて、前記検知
回路により前記アンチヒューズに電流が流れ始めたこと
が検知された後所定時間経過前は該アンチヒューズに、
前記書込用電流として所定の第１の定電流を供給し、該
所定時間経過時に該アンチヒューズへの該書込用電流の
供給を停止するものであることを特徴とする請求項４記
載の半導体デバイス。
【請求項１１】前記書込モードにおいて前記アンチヒ
ューズに電流が流れ始めたか否かを検知する検知回路を
備え、前記定電流回路が、前記書込モードにおいて、前記検知
回路により前記アンチヒューズに電流が流れ始めたこと
が検知された後所定時間経過前は該アンチヒューズに、
前記書込用電流として所定の第１の定電流を供給すると
ともに、該所定時間経過時に前記書込用電流を前記第１
の定電流よりも小さい第２の定電流に切り換えて該第２
の定電流を該書込用電流として前記アンチヒューズに供
給するものであることを特徴とする請求項４記載の半導
体デバイス。