KR20130059007A - 불휘발성 메모리 및 그것을 포함하는 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리에 관한 것으로, 구체적으로는 불휘발성 메모리에 관한 것이다. 본 발명의 실시 예에 따른 불휘발성 메모리는 기판과 수직한 방향으로 적층되고 복수의 서브 메모리 블록들을 포함하는 제 1 메모리 블록; 및 기판과 수직한 방향으로 적층되고 복수의 서브 메모리 블록들을 포함하는 제 2 메모리 블록을 포함한다. 제 1 메모리 블록의 적어도 하나의 서브 메모리 블록에는 한번 프로그램 된 후에 변경되지 않는 관리 데이터가 저장되고, 상기 제 2 메모리 블록의 서브 메모리 블록들에는 메인 데이터가 저장되며, 메타 데이터는 상기 제 1 메모리 블록 중 상기 관리 데이터가 저장되지 않은 나머지 서브 메모리 블록에 저장될 것이다.

Description

불휘발성 메모리 및 그것을 포함하는 메모리 장치{NONVOLATILE MEMORY AND MEMORY DEVICE INCLUDING THE SAME}

본 발명은 반도체 메모리에 관한 것으로, 구체적으로는 불휘발성 메모리에 관한 것이다.

반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.

휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 플래시 메모리(3-D 플래시 메모리)가 연구되고 있다.

본 발명의 목적은 서브 블록 단위로 소거 동작을 수행하는 불휘발성 메모리에 있어서, 불휘발성 메모리에 저장된 관리 데이터의 훼손을 방지하여 불휘발성 메모리의 신뢰성을 향상시키는 것이다.

본 발명의 실시 예에 따른 불휘발성 메모리는 기판과 수직한 방향으로 적층되고 복수의 서브 메모리 블록들을 포함하는 제 1 메모리 블록; 및 상기 제 1 메모리 블록과 평행하게 배치되며, 상기 기판과 수직한 방향으로 적층되고 복수의 서브 메모리 블록들을 포함하는 제 2 메모리 블록을 포함한다. 상기 제 1 메모리 블록의 적어도 하나의 서브 메모리 블록에는 한번 프로그램 된 후에 변경되지 않는 관리 데이터가 저장되고, 상기 제 2 메모리 블록의 서브 메모리 블록들에는 메인 데이터가 저장되며, 메타 데이터는 상기 제 1 메모리 블록 중 상기 관리 데이터가 저장되지 않은 나머지 서브 메모리 블록에 저장된다.

실시 예로서, 상기 관리 데이터는 공정 후 테스트 단계 시에 프로그램되는 데이터이다.

실시 예로서, 상기 메타 데이터는 상기 불휘발성 메모리를 관리하기 위해, 공정 후 테스트 단계 이후에 발생되는 데이터이다.

실시 예로서, 상기 제 1 및 제 2 메모리 블록들에 저장된 데이터는 서브 메모리 블록 단위로 소거된다.

실시 예로서, 기판과 수직한 방향으로 적층되는 복수의 서브 메모리 블록들을 각각 가지는 제 1 및 제 2 메모리 블록들을 포함하는 불휘발성 메모리; 및 외부로부터 수신된 메인 데이터를 상기 불휘발성 메모리에 저장하도록 구성되는 컨트롤러를 포함한다. 상기 불휘발성 메모리의 소거 동작은 서브 메모리 블록 단위로 수행되고, 상기 제 1 메모리 블록 중 적어도 하나의 서브 메모리 블록에는 관리 데이터만 저장되며, 상기 컨트롤러는 상기 제 2 메모리 블록에는 상기 메인 데이터만 저장하도록 구성된다.

실시 예로서, 상기 관리 데이터는 공정 후 테스트 단계 시에 프로그램된 후에 변경되지 않는 데이터이다.

실시 예로서, 상기 컨트롤러는 상기 테스트 단계 이후에 상기 불휘발성 메모리를 관리하기 위한 메타 데이터를 발생하도록 구성될 것이다.

실시 예로서, 상기 컨트롤러는 상기 메타 데이터를 상기 제 1 메모리 블록에 저장하도록 구성될 것이다.

실시 예로서, 상기 컨트롤러는 상기 메타 데이터를 상기 제 1 메모리 블록 중 상기 관리 데이터가 저장되지 않은 나머지 서브 메모리 블록에 저장하도록 구성될 것이다.

실시 예로서, 상기 불휘발성 메모리는 복수의 서브 메모리 블록들을 가지는 제 3 메모리 블록을 더 포함하고, 상기 컨트롤러는 상기 메타 데이터를 상기 제 3 메모리 블록에 저장하도록 구성될 것이다.

실시 예로서, 상기 나머지 서브 메모리 블록은 공백(vacant) 영역으로 유지될 수 있다.

실시 예로서, 상기 제 1 메모리 블록은 각각 상기 기판 위에 순차적으로 적층되는 제 1 및 제 2 서브 메모리 블록들을 포함하고, 상기 관리 데이터가 저장된 적어도 하나의 서브 메모리 블록은 상기 제 1 서브 메모리 블록이고, 상기 제 2 서브 메모리 블록은 공백 영역으로 유지될 수 있다.

실시 예로서, 상기 제 1 및 제 2 메모리 블록들은 각각 상기 기판 위에 순차적으로 적층되는 제 1 및 제 2 서브 메모리 블록들을 포함하고, 상기 관리 데이터가 저장된 적어도 하나의 서브 메모리 블록은 상기 제 2 서브 메모리 블록이고, 상기 제 1 서브 메모리 블록은 공백 영역으로 유지될 수 있다.

실시 예로서, 상기 불휘발성 메모리는 상기 컨트롤러로부터 상기 메인 데이터 및 물리 어드레스를 수신하면, 상기 제 1 및 제 2 메모리 블록들 중 상기 물리 어드레스에 대응하는 영역에 상기 메인 데이터를 저장하도록 구성될 것이다. 상기 컨트롤러는 상기 메인 데이터의 논리 어드레스를 상기 제 2 메모리 블록에 대응하는 물리 어드레스로 변환하고 상기 물리 어드레스 및 상기 메인 데이터를 상기 불휘발성 메모리에 제공하도록 구성될 것이다.

본 발명의 실시 예에 따르면, 메인 데이터의 빈번한 갱신으로 인한 관리 데이터의 훼손이 방지되어 불휘발성 메모리의 신뢰성이 향상된다.

도 1은 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 좀 더 구체적으로 보여주는 블록도이다.
도 3은 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 4는 도 3의 메모리 블록들 중 어느 하나의 사시단면도를 예시적으로 보여준다.
도 5는 도 3의 메모리 블록들 중 어느 하나의 단면도를 예시적으로 보여준다.
도 6은 도 5의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 7은 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 8은 도 1의 메모리 장치의 데이터 저장 방법을 보여주는 순서도이다.
도 9는 도 1의 호스트로부터 수신되는 논리 어드레스와 메모리 셀 어레이의 메모리 블록들 사이의 매핑 관계를 보여주는 도면이다.
도 10은 제 1 내지 제 z 메모리 블록들에 저장되는 데이터 타입을 보여주는 테이블이다.
도 11은 관리 데이터 및 메인 데이터가 저장되는 방법의 제 1 실시 예를 보여주는 도면이다.
도 12는 관리 데이터 및 메인 데이터가 저장되는 방법의 제 2 실시 예를 보여주는 도면이다.
도 13은 관리 데이터 및 메인 데이터가 저장되는 방법의 제 3 실시 예를 보여주는 도면이다.
도 14는 관리 데이터 및 메인 데이터가 저장되는 방법의 제 4 실시 예를 보여주는 도면이다.
도 15는 도 1의 메모리 장치의 다른 실시 예를 보여주는 블록도이다.
도 16은 도 15를 참조하여 설명된 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 메모리 장치(1000)를 보여주는 블록도이다.

도 1을 참조하면, 메모리 장치(1000)는 불휘발성 메모리(100) 및 컨트롤러(200)를 포함한다. 불휘발성 메모리(100)는 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 각각 기판과 수직한 방향으로 적층되는 복수의 서브 메모리 블록들(SB1_1, SB1_2, SB2_1, SB2_2, SBz_1, SBz_2)을 포함한다. 도 1에서, 예시적으로 각 메모리 블록은 두 개의 서브 메모리 블록들을 포함하는 것이 도시된다. 불휘발성 메모리(100)의 소거 동작은 메모리 블록 단위가 아닌 서브 메모리 블록 단위로 수행된다. 불휘발성 메모리(100)의 프로그램 및 읽기 동작은 페이지 단위로 수행된다.

복수의 메모리 블록들(BLK1~BLKz)은 적어도 하나의 스페셜(special) 메모리 블록과 복수의 메인 메모리 블록들로 구분된다. 스페셜 메모리 블록은 관리 데이터(Management Data)를 저장하는 메모리 블록이다. 메인 메모리 블록은 메인 데이터(Main Data)를 저장하는 메모리 블록이다. 예를 들면, 제 1 메모리 블록(BLK1)이 스페셜 메모리 블록일 때, 제 1 메모리 블록(BLK1) 중 적어도 하나의 서브 메모리 블록(S_B1_1)에 관리 데이터가 저장될 수 있다(빗금 쳐진 영역).

메인 데이터는 호스트(Host)로부터의 요청에 응답하여 불휘발성 메모리(100)에 쓰여지는 데이터를 의미할 것이다. 예시적으로, 메인 데이터는 텍스트 데이터, 영상 데이터, 음성 데이터, 그리고 운영 체제 및 응용 프로그램 등의 각종 소프트웨어를 실행하기 위한 데이터 등을 의미할 것이다.

관리 데이터는 메모리 장치(1000)를 관리하기 위한 데이터를 의미할 것이다. 관리 데이터는 호스트(Host)로부터의 요청 없이 불휘발성 메모리(100)에 쓰여지는 데이터를 의미할 것이다.

예시적으로, 관리 데이터는 불휘발성 메모리(100)의 공정 후 테스트 단계 시에 한번 프로그램된 후에 미 변경되는 데이터일 수 있다. 예를 들면, 관리 데이터는 불휘발성 메모리(100)의 동작에 필요한 각종 알고리즘들, 불휘발성 메모리(100)의 초기화 동작을 수행하기 위한 데이터, E-Fuse 데이터, 컨트롤러(200)의 동작에 필요한 각종 알고리즘들 등 메모리 장치(1000)의 동작 환경을 설정하기 위한 데이터일 수 있다. 예를 들면, 관리 데이터는 호스트(Host)가 불휘발성 메모리(100) 또는 메모리 장치(1000)를 인증할 때 요구되는 암호화 코드, 불휘발성 메모리(100)의 아이디(ID) 정보 등 불휘발성 메모리(100)와 관련된 각종 정보를 의미할 것이다.

예시적으로, 관리 데이터는 공정 후 테스트 단계가 종료된 후에 메모리 장치(1000)의 관리를 위해 컨트롤러(200)에 의해 발생되는 메타 데이터일 수 있다. 예를 들면, 관리 데이터는 논리 어드레스와 물리 어드레스를 매핑하기 위한 어드레스 매핑 테이블, 마모도 정보(wear-leveling information), 배드 메모리 블록의 관리를 위한 데이터들을 의미할 수 있다.

컨트롤러(200)는 호스트(Host) 및 불휘발성 메모리(100)에 연결된다. 컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여 불휘발성 메모리(100)를 엑세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 불휘발성 메모리(100)의 읽기, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다.

컨트롤러(200)는 호스트(Host) 및 불휘발성 메모리(100) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 플래시 변환 계층(Flash Translation Layer, FTL)을 운용할 것이다. 컨트롤러(200)는 쓰기 요청 시에 호스트(Host)로부터 논리 어드레스(Logical Address) 및 메인 데이터를 수신할 것이다. 컨트롤러(200)는 플래시 변환 계층을 운용함으로써 논리 어드레스를 물리 어드레스(Physical Address)로 변환할 것이다. 컨트롤러(200)는 메인 데이터 및 변환된 물리 어드레스를 불휘발성 메모리(100)에 전송할 것이다. 그리고, 컨트롤러(200)는 논리 어드레스와 물리 어드레스 사이의 매핑 관계를 저장하는 어드레스 매핑 테이블을 관리할 것이다.

본 발명의 실시 예에 따르면, 컨트롤러(200)는 스페셜 메모리 블록의 적어도 하나의 서브 메모리 블록에 관리 데이터가 저장된 상태에서, 메인 데이터를 스페셜 메모리 블록에 저장하지 않고, 메인 메모리 블록들에 저장하도록 구성된다. 컨트롤러(200)는 논리 어드레스를 스페셜 메모리 블록을 제외한 메인 메모리 블록들에 대응하는 물리 어드레스에 매핑할 것이다.

도 2는 도 1의 메모리 장치(1000)를 좀 더 구체적으로 보여주는 블록도이다. 도 2를 참조하면, 불휘발성 메모리(100)는 메모리 셀 어레이(110, Memory Cell Array), 어드레스 디코더(120, ADDR Decoder), 읽기 및 쓰기 회로(130, Read & Write Circuit), 제어 로직(140, Control Logic) 및 입출력 회로(150, I/O Circuit)를 포함한다.

메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 행 라인들(RL)은 스트링 선택 라인들, 접지 선택 라인들, 및 복수의 워드 라인들을 포함할 것이다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다.

어드레스 디코더(120)는 메모리 셀 어레이(110), 제어 로직(140) 및 입출력 버퍼(150)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작한다. 어드레스 디코더(120)는 입출력 버퍼(160)로부터 어드레스(ADDR)를 수신한다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩 하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 기반하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK1~BLKz) 중 하나를 선택한다.

어드레스 디코더(120)는 어드레스(ADDR) 중 행 어드레스를 디코딩할 것이다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 복수의 워드 라인들 중 하나의 워드 라인을 선택할 것이다. 예를 들면, 어드레스 디코더(120)는 디코딩된 행 어드레스(DA)에 따라 행 라인들(RL) 각각에 전압을 인가할 것이다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(140)에 전달한다.

예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.

읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신한다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택할 것이다.

예시적으로, 프로그램 동작 시에, 읽기 및 쓰기 회로(130)는 입출력 버퍼(150)로부터 데이터(DATA)를 수신하고, 수신된 데이터를 메모리 셀 어레이(110) 내의 선택된 워드 라인의 메모리 셀들에 프로그램할 것이다. 읽기 동작 시에, 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터 중 디코딩된 열 어드레스에 대응하는 데이터(DATA)를 입출력 버퍼(150)로 전달할 것이다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입할 수 있다. 예를 들면, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행할 수 있다.

예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.

제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 입출력 버퍼(150)에 연결된다. 제어 로직(140)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(140)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.

입출력 버퍼(150)는 어드레스 디코더(120), 제어 로직(140) 및 읽기 및 쓰기 회로(130)에 연결된다. 입출력 버퍼(150)는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 제어 로직(140) 및 어드레스 디코더(120)에 전송한다.

입출력 버퍼(150)는 외부와 데이터(DATA)를 교환한다. 프로그램 동작 시에, 입출력 버퍼(150)는 외부로부터 수신된 데이터(DATA)를 읽기 및 쓰기 회로(130)에 전달할 것이다. 읽기 동작 시에, 입출력 버퍼(150)는 읽기 및 쓰기 회로(130)로부터 수신된 데이터(DATA)를 외부로 전송할 것이다.

도 3은 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 배치된 복수의 셀 스트링들이 제공될 것이다. 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 접지 선택 라인(GSL) 및 복수의 워드 라인들(WL)에 연결된다. 메모리 블록들(BLK1~BLKz)은 도 4를 참조하여 더 상세하게 설명된다.

도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 사시단면도를 예시적으로 보여준다. 도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 단면도를 예시적으로 보여준다.

기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.

기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~313)이 제공된다. 복수의 도핑 영역들(311~313)은 기판(111) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 도 4 및 도 5에 도시된 복수의 도핑 영역들(311~313)은 순차적으로 제 1 도핑 영역(311), 제 2 도핑 영역(312), 그리고 제 3 도핑 영역(313)으로 정의된다.

제 1 내지 제 3 도핑 영역들(311~313)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 이하에서, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 한정되지 않는다.

제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 2 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 2 방향을 따라 특정한 거리만큼 이격되어 제공된다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.

제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(pillar, PL11, PL12, PL21, PL22)이 제공된다. 예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22) 각각의 폭들은 기판에 인접할수록 감소한다.

복수의 필라들(PL11, PL12, PL21, PL22) 각각은 다층으로 구성된다. 복수의 필라들(PL11, PL12, PL21, PL22)은 채널막들(114) 및 내부 물질들(115)을 포함할 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22) 각각에서, 내부 물질 및 내부 물질을 둘러싸는 채널막이 제공될 수 있다.

채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.

내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.

제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112) 및 복수의 필라들(PL11, PL12, PL21, PL22)의 노출된 표면들 상에 정보 저장막들(116)이 제공된다.

제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(116) 사이에 도전 물질들(CM1~CM8)이 제공된다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.

복수의 필라들(PL11, PL12, PL21, PL22) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다.

드레인들(320) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL1, BL2)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL1, BL2)은 콘택 플러그들을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.

이하에서, 메모리 블록(BLK1)의 필라들(PL11, PL12, PL21, PL22)의 행들 및 열들이 정의된다. 제 1 도핑 영역(311) 및 제 2 도핑 영역(312) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL11, PL12)이 제 1 행의 필라들로 정의된다. 제 2 도핑 영역(312) 및 제 3 도핑 영역(313) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL21, PL22)이 제 2 행의 필라들로 정의된다. 즉, 행 방향은 제 1 방향을 의미한다. 비트 라인들(BL1, BL2)에 따라, 필라들(PL11, PL12, PL21, PL22)의 열들이 정의된다. 제 1 비트 라인(BL1)과 드레인(320)을 통해 연결된 필라들(PL11, PL21)이 제 1 열의 필라들로 정의된다. 제 2 비트 라인(BL2)과 드레인(320)을 통해 연결된 필라들(PL12, PL22)이 제 2 열의 필라들로 정의된다. 즉, 열 방향은 제 3 방향을 의미한다.

이하에서, 도전 물질들(CM1~CM8)의 높이들이 정의된다. 도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라, 제 1 내지 제 8 높이를 갖는 것으로 정의된다. 기판(111)과 가장 인접한 제 1 도전 물질들(CM1)은 제 1 높이를 갖는다. 비트 라인들(BL1, BL2)과 가장 인접한 제 8 도전 물질들(CM8)은 제 8 높이를 갖는다.

필라들(PL11, PL12, PL21, PL22) 각각은 인접한 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다. 즉, 필라들(PL11, PL12, PL21, PL22)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다.

셀 스트링들 각각은 기판 상에 적층된 복수의 셀 트랜지스터들을 포함한다.

도 6은 도 5의 셀 트랜지스터들 중 하나(CT)를 보여주는 확대도이다. 예시적으로, 제 1 행 제 1 열의 필라(PL11)에 대응하는 복수의 셀 트랜지스터들 중 제 7 높이를 갖는 트랜지스터(CT)가 도시되어 있다.

도 5 및 도 6을 참조하면, 트랜지스터(CT)는 도 6에 도시된 제 7 도전 물질(CM7), 제 7 도전 물질(CM7)에 인접한 필라(PL11)의 일부분, 그리고 제 7 도전 물질(CM7)과 필라(PL11) 사이에 제공되는 정보 저장막으로 구성된다.

정보 저장막(116)은 제 7 도전 물질(CM7) 및 필라(PL11)의 사이로부터 제 7 도전 물질(CM7)의 상면 및 하면으로 신장된다. 정보 저장막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.

채널막(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막(114)은 셀 트랜지스터들에서 바디(body)로 동작한다. 채널막(114)은 기판(111)과 수직한 방향으로 형성되어 있다. 필라(PL11)의 채널막(114)은 수직 바디로 동작하는 것으로 정의된다. 또한, 채널막(114)에 형성되는 채널은 수직 채널인 것으로 정의된다.

제 7 도전 물질들(CM7)은 게이트(또는 제어 게이트)로 동작한다.

필라(PL11)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작한다. 예를 들면, 필라(PL11)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막(117)은 실리콘 산화막을 포함할 수 있다.

제 2 서브 절연막(118)은 전하 저장막으로 동작한다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획막으로 동작할 수 있다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다. 제 2 서브 절연막(118)은 실리콘 질화막을 포함할 수 있다.

제 7 도전 물질들(CM7)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작한다. 예시적으로, 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막(119)은 실리콘 산화막을 포함할 수 있다.

예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다.

즉, 게이트(또는 제어 게이트)로 동작하는 제 7 도전 물질(CM7), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 수직 바디로 동작하는 채널막(114)은 셀 트랜지스터들로 동작한다. 예시적으로, 셀 트랜지스터은 전하 포획형 셀 트랜지스터이다.

셀 트랜지스터들은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들 중 상부에 제공되는 적어도 하나의 셀 트랜지스터는 스트링 선택 트랜지스터(SST)로 사용될 수 있다. 셀 트랜지스터들 중 하부에 제공되는 적어도 하나의 셀 트랜지스터는 접지 선택 트랜지스터(GST)로 사용될 수 있다. 나머지 셀 트랜지스터들은 메모리 셀로 사용될 수 있다.

다시 도 5를 참조하면, 도전 물질들(CM1~CM8)은 행 방향(제 1 방향)을 따라 신장되고 복수의 필라들(PL11, PL12 또는 PL21, PL22)에 결합된다. 즉, 도전 물질들(CM1~CM8)은 동일한 행의 필라들(PL11, PL12 또는 PL21, PL22)의 셀 트랜지스터들을 서로 연결하는 도전 라인들을 구성한다.

예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 또는 워드 라인(WL)으로 사용될 수 있다.

도 7은 메모리 블록(BLK1)의 등가 회로를 보여주는 회로도이다. 도 4 내지 도 7을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 제공된다. 셀 스트링들(CS11, CS21, CS12, CS22)은 각각 필라들(PL11, PL21, PL12, PL22)에 대응한다.

제 1 행 제 1 열의 필라(PL11)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 1 열의 셀 스트링(CS11)을 구성한다. 제 1 행 제 2 열의 필라(PL12)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 2 열의 셀 스트링(CS12)을 구성한다. 제 2 행 제 1 열의 필라(PL21)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 1 열의 셀 스트링(CS21)을 구성한다. 제 2 행 제 2 열의 필라(PL22)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 2 열의 셀 스트링(CS22)을 구성한다.

셀 스트링들(CS11, CS21, CS12, CS22)에서 제 1 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST)로 동작한다. 예시적으로, 제 1 도전 물질들(CM1)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 수 있다. 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 8 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SST)로 동작한다. 스트링 선택 트랜지스터들(SST)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 연결된다.

제 2 높이의 셀 트랜지스터들은 제 1 메모리 셀들(MC1)로 동작한다. 제 3 높이의 셀 트랜지스터들은 제 2 메모리 셀들(MC2)로 동작한다. 제 4 높이의 셀 트랜지스터들은 제 3 메모리 셀들(MC3)로 동작한다. 제 5 높이의 셀 트랜지스터들은 제 5 메모리 셀들(MC5)로 동작한다. 제 6 높이의 셀 트랜지스터들은 제 6 메모리 셀들(MC6)로 동작한다.

메모리 블록(BLK1)은 복수의 서브 메모리 블록들(SB1_1, SB1_2)을 포함한다. 각 서브 메모리 블록은 복수의 메모리 셀들을 포함한다. 제 1 서브 메모리 블록(SB1_1)은 제 1 내지 제 3 메모리 셀들(MC1~MC3)을 포함할 것이다. 제 2 서브 메모리 블록(SB1_2)은 제 4 내지 제 6 메모리 셀들(MC4~MC6)을 포함할 것이다.

동일한 행의 셀 스트링들은 스트링 선택 라인을 공유한다. 상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결된다. 예시적으로, 제 1 도전 물질들(CM1)은 공통으로 연결되어 접지 선택 라인(GSL)을 형성한다. 제 2 도전 물질들(CM2)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 도전 물질들(CM3)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 도전 물질들(CM4)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 도전 물질들(CM5)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 도전 물질들(CM6)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 도전 물질들(CM7)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다. 예시적으로, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 제 8 도전 물질들(CM8)에 대응한다.

공통 소스 라인(CSL)은 셀 스트링들(CS11, CS12, CS21, CS22)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.

동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인이 선택될 때, 선택된 워드 라인에 연결된 메모리 셀들이 선택된다.

상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결되어 있다. 따라서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 동일한 워드 라인에 연결된 셀 스트링들(CS11, CS12, CS21, CS22) 중 비선택된 행의 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)이 비트 라인들(BL1, BL2)로부터 전기적으로 분리된다. 그리고, 선택된 행의 셀 스트링들(예를 들면, CS21 및 CS22, 또는 CS11 및 CS12)이 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.

즉, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)의 행들이 선택될 수 있다. 그리고, 비트 라인들(BL1, BL2)을 선택함으로써, 선택된 행의 셀 스트링들의 열들이 선택될 수 있다.

프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다.

동일한 스트링 선택 라인에 연결된 셀 스트링들 중 동일한 워드 라인에 연결된 메모리 셀들은 한 번에 프로그램된다. 프로그램 동작 시에, 외부로부터 수신되는 어드레스(ADDR)는 특정한 페이지에 대응될 것이다. 예를 들면, 하나의 스트링 선택 라인에 연결된 셀 스트링들이 선택되고, 비선택된 워드 라인들(예를 들면, WL1~WL4, WL6) 각각에 패스 전압이 인가되고, 선택된 워드 라인(예를 들면, WL5)에 프로그램 전압이 인가될 것이다. 이때, 선택된 워드 라인에 인가되는 프로그램 전압으로 인해, 선택된 워드 라인에 인접한 메모리 셀들의 문턱 전압들이 변동될 수 있다. 메모리 셀들의 문턱 전압들이 변동되는 것은 메모리 셀들에 저장된 데이터가 변경될 수 있다는 것을 의미할 것이다.

동일한 스트링 선택 라인에 연결된 셀 스트링들 중 동일한 워드 라인에 연결된 메모리 셀들의 데이터는 한 번에 읽혀진다. 읽기 동작 시에, 외부로부터 수신되는 어드레스(ADDR)는 특정한 페이지에 대응될 것이다. 예를 들면, 하나의 스트링 선택 라인에 연결된 셀 스트링들이 선택되고, 선택된 워드 라인(예를 들면, WL5)에 읽기 전압이 인가되고, 비선택된 워드 라인들(예를 들면, WL1~WL4, WL6) 각각에 읽기 전압보다 높은 비선택 읽기 전압이 인가될 것이다. 비선택 읽기 전압이 인가되면, 비선택된 워드 라인들에 연결된 메모리 셀들의 문턱 전압들이 변동될 수 있다.

소거 동작은 서브 메모리 블록 단위로 수행된다. 제 1 서브 메모리 블록(SB1_1)의 메모리 셀들(MC1~MC3)의 데이터, 그리고 제 2 서브 메모리 블록(SB2_1)의 메모리 셀들(MC4~MC6)의 데이터는 각각 한번에 소거된다. 예를 들면, 소거될(선택된) 서브 메모리 블록(예를 들면, SB1_2)에 연결된 워드 라인들에 전원 전압이 인가되고, 소거 금지된(비선택된) 서브 메모리 블록(예를 들면, SB1_1)에 연결된 워드 라인들에 고전압의 소거 금지 전압이 인가될 것이다. 그리고, 기판(111)에 고전압의 소거 전압이 인가될 것이다. 각 셀 스트링의 메모리 셀들은 하나의 필라에 연결된다. 기판(111)으로부터 필라를 통해 전달되는 소거 전압, 그리고 워드 라인들을 통해 인가되는 소거 금지 전압들의 영향으로 인해 소거 금지된 서브 메모리 블록들의 메모리 셀들의 문턱 전압들은 변동될 수 있다.

제 1 및 제 2 서브 메모리 블록들(SB1_1, SB1_2)이 독립적으로 소거되므로, 관리 데이터 및 메인 데이터는 각각 제 1 및 제 2 서브 메모리 블록들(SB1_1, SB1_2)에 저장될 수 있다. 제 1 서브 메모리 블록(SB1_1)에 관리 데이터가 저장되고, 제 2 서브 메모리 블록(SB1_2)에 메인 데이터가 저장된다고 가정한다. 메인 데이터는 호스트(Host, 도 1 참조)로부터의 요청에 응답하여 불휘발성 메모리(100)에 쓰여지는 데이터이다. 따라서, 메인 데이터를 저장하는 제 2 서브 메모리 블록(SB1_2)이 관리 데이터를 저장하는 제 1 서브 메모리 블록(SB1_1)보다 빈번하게 엑세스될 것이다. 이는 제 1 서브 메모리 블록보다 제 2 서브 메모리 블록(SB1_2)에 대한 프로그램, 읽기 및 소거 동작이 빈번하게 수행되는 것을 의미할 것이다. 이때, 제 1 서브 메모리 블록(SB1_1)에 저장된 관리 데이터는 손상될 수 있다.

도 8은 도 1의 메모리 장치(1000)의 데이터 저장 방법을 보여주는 순서도이다. 도 1 및 도 8을 참조하면, S110단계에서, 관리 데이터는 스페셜 블록의 적어도 하나의 서브 메모리 블록에 저장된다. 이러한 관리 데이터의 저장은 불휘발성 메모리(100)의 공정 후 테스트 단계 시에 수행되거나, 또는 테스트 단계 후 불휘발성 메모리(100)의 사용 중에 컨트롤러(200)에 의해 수행될 수 있다.

S120단계에서, 불휘발성 메모리(100)에 쓰여질 데이터(이하, 쓰기 데이터)의 타입이 판별된다. 예시적으로, 쓰기 데이터가 호스트(Host)로부터의 쓰기 요청 시에 수신된 경우, 쓰기 데이터는 메인 데이터일 것이다. 쓰기 데이터가 호스트(Host)로부터 수신된 데이터가 아닌 경우, 쓰기 데이터는 관리 데이터일 것이다. 쓰기 데이터가 메인 데이터인 경우, S130단계가 수행된다. 쓰기 데이터가 메인 데이터가 아닌 경우, S140단계가 수행된다.

S130단계에서, 쓰기 데이터는 메인 메모리 블록에 저장된다. S140단계에서, 쓰기 데이터는 스페셜 메모리 블록에 저장될 것이다.

하나의 메모리 블록의 각 서브 메모리 블록은 독립적으로 소거되므로, 관리 데이터와 메인 데이터는 각각 하나의 메모리 블록의 서로 다른 서브 메모리 블록들에 저장되는 것이 가능하다. 그러나, 본 발명의 실시 예에 따르면, 메인 데이터는 스페셜 메모리 블록의 서브 메모리 블록에 저장되지 않는다. 따라서, 메인 데이터의 소거, 프로그램 및 읽기로 인해, 스페셜 메모리 블록에 저장된 관리 데이터는 훼손되지 않을 것이다. 결과적으로, 스페셜 메모리 블록에 저장된 관리 데이터의 신뢰성이 향상될 것이다.

도 9는 도 1의 호스트(Host)로부터 수신되는 논리 어드레스와 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 사이의 매핑 관계를 보여주는 도면이다. 도 9를 참조하면, 제 1 및 제 2 메모리 블록들(BLK1, BLK2)은 스페셜 메모리 블록들이고, 제 3 내지 제 z 메모리 블록들(BLK3~BLKz)은 메인 메모리 블록들이다. 본 발명의 실시 예에 따르면, 컨트롤러(200)는 호스트(Host)로부터 수신되는 논리 어드레스를 제 1 및 제 2 메모리 블록들(BLK1, BLK2)에 대응하는 물리 어드레스로 매핑하지 않는다. 컨트롤러(200)는 호스트(Host)로부터의 논리 어드레스를 제 3 내지 제 z 메모리 블록들(BLK3~BLKz)에 대응하는 물리 어드레스로 매핑할 것이다.

도 9에서, 호스트(Host)로부터의 논리 어드레스가 제 3 내지 제 z 메모리 블록들(BLK3~BLKz)의 물리 어드레스로 매핑되는 것이 도시된다. 그러나, 이는 설명의 편의를 위한 것으로서, 스페셜 메모리 블록들은 특정한 메모리 블록들(BLK1, BLK2)로 고정되지 않을 것이다. 스페셜 메모리 블록들은 다른 메모리 블록들(BLK3~BLKz) 중 적어도 하나로 변경될 수 있다. 예를 들면, 제 1 및 제 2 메모리 블록들(BLK1, BLK2)의 데이터는 다른 메모리 블록들(BLK3~BLKz) 중 적어도 하나로 이동되고, 제 1 및 제 2 메모리 블록들(BLK1, BLK2)의 데이터는 삭제될 수 있다. 즉, 제 1 및 제 2 메모리 블록들(BLK1, BLK2)의 데이터는 리프레시(refresh) 또는 리클레임(reclaim)될 수 있다.

도 10은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 저장되는 데이터 타입을 보여주는 테이블이다. 도 10을 참조하면, 도 9의 매핑 관계에 따라, 호스트(Host)로부터 수신되는 메인 데이터는 제 3 내지 제 z 메모리 블록들(BLK3~BLKz)에 저장될 것이다. 그리고, 제 1 및 제 2 메모리 블록들(BLK1, BLK2)에는 관리 데이터가 저장될 것이다. 즉, 메인 데이터 및 관리 데이터는 별도의 메모리 블록들에 저장될 것이다.

도 11은 관리 데이터(MGD) 및 메인 데이터(MD1, MD2)가 저장되는 방법의 제 1 실시 예를 보여주는 도면이다. 도 11 내지 도 14에서는, 각 메모리 블록의 구성 요소들 중 메모리 셀들만이 간략하게 도시된다. 각 메모리 블록은 행 방향으로 배열되는 m 개의 메모리 셀들, 열 방향으로 배열되는 n 개의 메모리 셀들을 포함할 것이다. 그리고, 각 셀 스트링은 6개의 메모리 셀들을 포함할 것이다(도 7 참조).

도 11을 참조하면, 제 1 및 제 3 메모리 블록은(BLK1, BLK3) 각각 제 1 및 제 2 서브 메모리 블록들(SB1_1 및 SB1_2, 또는 SB3_1, SB3_2)을 포함한다.

먼저, 제 1 메모리 블록(BLK1)의 제 1 서브 메모리 블록(SB1_1)에 관리 데이터(MGD)가 저장된다고 가정한다. 그리고, 호스트(Host)로부터 제 1 및 제 2 메인 데이터(MD1, MD2)가 순차적으로 수신된다고 가정한다. 제 1 및 제 2 메인 데이터(MD1, MD2)는 제 1 메모리 블록(BLK1)의 제 2 서브 메모리 블록(SB1_2)에 저장되지 않을 것이다. 제 1 및 제 2 메인 데이터(MD1, MD2)는 제 3 메모리 블록(BLK3)에 저장될 것이다. 예를 들면, 도 11에 도시된 바와 같이, 제 1 및 제 2 메인 데이터(MD1, MD2)는 각각 제 3 메모리 블록(BLK3)의 제 1 및 제 2 서브 메모리 블록들(SB3_1, SB3_2)에 저장될 것이다. 제 1 메모리 블록(BLK1)의 제 2 서브 메모리 블록(SB1_2)은 데이터가 저장되지 않은 공백(Vacant) 영역으로 유지될 것이다.

도 12는 관리 데이터(MGD) 및 메인 데이터(MD1, MD2)가 저장되는 방법의 제 2 실시 예를 보여주는 도면이다. 도 12를 참조하면, 제 1 메모리 블록(BLK1)의 제 2 서브 메모리 블록(SB1_2)에 관리 데이터(MGD)가 저장된다. 제 1 및 제 2 메인 데이터(MD1, MD2)는 제 1 메모리 블록(BLK1)의 제 1 서브 메모리 블록(SB1_1)에 저장되지 않을 것이다. 컨트롤러(200, 도 1 참조)는 제 1 및 제 2 메인 데이터(MD1, MD2)를 제 3 메모리 블록(BLK3)에 저장할 것이다. 제 1 메모리 블록(BLK1)의 제 1 서브 메모리 블록(SB1_1)은 공백 영역으로 유지될 수 있다.

도 13은 관리 데이터(MGD1, MGD2) 및 메인 데이터(MD)가 저장되는 방법의 제 3 실시 예를 보여주는 도면이다. 도 13을 참조하면, 제 1 관리 데이터(MGD1)가 제 1 메모리 블록(BLK1)의 제 1 서브 메모리 블록(SB1_1)에 미리 저장된다. 그 후에, 제 3 메모리 블록(BLK3)의 제 1 서브 메모리 블록(SB3_1)에 제 1 메인 데이터(MD1)가 저장된다. 그리고, 컨트롤러(200, 도 1 참조)에 의해 제 2 관리 데이터(MGD2)가 발생되면, 제 2 관리 데이터(MGD2)는 제 1 메모리 블록(BLK1)에 저장될 것이다. 예를 들면, 컨트롤러(200)는 제 2 관리 데이터(MGD2)를 제 1 메모리 블록(BLK1)의 제 2 서브 메모리 블록(SB1_2)에 저장할 것이다. 컨트롤러(200)는 제 2 관리 데이터(MGD2)를 제 3 메모리 블록(BLK3)의 제 2 서브 메모리 블록(SB3_2)에 저장하지 않을 것이다.

예시적으로, 제 1 서브 메모리 블록(SB1_1)에 저장된 제 1 관리 데이터(MGD1)는 불휘발성 메모리(100)의 공정 후 테스트 단계 시에 프로그램된 후에 미 변경되는 데이터일 것이다. 예를 들면, 제 1 관리 데이터는 불휘발성 메모리(100)의 동작에 필요한 각종 알고리즘들, 불휘발성 메모리(100)의 초기화 동작을 수행하기 위한 데이터, E-Fuse 데이터, 컨트롤러(200)의 동작에 필요한 각종 알고리즘들 등 메모리 장치(1000)의 동작 환경을 설정하기 위한 데이터일 수 있다. 예시적으로, 제 2 관리 데이터(MGD2)는 메타 데이터일 것이다. 제 2 관리 데이터(MGD2)를 제 1 메모리 블록(BLK1)의 제 1 서브 메모리 블록(SB1_1)에 저장하는 경우, 제 2 관리 데이터(MGD2)가 삭제될 때 제 1 관리 데이터(MGD1)도 함께 삭제될 것이다. 이는, 불휘발성 메모리(100)의 소거 동작은 서브 메모리 블록 단위로 수행되기 때문이다. 제 2 관리 데이터(MGD2)가 발생되면, 컨트롤러(200)는 제 2 관리 데이터(MGD2)를 제 2 서브 메모리 블록(SB1_2)에 저장할 것이다.

도 14는 관리 데이터(MGD1, MGD2) 및 메인 데이터(MD1, MD2)가 저장되는 방법의 제 4 실시 예를 보여주는 도면이다. 도 14를 참조하면, 제 1 메모리 블록(BLK1)의 제 1 서브 메모리 블록(SB1_1)에 제 1 관리 데이터(MGD1)가 저장된다. 호스트(Host, 도 1 참조)로부터 제 1 및 제 2 메인 데이터(MD1, MD2)가 순차적으로 수신될 때, 제 1 및 제 2 메인 데이터(MD1, MD2)는 제 3 메모리 블록(BLK3)에 저장될 것이다. 그리고, 제 2 관리 데이터(MGD2)가 발생되면, 컨트롤러(200, 도 1 참조)는 제 2 관리 데이터(MGD2)를 제 1 관리 데이터(MGD1)가 저장된 메모리 블록(BLK1)이 아닌 다른 메모리 블록(BLK2)에 저장할 수 있다. 컨트롤러(200)는 제 2 관리 데이터(MGD2)를 1 메모리 블록(BLK1) 및 제 2 메모리 블록(BLK2)에 선택적으로 저장할 것이다. 예시적으로, 제 1 관리 데이터(MGD2)는 불휘발성 메모리(100)의 공정 후 테스트 단계 시에 프로그램된 후에 미 변경되는 데이터이고, 제 2 관리 데이터(MGD2)는 테스트 단계 후 불휘발성 메모리(100)의 사용 중에 발생되는 메타 데이터일 것이다.

도 15는 도 1의 메모리 장치(1000)의 다른 실시 예(2000)를 보여주는 블록도이다. 도 15를 참조하면, 메모리 장치(1000)는 불휘발성 메모리(2100) 및 컨트롤러(2200)를 포함한다.

불휘발성 메모리(2100)는 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 연결된다. 불휘발성 메모리(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 도 15에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1을 참조하여 설명된 불휘발성 메모리(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

도 15에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 장치(2000)가 변형될 수 있음이 이해될 것이다.

컨트롤러(1200)는 램(Random Access Memory, RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함할 것이다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리(2100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리(2100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 예를 들면, 컨트롤러(1200)는 어드레스 매핑 테이블은 램(RAM) 상에 저장되고, 컨트롤러(1200)에 의해 관리될 것이다. 프로세싱 유닛은 컨트롤러(2200)의 제반 동작을 제어한다.

호스트 인터페이스는 호스트(Host) 및 컨트롤러(2200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(2200)은 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리(2100)과 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

불휘발성 메모리(2100) 및 컨트롤러(2200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 불휘발성 메모리(2100) 및 컨트롤러(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 불휘발성 메모리(2100) 및 컨트롤러(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

불휘발성 메모리(2100) 및 컨트롤러(2200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 장치(1000)가 반도체 드라이브(SSD)로 이용되는 경우, 메모리 장치(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 장치(2000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적으로, 불휘발성 메모리(2100) 또는 메모리 장치(2000)는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(2100) 또는 메모리 장치(2000)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 16은 도 15를 참조하여 설명된 메모리 장치(2000)를 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100, CPU), 램(3200, Random Access Memory, RAM), 사용자 인터페이스(3300, User Interface), 전원(3400, Power Supply), 그리고 메모리 장치(2000)를 포함한다.

메모리 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 장치(2000)에 저장된다.

도 16에서, 불휘발성 메모리(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100)에 의해 수행될 것이다. 컨트롤러(2200)에 포함된 램의 기능은 도 16에 도시된 램(3200)에 의해 수행될 것이다.

도 16에서, 도 15를 참조하여 설명된 메모리 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 메모리 장치(2000)는 도 1을 참조하여 설명된 메모리 장치(1000)로 대체될 수 있다. 예시적으로, 컴퓨팅 시스템(3000)은 도 1 및 도 15를 참조하여 설명된 메모리 장치들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 실시 예에 따르면, 관리 데이터가 저장되는 메모리 블록에 아직 데이터를 저장하지 않는 공백(vacant) 영역의 서브 메모리 블록이 존재하더라도, 메인 데이터는 다른 메모리 블록에 저장된다. 따라서, 메인 데이터의 빈번한 갱신으로 인한 관리 데이터의 훼손이 방지되어 불휘발성 메모리의 신뢰성이 향상된다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100: 불휘발성 메모리 장치
200: 컨트롤러
BLK1~BLKz: 제 1 내지 제 z 메모리 블록들
SB1_1, SB1_2, SB2_1, SB2_2, SBz_1, SBz_2: 서브 메모리 블록들

Claims (10)

1. 기판과 수직한 방향으로 적층되는 복수의 서브 메모리 블록들을 포함하는 제 1 메모리 블록; 및
   상기 제 1 메모리 블록과 평행하게 배치되며, 상기 기판과 수직한 방향으로 적층되는 복수의 서브 메모리 블록들을 포함하는 제 2 메모리 블록을 포함하되,
   상기 제 1 메모리 블록의 적어도 하나의 서브 메모리 블록에는 한번 프로그램 된 후에 변경되지 않는 관리 데이터가 저장되고, 상기 제 2 메모리 블록의 서브 메모리 블록들에는 메인 데이터가 저장되며,
   메타 데이터는 상기 제 1 메모리 블록 중 상기 관리 데이터가 저장되지 않은 나머지 서브 메모리 블록에 저장되는 불휘발성 메모리.
2. 제 1 항에 있어서,
   상기 관리 데이터는 공정 후 테스트 단계 시에 프로그램되는 데이터인 불휘발성 메모리.
3. 제 1 항에 있어서,
   상기 메타 데이터는 상기 불휘발성 메모리를 관리하기 위해, 공정 후 테스트 단계 이후에 발생되는 데이터인 불휘발성 메모리.
4. 제 1 항에 있어서,
   상기 제 1 및 제 2 메모리 블록들에 저장된 데이터는 서브 메모리 블록 단위로 소거되는 불휘발성 메모리.
5. 기판과 수직한 방향으로 적층되는 복수의 서브 메모리 블록들을 각각 가지는 제 1 및 제 2 메모리 블록들을 포함하는 불휘발성 메모리; 및
   외부로부터 수신된 메인 데이터를 상기 불휘발성 메모리에 저장하도록 구성되는 컨트롤러를 포함하되,
   상기 불휘발성 메모리의 소거 동작은 서브 메모리 블록 단위로 수행되고,
   상기 제 1 메모리 블록 중 적어도 하나의 서브 메모리 블록에는 관리 데이터만 저장되며,
   상기 컨트롤러는 상기 제 2 메모리 블록에는 상기 메인 데이터만 저장하도록 구성되는 메모리 장치.
6. 제 5 항에 있어서,
   상기 관리 데이터는 공정 후 테스트 단계 시에 프로그램된 후에 변경되지 않는 데이터인 메모리 장치.
7. 제 6 항에 있어서,
   상기 컨트롤러는 상기 테스트 단계 이후에 상기 불휘발성 메모리를 관리하기 위한 메타 데이터를 발생하도록 구성되는 메모리 장치.
8. 제 7 항에 있어서,
   상기 컨트롤러는 상기 메타 데이터를 상기 제 1 메모리 블록 중 상기 관리 데이터가 저장되지 않은 나머지 서브 메모리 블록에 저장하도록 구성되는 메모리 장치.
9. 제 7 항에 있어서,
   상기 불휘발성 메모리는 복수의 서브 메모리 블록들을 가지는 제 3 메모리 블록을 더 포함하고,
   상기 컨트롤러는 상기 메타 데이터를 상기 제 3 메모리 블록에 저장하도록 구성되는 메모리 장치.
10. 제 5 항에 있어서,
    상기 나머지 서브 메모리 블록은 공백(vacant) 영역으로 유지되는 메모리 장치.

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