JP4725159B2 - オープン検出回路、オープン検出方法及び半導体集積回路 - Google Patents
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Description
先ず、本実施形態におけるオープン検出システムSの構成及び機能について説明する。
[2]オープン検出回路3の構成及び機能
次に、本実施形態におけるオープン検出回路3の構成及び機能について説明する。
[3]オープン検出回路3の動作
[3.1]伝送線路13が正常な場合
次に、本実施形態におけるオープン検出回路3の動作を説明するが、先ず、伝送線路13が正常な場合について説明する。
[3.2]伝送線路13上にオープン箇所がある場合
次に、伝送線路13にオープン箇所がある場合の動作について説明する。
[4]変形例
次に、本実施形態の変形例について説明する。
3 オープン検出回路
11 出力バッファ
12 入力バッファ
13 伝送線路
14 セレクタ
15 比較回路
16 遅延調整回路
17 Dフリップフロップ
18 終端抵抗
S オープン検出システム
Claims (7)
- 半導体集積回路に接続される伝送線路のオープンを検出するオープン検出回路において、
送信側の前記半導体集積回路の出力バッファから受信側の前記半導体集積回路の入力バッファまでの前記伝送線路に前記出力バッファから出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより当該半導体集積回路に入力される信号とを含む出入力信号の信号レベルと、基準信号の信号レベルとを比較する比較手段と、
クロック信号を入力して、調整可能な遅延量により当該クロック信号を遅延させて出力する遅延調整手段と、
前記遅延調整手段から遅延されたクロック信号が出力されたタイミングにおける前記比較手段による比較結果を出力する結果出力手段と、
前記遅延調整手段におけるクロック信号の遅延量が、前記出力バッファから前記入力バッファまでの伝送線路長に応じた遅延量よりも短い場合において、前記結果出力手段から出力された比較結果が、前記出入力信号の信号レベルの方が高いことを示す場合に、オープンが検出されたと判定する判定手段と、
前記オープンを検出した場合には、前記遅延調整手段におけるクロック信号の遅延量と、前記結果出力手段から出力された比較結果と、に基づいて、前記オープン箇所までの伝送線路長に基づく遅延を検出する遅延検出手段と、
を備えることを特徴とするオープン検出回路。 - 請求項1に記載のオープン検出回路において、
前記遅延調整手段は、前記クロック信号を遅延させる複数の遅延手段を有し、前記クロック信号を遅延させる当該遅延手段の数を設定可能とすることにより前記遅延量を調整すること
を特徴とするオープン検出回路。 - 請求項1または請求項2に記載のオープン検出回路において、
複数の前記出力バッファのうち選択された一の当該出力バッファから前記伝送線路に出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより前記半導体集積回路に入力される信号とを含む信号の信号レベルを、前記比較手段により前記基準信号の信号レベルと比較させる選択手段を更に備えること
を特徴とするオープン検出回路。 - 半導体集積回路に接続される伝送線路のオープンを検出するオープン検出方法において、
送信側の前記半導体集積回路の出力バッファから受信側の前記半導体集積回路の入力バッファまでの前記伝送線路に前記出力バッファから出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより当該半導体集積回路に入力される信号とを含む出入力信号の信号レベルと、基準信号の信号レベルとを比較する比較工程と、
クロック信号を入力して、調整可能な遅延量により当該クロック信号を遅延させて出力する遅延調整工程と、
前記遅延調整工程において遅延されたクロック信号が出力されたタイミングにおける前記比較工程での比較結果を出力する結果出力工程と、
前記遅延調整工程におけるクロック信号の遅延量が、前記出力バッファから前記入力バッファまでの伝送線路長に応じた遅延量よりも短い場合において、前記結果出力工程において出力された比較結果が、前記出入力信号の信号レベルの方が高いことを示す場合に、オープンが検出されたと判定する判定工程と、
前記オープンを検出した場合には、前記遅延調整工程におけるクロック信号の遅延量と、前記結果出力工程において出力された比較結果と、に基づいて、前記オープン箇所までの伝送線路長に基づく遅延を検出する遅延検出工程と、
を含むことを特徴とするオープン検出方法。 - 請求項4に記載のオープン検出方法において、
前記遅延調整工程は、前記クロック信号を遅延させる複数の遅延工程を有し、前記クロック信号を遅延させる当該遅延工程の数を設定可能とすることにより前記遅延量を調整することを特徴とするオープン検出方法。 - 請求項4または請求項5に記載のオープン検出方法において、
複数の前記出力バッファのうち選択された一の当該出力バッファから前記伝送線路に出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより前記半導体集積回路に入力される信号とを含む信号の信号レベルを、前記比較工程において前記基準信号の信号レベルと比較させる選択工程を更に備えることを特徴とするオープン検出方法。 - 請求項1乃至3の何れか一項に記載のオープン検出回路と、
前記出力バッファと、
を備えることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005096652A JP4725159B2 (ja) | 2005-03-30 | 2005-03-30 | オープン検出回路、オープン検出方法及び半導体集積回路 |
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Publications (2)
Publication Number | Publication Date |
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JP2006278797A JP2006278797A (ja) | 2006-10-12 |
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Country | Link |
---|---|
JP (1) | JP4725159B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4973263B2 (ja) * | 2007-03-22 | 2012-07-11 | 日本電気株式会社 | 接続不良検出回路及び方法 |
US10366648B2 (en) | 2015-10-14 | 2019-07-30 | Rohm Co., Ltd. | Semiconductor integrated circuit, timing controller, and display device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04114445A (ja) * | 1990-09-04 | 1992-04-15 | Mitsubishi Electric Corp | 半導体試験システム |
JP2000266819A (ja) * | 1999-03-18 | 2000-09-29 | Nec Yamagata Ltd | クロック同期式回路用動作速度評価回路及び方法 |
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2005
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04114445A (ja) * | 1990-09-04 | 1992-04-15 | Mitsubishi Electric Corp | 半導体試験システム |
JP2000266819A (ja) * | 1999-03-18 | 2000-09-29 | Nec Yamagata Ltd | クロック同期式回路用動作速度評価回路及び方法 |
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Publication number | Publication date |
---|---|
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