JPH0815380A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0815380A JPH0815380A JP6145005A JP14500594A JPH0815380A JP H0815380 A JPH0815380 A JP H0815380A JP 6145005 A JP6145005 A JP 6145005A JP 14500594 A JP14500594 A JP 14500594A JP H0815380 A JPH0815380 A JP H0815380A
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- G01R31/317—Testing of digital circuits
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【目的】半導体チップ内のクロック信号スキューを精度
よく測定できるテスト回路を有する半導体集積回路装置
を提供する。 【構成】クロック信号により駆動されるフリップフロッ
プ１１および１２と、外部測定信号のフリップフロップ
１１への遅延時間と外部信号のフリップフロップ１２へ
の遅延時間を等しくし、フリップフロップ１１の出力お
よびフリップフロップ１２の出力をＸＯＲ１４の入力に
接続する構成とし、外部測定信号をＬＳＩテスタの分解
能で変化させてＸＯＲ１４の出力レベルの変化点を検出
することによりクロック信号のスキューを測定する。
よく測定できるテスト回路を有する半導体集積回路装置
を提供する。 【構成】クロック信号により駆動されるフリップフロッ
プ１１および１２と、外部測定信号のフリップフロップ
１１への遅延時間と外部信号のフリップフロップ１２へ
の遅延時間を等しくし、フリップフロップ１１の出力お
よびフリップフロップ１２の出力をＸＯＲ１４の入力に
接続する構成とし、外部測定信号をＬＳＩテスタの分解
能で変化させてＸＯＲ１４の出力レベルの変化点を検出
することによりクロック信号のスキューを測定する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に同期式制御方式の論理回路のクロック信号のス
キュー測定に用いるテスト回路を有する半導体集積回路
装置に関する。
し、特に同期式制御方式の論理回路のクロック信号のス
キュー測定に用いるテスト回路を有する半導体集積回路
装置に関する。
【０００２】
【従来の技術】最近の電子機器、例えば、パーソナルコ
ンピュータなどに用いられる同期式制御方式の論理回路
を有する半導体集積回路装置は小型化，省電力化のた
め、その有用性が増大している。この同期式制御方式の
論理回路の一構成例を半導体基板上の一主平面上に形成
した半導体集積回路装置を模式的に平面図に現わした図
６を参照すると、従来の半導体集積回路装置６００は、
クロック信号の供給を受ける接続端子１０１と、この接
続端子１０１に入力を接続するバッファ１０２と、バッ
ファ１０２の出力から導出されバッファ１０４，１０５
および１０６のそれぞれと駆動するためのクロック配線
１０３，５５１，５５２および５５３のそれぞれと、ク
ロック配線１０３の配線端子５６２と、この配線端子５
６２に接続するクロック配線５５１の配線端子５６１
と、配線端子５６２に接続するクロック配線５５２の配
線端子５６３と、この配線端子５６３に接続するクロッ
ク配線５５３の配線端子５６４とを有する構成である。
さらに、従来の半導体集積回路装置６００は、配線端子
５６１に入力を接続するクロック１０６と、配線端子５
６３に入力を接続するクロックバッファ１０５と、配線
端子５６４に入力を接続するクロックバッファ１０４と
を有する構成である。
ンピュータなどに用いられる同期式制御方式の論理回路
を有する半導体集積回路装置は小型化，省電力化のた
め、その有用性が増大している。この同期式制御方式の
論理回路の一構成例を半導体基板上の一主平面上に形成
した半導体集積回路装置を模式的に平面図に現わした図
６を参照すると、従来の半導体集積回路装置６００は、
クロック信号の供給を受ける接続端子１０１と、この接
続端子１０１に入力を接続するバッファ１０２と、バッ
ファ１０２の出力から導出されバッファ１０４，１０５
および１０６のそれぞれと駆動するためのクロック配線
１０３，５５１，５５２および５５３のそれぞれと、ク
ロック配線１０３の配線端子５６２と、この配線端子５
６２に接続するクロック配線５５１の配線端子５６１
と、配線端子５６２に接続するクロック配線５５２の配
線端子５６３と、この配線端子５６３に接続するクロッ
ク配線５５３の配線端子５６４とを有する構成である。
さらに、従来の半導体集積回路装置６００は、配線端子
５６１に入力を接続するクロック１０６と、配線端子５
６３に入力を接続するクロックバッファ１０５と、配線
端子５６４に入力を接続するクロックバッファ１０４と
を有する構成である。
【０００３】さらにまた、従来の半導体集積回路装置６
００は、クロックバッファ１０６の出力から導出される
クロック配線１２２と、クロック配線１２２の配線端子
５６８と、この配線端子５６８から導出されフリップフ
ロップ１１９および１２１のそれぞれを駆動するクロッ
ク配線１２５と、クロックバッファ１０５の出力から導
出されフリップフロップ５０８，５１０および５１２の
それぞれを駆動するクロック配線５１６と、フリップフ
ロップ５１２のクロック端子に接続されるクロック配線
５１６の配線端子５６７と、クロックバッファ１０４の
出力から導出されフリップフロップ１０８，１１０およ
び１１２のそれぞれを駆動するクロック配線１２４と、
フリップフロップ１１２のクロック端子に接続されるク
ロック配線１２４の配線端子５６５とを備え、フリップ
フロップ１１９および１２１のそれぞれならびにフリッ
プフロップ５０８，５１０および５１２のそれぞれなら
びにフリップフロップ１０８，１０９および１１０のそ
れぞれは、例えば、分周器を構成するかまたはレジスタ
を構成して、同期式制御方式の論理回路機能を実現す
る。
００は、クロックバッファ１０６の出力から導出される
クロック配線１２２と、クロック配線１２２の配線端子
５６８と、この配線端子５６８から導出されフリップフ
ロップ１１９および１２１のそれぞれを駆動するクロッ
ク配線１２５と、クロックバッファ１０５の出力から導
出されフリップフロップ５０８，５１０および５１２の
それぞれを駆動するクロック配線５１６と、フリップフ
ロップ５１２のクロック端子に接続されるクロック配線
５１６の配線端子５６７と、クロックバッファ１０４の
出力から導出されフリップフロップ１０８，１１０およ
び１１２のそれぞれを駆動するクロック配線１２４と、
フリップフロップ１１２のクロック端子に接続されるク
ロック配線１２４の配線端子５６５とを備え、フリップ
フロップ１１９および１２１のそれぞれならびにフリッ
プフロップ５０８，５１０および５１２のそれぞれなら
びにフリップフロップ１０８，１０９および１１０のそ
れぞれは、例えば、分周器を構成するかまたはレジスタ
を構成して、同期式制御方式の論理回路機能を実現す
る。
【０００４】さらに、この半導体集積回路装置６００
は、フリップフロップ１１２の出力１１３を受けるイン
バータ１１４および１１５のそれぞれと、インバータ１
１５の出力を受け増巾し外部信号として出力するＩ／Ｏ
バッファ１１６および接続端子１１７のそれぞれと、フ
リップフロップ５１２の出力５１３を受け増巾し外部信
号として出力するＩ／Ｏバッファ５１４および接続端子
５１５のそれぞれと、フリップフロップ１２１の出力５
１７を受けるインバータ５１８および５１９のそれぞれ
と、インバータ５１９の出力を受け増巾し外部信号とし
て出力するＩ／Ｏバッファ５２０および接続端子５２１
とを有し、接続端子５２３に受ける外部制御信号５２２
によりＩ／Ｏバッファ１１６，５１４および５２０のそ
れぞれが制御される構成である。
は、フリップフロップ１１２の出力１１３を受けるイン
バータ１１４および１１５のそれぞれと、インバータ１
１５の出力を受け増巾し外部信号として出力するＩ／Ｏ
バッファ１１６および接続端子１１７のそれぞれと、フ
リップフロップ５１２の出力５１３を受け増巾し外部信
号として出力するＩ／Ｏバッファ５１４および接続端子
５１５のそれぞれと、フリップフロップ１２１の出力５
１７を受けるインバータ５１８および５１９のそれぞれ
と、インバータ５１９の出力を受け増巾し外部信号とし
て出力するＩ／Ｏバッファ５２０および接続端子５２１
とを有し、接続端子５２３に受ける外部制御信号５２２
によりＩ／Ｏバッファ１１６，５１４および５２０のそ
れぞれが制御される構成である。
【０００５】また、この従来の半導体集積回路装置６０
０の配線端子５６５は、クロック信号の供給を受ける接
続端子１０１からバッファ１０２，配線１０３，配線端
子５６２，配線５５２，配線端子５６３，配線５５３，
配線端子５６４，バッファ１０４および配線１２４のそ
れぞれを介してクロック信号が供給される構成で、接続
端子１０１からこの配線端子５６５までのクロック信号
の伝搬遅延時間に関してはこの半導体集積回路装置６０
０の中で最も大きい値を有する構成である。
０の配線端子５６５は、クロック信号の供給を受ける接
続端子１０１からバッファ１０２，配線１０３，配線端
子５６２，配線５５２，配線端子５６３，配線５５３，
配線端子５６４，バッファ１０４および配線１２４のそ
れぞれを介してクロック信号が供給される構成で、接続
端子１０１からこの配線端子５６５までのクロック信号
の伝搬遅延時間に関してはこの半導体集積回路装置６０
０の中で最も大きい値を有する構成である。
【０００６】一方、配線端子５６８は端子１０１からバ
ッファ１０２，配線１０３，配線端子５６２，配線５５
１，配線端子５６１，バッファ１０６および配線１２２
のそれぞれを介してクロック信号が供給される構成で、
接続端子１０１からこの配線端子５６８までのクロック
信号の伝搬遅延時間に関しては、この半導体集積回路装
置６００の中で最も小さい値を有する構成である。
ッファ１０２，配線１０３，配線端子５６２，配線５５
１，配線端子５６１，バッファ１０６および配線１２２
のそれぞれを介してクロック信号が供給される構成で、
接続端子１０１からこの配線端子５６８までのクロック
信号の伝搬遅延時間に関しては、この半導体集積回路装
置６００の中で最も小さい値を有する構成である。
【０００７】次に、従来の半導体集積回路装置６００の
クロック信号の伝搬についての波形図を示す図７を参照
して、この半導体集積回路装置６００の接続端子１０１
に供給されるクロック信号の伝搬について説明する。
クロック信号の伝搬についての波形図を示す図７を参照
して、この半導体集積回路装置６００の接続端子１０１
に供給されるクロック信号の伝搬について説明する。
【０００８】時刻ｔ０に端子１０１に外部からクロック
信号が供給されると、配線端子５６８の信号波形は時刻
ｔ１に伝搬される。すなわち、（ｔ１−ｔ０）の遅延時
間ｔｐｄ１が発生する。また、時刻ｔ２になると配線端
子５６５の信号波形は伝搬されフリップフロップ１１２
はクロック動作を行う。すなわち、（ｔ２−ｔ０）の遅
延時間ｔｐｄ２が発生する。
信号が供給されると、配線端子５６８の信号波形は時刻
ｔ１に伝搬される。すなわち、（ｔ１−ｔ０）の遅延時
間ｔｐｄ１が発生する。また、時刻ｔ２になると配線端
子５６５の信号波形は伝搬されフリップフロップ１１２
はクロック動作を行う。すなわち、（ｔ２−ｔ０）の遅
延時間ｔｐｄ２が発生する。
【０００９】この結果、従来の半導体集積回路装置６０
０は、配線端子５６８と配線端子５６５との間でクロッ
ク信号の遅延差であるクロックスキュー（ΔＴ）が発生
した状態で同期式論理回路動作を行う。
０は、配線端子５６８と配線端子５６５との間でクロッ
ク信号の遅延差であるクロックスキュー（ΔＴ）が発生
した状態で同期式論理回路動作を行う。
【００１０】この様な従来の半導体集積回路装置を同期
式制御方式の論理回路に適用するため、論理回路動作の
スピードテストを実施し、安定な回路動作を保証する必
要がある。このスピードテストに関する従来のテスト回
路技術は、例えば、特開平２−２３２５７５号公報に開
示されている。
式制御方式の論理回路に適用するため、論理回路動作の
スピードテストを実施し、安定な回路動作を保証する必
要がある。このスピードテストに関する従来のテスト回
路技術は、例えば、特開平２−２３２５７５号公報に開
示されている。
【００１１】従来のテスト回路技術についてのテスト回
路の構成を示す図８を参照すると、このテスト回路は、
テスト端子８０１にテスト入力信号８０７を供給し、ク
ロックφ１をゲートに受けるトラスファーゲート８０２
からフリップフロップ等の遅延回路８０３へテスト入力
信号を供給し、クロックφ２をゲートに受けるトランス
ファゲート８０４から遅延回路８０３の出力およびテス
ト信号８０７のそれぞれを入力とするＥＸＯＲ８０５と
を有して、被測定回路である遅延回路８０３の遅延伝搬
時間を測定する構成である。
路の構成を示す図８を参照すると、このテスト回路は、
テスト端子８０１にテスト入力信号８０７を供給し、ク
ロックφ１をゲートに受けるトラスファーゲート８０２
からフリップフロップ等の遅延回路８０３へテスト入力
信号を供給し、クロックφ２をゲートに受けるトランス
ファゲート８０４から遅延回路８０３の出力およびテス
ト信号８０７のそれぞれを入力とするＥＸＯＲ８０５と
を有して、被測定回路である遅延回路８０３の遅延伝搬
時間を測定する構成である。
【００１２】すなわち、上述のテスト回路を半導体集積
回路装置６００に内蔵して、スピードテストを実施する
ことにより、半導体集積回路装置の安定な動作を実現す
ることができる。
回路装置６００に内蔵して、スピードテストを実施する
ことにより、半導体集積回路装置の安定な動作を実現す
ることができる。
【００１３】
【発明が解決しようとする課題】しかしながら、近年の
電子機器の要求により、電子機器に用いられる半導体集
積回路装置の回路規模は増々大きくなり１半導体チップ
当り１００万ゲートの集積度を有するＬＳＩが市販され
るようになった。したがって、上述の同期式制御方式の
論理回路を有する半導体集積回路装置の集積規模も大き
くなり、そのクロック信号を伝搬するクロック配線の配
線長も長くなっている。
電子機器の要求により、電子機器に用いられる半導体集
積回路装置の回路規模は増々大きくなり１半導体チップ
当り１００万ゲートの集積度を有するＬＳＩが市販され
るようになった。したがって、上述の同期式制御方式の
論理回路を有する半導体集積回路装置の集積規模も大き
くなり、そのクロック信号を伝搬するクロック配線の配
線長も長くなっている。
【００１４】その結果、クロック配線長のためのクロッ
ク伝搬遅延時間も半導体集積回路装置の平面的な配置に
大きく依存し、上述のクロックスキューが増々大きくな
る問題が生じてきた。
ク伝搬遅延時間も半導体集積回路装置の平面的な配置に
大きく依存し、上述のクロックスキューが増々大きくな
る問題が生じてきた。
【００１５】さらに、電子機器の要求速度もクロック周
波数で〜１００ＭＨｚ程度の性能が必要とされ、クロッ
ク信号によるクロックスキューを検査し保証する必要が
生じてきた。
波数で〜１００ＭＨｚ程度の性能が必要とされ、クロッ
ク信号によるクロックスキューを検査し保証する必要が
生じてきた。
【００１６】すなわち、上述のクロックスキューをテス
トするテスト回路が必要で従来技術のテスト回路を内蔵
しただけではクロックスキューが測定できず、安定な同
期式制御方式の論理回路を有する半導体集積回路装置が
実現できない欠点があった。
トするテスト回路が必要で従来技術のテスト回路を内蔵
しただけではクロックスキューが測定できず、安定な同
期式制御方式の論理回路を有する半導体集積回路装置が
実現できない欠点があった。
【００１７】したがって、本発明の目的は、上記の状況
に鑑み、半導体集積回路装置のチップ内のクロックスキ
ューを精度良く測定するテスト回路を有する半導体集積
回路装置を提供することにある。
に鑑み、半導体集積回路装置のチップ内のクロックスキ
ューを精度良く測定するテスト回路を有する半導体集積
回路装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明の半導体集積回路
装置は、クロック信号に同期してデータの保持または書
込を行う複数個のフリップフロップと、前記クロック信
号の駆動能力を増巾するクロックドライバーと、前記ク
ロックドライバーの出力から導出されるクロック信号配
線とを半導体基板の一主表面上に形成したクロック信号
同期型の半導体集積回路装置において、前記クロック信
号配線に接続されて前記クロック信号をクロック端子に
受ける第１および第２のフリップフロップのそれぞれ
と、前記第１および第２のフリップフロップのそれぞれ
のデータ入力端子のそれぞれに入力される外部測定信号
と、この外部測定信号の前記第１のフリップフロップへ
の遅延時間および前記第２のフリップフロップへの遅延
時間のそれぞれを等しくする遅延手段と、前記クロック
信号により駆動され出力される前記第１および第２のそ
れぞれのフリップフロップの出力信号のそれぞれの一致
検出手段とを有する構成である。
装置は、クロック信号に同期してデータの保持または書
込を行う複数個のフリップフロップと、前記クロック信
号の駆動能力を増巾するクロックドライバーと、前記ク
ロックドライバーの出力から導出されるクロック信号配
線とを半導体基板の一主表面上に形成したクロック信号
同期型の半導体集積回路装置において、前記クロック信
号配線に接続されて前記クロック信号をクロック端子に
受ける第１および第２のフリップフロップのそれぞれ
と、前記第１および第２のフリップフロップのそれぞれ
のデータ入力端子のそれぞれに入力される外部測定信号
と、この外部測定信号の前記第１のフリップフロップへ
の遅延時間および前記第２のフリップフロップへの遅延
時間のそれぞれを等しくする遅延手段と、前記クロック
信号により駆動され出力される前記第１および第２のそ
れぞれのフリップフロップの出力信号のそれぞれの一致
検出手段とを有する構成である。
【００１９】また、本発明の半導体集積回路装置の前記
遅延手段は、前記外部測定信号を受けるバッファと、こ
のバッファの出力端と前記第１のフリップフロップの前
記データ入力端子とを接続する配線の配線長と前記バッ
ファの前記出力端と前記第２のフリップフロップの前記
データ入力端子とを接続する配線の配線長とを等しくす
る構成とすることもできる。
遅延手段は、前記外部測定信号を受けるバッファと、こ
のバッファの出力端と前記第１のフリップフロップの前
記データ入力端子とを接続する配線の配線長と前記バッ
ファの前記出力端と前記第２のフリップフロップの前記
データ入力端子とを接続する配線の配線長とを等しくす
る構成とすることもできる。
【００２０】さらにまた、本発明の半導体集積回路装置
の前記遅延手段は、前記外部測定信号を受けるバッファ
と、このバッファの出力端と前記第１のフリップフロッ
プの前記データ入力端子とを複数個の第１の外部測定信
号バッファと前記第１の外部測定信号バッファ間を接続
する第１の外部測定信号バッファ線とで接続し、前記バ
ッファの出力端と前記第２のフリップフロップの前記デ
ータ入力端子とを前記第１の外部測定信号バッファの遅
延時間が等しく前記第１の外部測定信号バッファと同一
数の第２の外部測定信号バッファと前記第２の外部測定
信号バッファ間を接続する前記第１の外部測定信号バッ
ファ線と等長の第２の外部測定信号バッファ線とで接続
する構成とすることもできる。
の前記遅延手段は、前記外部測定信号を受けるバッファ
と、このバッファの出力端と前記第１のフリップフロッ
プの前記データ入力端子とを複数個の第１の外部測定信
号バッファと前記第１の外部測定信号バッファ間を接続
する第１の外部測定信号バッファ線とで接続し、前記バ
ッファの出力端と前記第２のフリップフロップの前記デ
ータ入力端子とを前記第１の外部測定信号バッファの遅
延時間が等しく前記第１の外部測定信号バッファと同一
数の第２の外部測定信号バッファと前記第２の外部測定
信号バッファ間を接続する前記第１の外部測定信号バッ
ファ線と等長の第２の外部測定信号バッファ線とで接続
する構成とすることもできる。
【００２１】またさらに、本発明の半導体集積回路装置
の前記一致検出手段は、前記第１および第２のフリップ
フロップの出力信号のそれぞれを入力とする排他的論理
回路で構成することもできる。
の前記一致検出手段は、前記第１および第２のフリップ
フロップの出力信号のそれぞれを入力とする排他的論理
回路で構成することもできる。
【００２２】また、本発明の他の半導体集積回路装置
は、クロック信号に同期してデータの保持または書込を
行う複数個のフリップフロップと、前記クロック信号の
駆動能力を増巾するクロックドライバーと、前記クロッ
クドライバーの出力から導出されるクロック信号配線と
を半導体基板の一主平面上に形成したクロック信号同期
型の半導体集積回路装置において、前記クロック信号配
線に接続されて前記クロック信号をクロック端子に受け
る第１および第２のフリップフロップのそれぞれと、前
記第１および第２のフリップフロップのそれぞれのデー
タ入力端子のそれぞれに入力される外部測定信号と、こ
の外部測定信号の前記第１のフリップフロップへの遅延
時間および前記第２のフリップフロップへの遅延時間の
それぞれを等しくする第１の遅延手段と、前記クロック
信号配線の前記クロック信号の伝搬遅延時間の等しくな
る接続点に接続されて前記クロック信号をクロック端子
に受ける第３および第４のフリップフロップのそれぞれ
と、前記第３および第４のフリップフロップのそれぞれ
のデータ入力端子のそれぞれに入力される前記外部測定
信号の前記第３のフリップフロップへの遅延時間および
前記第４のフリップフロップへの遅延時間のそれぞれを
等しくする第２の遅延手段と、前記第１および第２のフ
リップフロップの出力信号のそれぞれならびに前記第３
および第４のフリップフロップの出力信号のそれぞれを
選択する選択回路と、この選択回路の出力を受ける一致
検出手段とを有する構成である。
は、クロック信号に同期してデータの保持または書込を
行う複数個のフリップフロップと、前記クロック信号の
駆動能力を増巾するクロックドライバーと、前記クロッ
クドライバーの出力から導出されるクロック信号配線と
を半導体基板の一主平面上に形成したクロック信号同期
型の半導体集積回路装置において、前記クロック信号配
線に接続されて前記クロック信号をクロック端子に受け
る第１および第２のフリップフロップのそれぞれと、前
記第１および第２のフリップフロップのそれぞれのデー
タ入力端子のそれぞれに入力される外部測定信号と、こ
の外部測定信号の前記第１のフリップフロップへの遅延
時間および前記第２のフリップフロップへの遅延時間の
それぞれを等しくする第１の遅延手段と、前記クロック
信号配線の前記クロック信号の伝搬遅延時間の等しくな
る接続点に接続されて前記クロック信号をクロック端子
に受ける第３および第４のフリップフロップのそれぞれ
と、前記第３および第４のフリップフロップのそれぞれ
のデータ入力端子のそれぞれに入力される前記外部測定
信号の前記第３のフリップフロップへの遅延時間および
前記第４のフリップフロップへの遅延時間のそれぞれを
等しくする第２の遅延手段と、前記第１および第２のフ
リップフロップの出力信号のそれぞれならびに前記第３
および第４のフリップフロップの出力信号のそれぞれを
選択する選択回路と、この選択回路の出力を受ける一致
検出手段とを有する構成である。
【００２３】
【実施例】次に、本発明の第１の実施例の半導体集積回
路装置について図面を参照して説明する。
路装置について図面を参照して説明する。
【００２４】図１を参照すると、この第１の実施例の半
導体集積回路装置１００は、外部測定信号の供給を受け
る接続端子１８と、接続端子１８に入力を接続するＩ／
Ｏバッファ１７と、Ｉ／Ｏバッファ１７の出力１９を受
け外部測定信号を増巾するバッファ１３と、バッファ１
３の出力から導出される測定信号配線３３と、この配線
３３の配線端子３０とを有する構成である。
導体集積回路装置１００は、外部測定信号の供給を受け
る接続端子１８と、接続端子１８に入力を接続するＩ／
Ｏバッファ１７と、Ｉ／Ｏバッファ１７の出力１９を受
け外部測定信号を増巾するバッファ１３と、バッファ１
３の出力から導出される測定信号配線３３と、この配線
３３の配線端子３０とを有する構成である。
【００２５】さらに、この第１の実施例の半導体集積回
路装置１００は、クロック信号配線１２２の配線端子５
６８に接続されるクロック端子２６と測定信号配線３３
の配線端子３０から導出される配線３２を受けるデータ
端子２４から成るフリップフロップ１２と、クロック信
号配線１２４の配線端子５６５に接続されるクロック端
子２３と測定信号配線３３の配線端子３０から導出され
る配線３２と等長の長さを有する配線３１を受けるデー
タ端子２１から成るフリップフロップ１１と、フリップ
フロップ１１の出力端子２２から導出される配線４１お
よびフリップフロップ１２の出力端子２５から導出され
る配線４２のそれぞれを入力に接続し出力信号をＩ／Ｏ
バッファ１５および接続端子１６を介して出力する排他
的論理和回路（以降ＸＯＲと称する）１４とを有する構
成である。
路装置１００は、クロック信号配線１２２の配線端子５
６８に接続されるクロック端子２６と測定信号配線３３
の配線端子３０から導出される配線３２を受けるデータ
端子２４から成るフリップフロップ１２と、クロック信
号配線１２４の配線端子５６５に接続されるクロック端
子２３と測定信号配線３３の配線端子３０から導出され
る配線３２と等長の長さを有する配線３１を受けるデー
タ端子２１から成るフリップフロップ１１と、フリップ
フロップ１１の出力端子２２から導出される配線４１お
よびフリップフロップ１２の出力端子２５から導出され
る配線４２のそれぞれを入力に接続し出力信号をＩ／Ｏ
バッファ１５および接続端子１６を介して出力する排他
的論理和回路（以降ＸＯＲと称する）１４とを有する構
成である。
【００２６】それ以外の構成は、従来の半導体集積回路
装置の構成と同一で、その同一の構成要素には同一の参
照符号が付して図示してある。
装置の構成と同一で、その同一の構成要素には同一の参
照符号が付して図示してある。
【００２７】次に、本発明の第１の実施例の半導体集積
回路装置の動作について、図２および図３のそれぞれを
参照して説明する。
回路装置の動作について、図２および図３のそれぞれを
参照して説明する。
【００２８】この第１の実施例の半導体集積回路装置１
００は、接続端子１０１に供給されるクロック信号によ
り時刻ｔ１では配線端子５６８の信号波形が伝搬し波形
は立上る。これによりフリップフロップ１２はデータ端
子２４の信号を取り込み出力端子２５にその信号を出力
する。さらに時刻ｔ２では配線端子５６５の信号波形が
立上り、フリップフロップ１１はデータ端子２１の信号
を取り込み出力端子２２にその信号を出力する。
００は、接続端子１０１に供給されるクロック信号によ
り時刻ｔ１では配線端子５６８の信号波形が伝搬し波形
は立上る。これによりフリップフロップ１２はデータ端
子２４の信号を取り込み出力端子２５にその信号を出力
する。さらに時刻ｔ２では配線端子５６５の信号波形が
立上り、フリップフロップ１１はデータ端子２１の信号
を取り込み出力端子２２にその信号を出力する。
【００２９】すなわち、時刻ｔ１と時刻ｔ２の間ではＸ
ＯＲ１４の入力には異ったレベルの信号が入力されるこ
とになるのでＸＯＲ１４はハイレベルを出力する。
ＯＲ１４の入力には異ったレベルの信号が入力されるこ
とになるのでＸＯＲ１４はハイレベルを出力する。
【００３０】ここで外部測定信号が時刻ｔ１より前の時
刻ｔ１１にロウレベルからハイレベルに変化しクロック
信号の周期Ｔ１の２倍よりも前の時刻ｔ８にハイレベル
からロウレベルに変化する測定条件（１）について、図
２を参照して説明する。
刻ｔ１１にロウレベルからハイレベルに変化しクロック
信号の周期Ｔ１の２倍よりも前の時刻ｔ８にハイレベル
からロウレベルに変化する測定条件（１）について、図
２を参照して説明する。
【００３１】まず、時刻ｔ１のときは、フリップフロッ
プ１２の出力２５はハイレベルに立上る。そして時刻ｔ
２になるとフリップフロップ１１の出力２２はハイレベ
ルに立上る。したがって、ＸＯＲ１４の出力は時刻ｔ１
まではロウレベルで時刻ｔ１と時刻ｔ２の間ではハイレ
ベルとなり時刻ｔ２を過ぎると再びロウレベルに変化す
る。
プ１２の出力２５はハイレベルに立上る。そして時刻ｔ
２になるとフリップフロップ１１の出力２２はハイレベ
ルに立上る。したがって、ＸＯＲ１４の出力は時刻ｔ１
まではロウレベルで時刻ｔ１と時刻ｔ２の間ではハイレ
ベルとなり時刻ｔ２を過ぎると再びロウレベルに変化す
る。
【００３２】さらに、接続端子１６に出力されるＸＯＲ
１４の出力信号に対してクロック信号の周期Ｔ１より前
の時刻ｔ５におけるストローブ信号によりＸＯＲ１４の
出力信号を検出すれば、ＸＯＲ１４の出力はロウレベル
となっている。
１４の出力信号に対してクロック信号の周期Ｔ１より前
の時刻ｔ５におけるストローブ信号によりＸＯＲ１４の
出力信号を検出すれば、ＸＯＲ１４の出力はロウレベル
となっている。
【００３３】次に、外部測定信号を受けるデータ入力端
子２４またはデータ入力端子２１の測定信号が時刻ｔ１
と時刻ｔ２の間の時刻ｔ１２でロウレベルからハイレベ
ルに変化し、クロック信号の周期Ｔ１の２倍よりも少し
前の時刻ｔ８にハイレベルからロウレベルに変化する測
定条件（２）について、図３を参照して説明する。
子２４またはデータ入力端子２１の測定信号が時刻ｔ１
と時刻ｔ２の間の時刻ｔ１２でロウレベルからハイレベ
ルに変化し、クロック信号の周期Ｔ１の２倍よりも少し
前の時刻ｔ８にハイレベルからロウレベルに変化する測
定条件（２）について、図３を参照して説明する。
【００３４】まず、時刻ｔ１のときは、フリップフロッ
プ１２の出力２５はロウレベルのままである。しかし、
時刻ｔ１２では測定信号がロウレベルからハイレベルに
変化するのでフリップフロップ１１の出力２２は時刻ｔ
２でハイレベルに立上る。
プ１２の出力２５はロウレベルのままである。しかし、
時刻ｔ１２では測定信号がロウレベルからハイレベルに
変化するのでフリップフロップ１１の出力２２は時刻ｔ
２でハイレベルに立上る。
【００３５】すなわち、ＸＯＲ１４の出力は時刻ｔ２で
ハイレベルとなり、配線端子５６８のクロック信号の一
周期遅れた次の立上り時刻ｔ６でフリップフロップ１２
にハイレベルが書き込まれフリップフロップ１２の出力
２５がハイレベルになりＸＯＲ１４の出力は時刻ｔ６で
ロウレベルに変化する。
ハイレベルとなり、配線端子５６８のクロック信号の一
周期遅れた次の立上り時刻ｔ６でフリップフロップ１２
にハイレベルが書き込まれフリップフロップ１２の出力
２５がハイレベルになりＸＯＲ１４の出力は時刻ｔ６で
ロウレベルに変化する。
【００３６】測定条件（１）と同様に接続端子１６に出
力されるＸＯＲ１４の出力信号に対して時刻ｔ５におい
てストローブ信号を立てるとＸＯＲ１４の出力はハイレ
ベルとなっている。
力されるＸＯＲ１４の出力信号に対して時刻ｔ５におい
てストローブ信号を立てるとＸＯＲ１４の出力はハイレ
ベルとなっている。
【００３７】次に、測定条件（３）について図３を再び
参照して説明する。
参照して説明する。
【００３８】この測定条件（３）は、外部測定信号を受
けるデータ入力端子２４またはデータ入力端子２１の測
定信号が時刻ｔ２と時刻ｔ３の間の時刻ｔ２３でロウレ
ベルからハイレベルに変化し、クロック信号の周期Ｔ１
の２倍の時刻よりも少し前の時刻ｔ８にハイレベルから
ロウレベルに変化する。
けるデータ入力端子２４またはデータ入力端子２１の測
定信号が時刻ｔ２と時刻ｔ３の間の時刻ｔ２３でロウレ
ベルからハイレベルに変化し、クロック信号の周期Ｔ１
の２倍の時刻よりも少し前の時刻ｔ８にハイレベルから
ロウレベルに変化する。
【００３９】まず、時刻ｔ１のときは、フリップフロッ
プ１２の出力２５およびフリップフロップ１１の出力２
２のそれぞれはロウレベルのままである。さらに、時刻
ｔ２になってもフリップフロップ１１はロウレベルのデ
ータを取り込むだけであるのでフリップフロップ１１の
出力２２も依然としてロウレベルのままである。その結
果、ＸＯＲ１４の出力は時刻ｔ２まではロウレベルであ
る。
プ１２の出力２５およびフリップフロップ１１の出力２
２のそれぞれはロウレベルのままである。さらに、時刻
ｔ２になってもフリップフロップ１１はロウレベルのデ
ータを取り込むだけであるのでフリップフロップ１１の
出力２２も依然としてロウレベルのままである。その結
果、ＸＯＲ１４の出力は時刻ｔ２まではロウレベルであ
る。
【００４０】さらに、データ入力端子２４またはデータ
入力端子２１の測定信号が時刻ｔ２３でロウレベルから
ハイレベルに変化する。しかしながらこのハイレベルに
なった測定信号をフリップフロップ１２およびフリップ
フロップ１１のそれぞれが取り込む時刻は、次のクロツ
信号の周期の時刻ｔ９および時刻ｔ１０であるので、Ｘ
ＯＲ１４の出力は時刻ｔ２を越えて時刻ｔ９まではロウ
レベルのままである。
入力端子２１の測定信号が時刻ｔ２３でロウレベルから
ハイレベルに変化する。しかしながらこのハイレベルに
なった測定信号をフリップフロップ１２およびフリップ
フロップ１１のそれぞれが取り込む時刻は、次のクロツ
信号の周期の時刻ｔ９および時刻ｔ１０であるので、Ｘ
ＯＲ１４の出力は時刻ｔ２を越えて時刻ｔ９まではロウ
レベルのままである。
【００４１】測定条件（３）も測定条件（１）または測
定条件（２）と同様に、接続端子１６に出力されるＸＯ
Ｒ１４の出力信号に対して時刻ｔ５においてストローブ
信号を立てるとＸＯＲ１４の出力はロウレベルとなって
いる。
定条件（２）と同様に、接続端子１６に出力されるＸＯ
Ｒ１４の出力信号に対して時刻ｔ５においてストローブ
信号を立てるとＸＯＲ１４の出力はロウレベルとなって
いる。
【００４２】以上の説明から、外部測定信号を時刻ｔ１
１から時刻ｔ２を越えて時刻ｔ３まで所定時間巾を有し
て変化させるとＸＯＲ１４の出力がロウレベルであった
ものがハイレベルになりさらにロウレベルと変化させる
ことができる。
１から時刻ｔ２を越えて時刻ｔ３まで所定時間巾を有し
て変化させるとＸＯＲ１４の出力がロウレベルであった
ものがハイレベルになりさらにロウレベルと変化させる
ことができる。
【００４３】すなわち、外部測定信号をＬＳＩの測定装
置であるＬＳＩテスタの分解能のステップで変化させれ
ばＸＯＲ１４の出力がロウレベルからハイレベルに変化
した時刻に対応する外部測定信号とＸＯＲ１４の出力が
ハイレベルからロウレベルに変化した時刻に対応する外
部測定信号との差が、配線端子５６８のクロック信号の
立上り波形と配線端子５６５のクロック信号の立上り波
形の差（クロック信号スキュー）として観測することが
可能となる。
置であるＬＳＩテスタの分解能のステップで変化させれ
ばＸＯＲ１４の出力がロウレベルからハイレベルに変化
した時刻に対応する外部測定信号とＸＯＲ１４の出力が
ハイレベルからロウレベルに変化した時刻に対応する外
部測定信号との差が、配線端子５６８のクロック信号の
立上り波形と配線端子５６５のクロック信号の立上り波
形の差（クロック信号スキュー）として観測することが
可能となる。
【００４４】現在のＬＳＩテスタのドライバーの分解能
は２０ｐＳ〜３０ｐＳであるのでクロック信号スキュー
として０．１ｎＳ〜０．５ｎＳは充分精度良く測定でき
る。
は２０ｐＳ〜３０ｐＳであるのでクロック信号スキュー
として０．１ｎＳ〜０．５ｎＳは充分精度良く測定でき
る。
【００４５】次に、本発明の第２の実施例の半導体集積
回路装置の構成を示す図４を参照すると、この実施例の
半導体集積回路装置３００は、配線端子３０から導出さ
れる等しい長さの配線３２１と配線３２５と、配線３２
５を入力に接続するバッファ３１４と、このバッファ３
１４の出力から導出される配線３２６と、配線３２６を
入力に接続するバッファ３１５と、このバッファ３１５
の出力から導出される配線３２７と、配線３２７を入力
に接続するバッファ３１６と、このバッファ３１６の出
力から導出されフリップフロップ１２のデータ入力端子
に接続される配線３２８と、配線３２１を入力に接続し
その遅延時間がバッファ３１４と等しいバッファ３１１
と、バッファ３１１の出力から導出され配線長の等しい
配線３２２と、配線３２２を入力に接続しその遅延時間
がバッファ３１５と等しいバッファ３１２と、バッファ
３１２から導出され配線長の等しい配線３２３と、配線
３２３を入力に接続しその遅延時間がバッファ３１６と
等しいバッファ３１３と、バッファ３１３から導出され
フリップフロップ１１のデータ端子２１に接続される配
線３２４とを有する構成以外は、第１の実施例の半導体
集積回路装置と同じ構成で、同一構成要素には同一参照
符号が付して図示してある。
回路装置の構成を示す図４を参照すると、この実施例の
半導体集積回路装置３００は、配線端子３０から導出さ
れる等しい長さの配線３２１と配線３２５と、配線３２
５を入力に接続するバッファ３１４と、このバッファ３
１４の出力から導出される配線３２６と、配線３２６を
入力に接続するバッファ３１５と、このバッファ３１５
の出力から導出される配線３２７と、配線３２７を入力
に接続するバッファ３１６と、このバッファ３１６の出
力から導出されフリップフロップ１２のデータ入力端子
に接続される配線３２８と、配線３２１を入力に接続し
その遅延時間がバッファ３１４と等しいバッファ３１１
と、バッファ３１１の出力から導出され配線長の等しい
配線３２２と、配線３２２を入力に接続しその遅延時間
がバッファ３１５と等しいバッファ３１２と、バッファ
３１２から導出され配線長の等しい配線３２３と、配線
３２３を入力に接続しその遅延時間がバッファ３１６と
等しいバッファ３１３と、バッファ３１３から導出され
フリップフロップ１１のデータ端子２１に接続される配
線３２４とを有する構成以外は、第１の実施例の半導体
集積回路装置と同じ構成で、同一構成要素には同一参照
符号が付して図示してある。
【００４６】次に、本発明の第２の実施例の半導体集積
回路装置の動作は、第１の実施例の半導体集積回路装置
の動作と同じであるので、その詳細な説明は省略する。
回路装置の動作は、第１の実施例の半導体集積回路装置
の動作と同じであるので、その詳細な説明は省略する。
【００４７】この第２の実施例の半導体集積回路装置の
配線端子３０とフリップフロップ１２のデータ端子２４
ならびに配線端子３０とフリップフロップ１１のデータ
端子２１のそれぞれの間にバッファ３１４，３１５，お
よび３１６ならびにバッファ３１１，３１２および３１
３のそれぞれを挿入したので、フリップフロップ１２の
データ端子２４への波形整形およびフリップフロップ１
１のデータ端子２１への波形整形ができ、より正確で安
定な測定ができる効果がある。
配線端子３０とフリップフロップ１２のデータ端子２４
ならびに配線端子３０とフリップフロップ１１のデータ
端子２１のそれぞれの間にバッファ３１４，３１５，お
よび３１６ならびにバッファ３１１，３１２および３１
３のそれぞれを挿入したので、フリップフロップ１２の
データ端子２４への波形整形およびフリップフロップ１
１のデータ端子２１への波形整形ができ、より正確で安
定な測定ができる効果がある。
【００４８】次に、本発明の第３の実施例の半導体集積
回路装置について説明する。
回路装置について説明する。
【００４９】図５を参照すると、第３の実施例の半導体
集積回路装置４００は、端子２４から導出された配線４
０１と、この配線４０１を入力に接続するバッファ４０
５と、バッファ４０５の出力から導出された配線４０２
と、配線４０２を入力に接続するバッファ４０６と、バ
ッファ４０６から導出され等配線長をもつ配線４０３と
配線４０４と、クロック信号の配線端子５６２から導出
された配線４２７と接続するクロック端子４２３と配線
４０３をデータ端子４２１に接続するフリップフロップ
４１１と、配線４２７を接続するクロック端子４２６と
配線４０４をデータ端子４２４に接続するフリップフロ
ップ４１２と、フリップフロップ４１１の出力４２２と
フリップフロップ４１２の出力４２５およびフリップフ
ロップ１１の出力２２とフリップフロップ１２の出力２
５を制御信号を受ける接続端子４１８から導出される制
御信号４１７で選択されその出力をＸＯＲ１４に入力す
るセレクタ４０７とを有する構成以外は、第２の実施例
の半導体集積回路装置と同じ構成で同一構成要素には同
一参照符号が付してある。
集積回路装置４００は、端子２４から導出された配線４
０１と、この配線４０１を入力に接続するバッファ４０
５と、バッファ４０５の出力から導出された配線４０２
と、配線４０２を入力に接続するバッファ４０６と、バ
ッファ４０６から導出され等配線長をもつ配線４０３と
配線４０４と、クロック信号の配線端子５６２から導出
された配線４２７と接続するクロック端子４２３と配線
４０３をデータ端子４２１に接続するフリップフロップ
４１１と、配線４２７を接続するクロック端子４２６と
配線４０４をデータ端子４２４に接続するフリップフロ
ップ４１２と、フリップフロップ４１１の出力４２２と
フリップフロップ４１２の出力４２５およびフリップフ
ロップ１１の出力２２とフリップフロップ１２の出力２
５を制御信号を受ける接続端子４１８から導出される制
御信号４１７で選択されその出力をＸＯＲ１４に入力す
るセレクタ４０７とを有する構成以外は、第２の実施例
の半導体集積回路装置と同じ構成で同一構成要素には同
一参照符号が付してある。
【００５０】この実施例の半導体集積回路装置４００
は、制御信号４１７でフリップフロップ４１１および４
１２の出力のそれぞれを選択し、外部測定信号を変化さ
せフリップフロップ４１１および４１２ならびにＸＯＲ
１４およびＩ／Ｏバッファ１５ならびにＬＳＩテスタ等
の測定系に含まれる時間差を測定し、この時間差を初期
値としてキャリブレーションする。
は、制御信号４１７でフリップフロップ４１１および４
１２の出力のそれぞれを選択し、外部測定信号を変化さ
せフリップフロップ４１１および４１２ならびにＸＯＲ
１４およびＩ／Ｏバッファ１５ならびにＬＳＩテスタ等
の測定系に含まれる時間差を測定し、この時間差を初期
値としてキャリブレーションする。
【００５１】次に、制御信号４１７を切換えて、フリッ
プフロップ１１および１２のそれぞれの出力を選択し、
第１および第２の実施例の半導体集積回路装置の動作と
同じ動作をさせてクロックのスキューを測定するので、
その動作の詳細な説明は省略する。
プフロップ１１および１２のそれぞれの出力を選択し、
第１および第２の実施例の半導体集積回路装置の動作と
同じ動作をさせてクロックのスキューを測定するので、
その動作の詳細な説明は省略する。
【００５２】すなわち、上述のキャリブレーションをす
ることで半導体集積回路のテスト回路およびＬＳＩテス
タ等の測定系の時間差を実質的に無くすることができ、
より精度の高い測定が可能となる。
ることで半導体集積回路のテスト回路およびＬＳＩテス
タ等の測定系の時間差を実質的に無くすることができ、
より精度の高い測定が可能となる。
【００５３】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、外部測定信号をＬＳＩテスタの分解能の
範囲で変化させることにより、半導体チップ内のクロッ
クスキューを測定できるので、従来この種の測定が実質
的に出来ないことによる不良の選別を可能とする効果を
有する。
積回路装置は、外部測定信号をＬＳＩテスタの分解能の
範囲で変化させることにより、半導体チップ内のクロッ
クスキューを測定できるので、従来この種の測定が実質
的に出来ないことによる不良の選別を可能とする効果を
有する。
【図１】本発明の第１の実施例の半導体集積回路装置の
構成を示す図である。
構成を示す図である。
【図２】図１に示す半導体集積回路装置の動作を示す波
形図である。
形図である。
【図３】図１に示す半導体集積回路装置の動作を示す他
の波形図である。
の波形図である。
【図４】本発明の第２の実施例の半導体集積回路装置の
構成を示す図である。
構成を示す図である。
【図５】本発明の第３の実施例の半導体集積回路装置の
構成を示す図である。
構成を示す図である。
【図６】従来の半導体集積回路装置の構成を示す図であ
る。
る。
【図７】図６に示す半導体集積回路装置の動作を示す波
形図である。
形図である。
【図８】従来のテスト回路の構成を示す図である。
１１，１２，４１１，４１２ フリップフロップ １３，１０２，１０４，１０５，１０６，３１１，３１
２，３１３，３１４，３１５，３１６，４０５，４０６
バッファ １４ 排他的論理和回路 １５，１７，１１６，５１４，５２０ Ｉ／Ｏバッフ
ァ １６，１８，１０１，１１７，５１５，５２１，８０
１，８０６ 端子 １９ 配線 ２１，２４，４２１，４２４ データ入力端子 ２２，２５，４２２，４２５ 出力端子 ２３，２６，４２３，４２６ クロック入力端子 ３０，５６１，５６２，５６３，５６４，５６５，５６
８ 配線端子 ３１，３２，３３，４１，４２，１０３，１２２，１２
４，１２５，３２１，３２２，３２３，３２４，３２
５，３２６，３２７，３２８，４０１，４０２，４０
３，４０４，４４１，４４２，５１６，５５１，５５
２，５５３ 配線 １００，３００，４００，６００ 半導体集積回路装
置 １０８，１１０，１１２，１１９，１２１，５０８，５
１０，５１２ フリップフロップ
２，３１３，３１４，３１５，３１６，４０５，４０６
バッファ １４ 排他的論理和回路 １５，１７，１１６，５１４，５２０ Ｉ／Ｏバッフ
ァ １６，１８，１０１，１１７，５１５，５２１，８０
１，８０６ 端子 １９ 配線 ２１，２４，４２１，４２４ データ入力端子 ２２，２５，４２２，４２５ 出力端子 ２３，２６，４２３，４２６ クロック入力端子 ３０，５６１，５６２，５６３，５６４，５６５，５６
８ 配線端子 ３１，３２，３３，４１，４２，１０３，１２２，１２
４，１２５，３２１，３２２，３２３，３２４，３２
５，３２６，３２７，３２８，４０１，４０２，４０
３，４０４，４４１，４４２，５１６，５５１，５５
２，５５３ 配線 １００，３００，４００，６００ 半導体集積回路装
置 １０８，１１０，１１２，１１９，１２１，５０８，５
１０，５１２ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7514−4Ｍ 27/04 21/822
Claims (5)
- 【請求項１】 クロック信号に同期してデータの保持ま
たは書込を行う複数個のフリップフロップと、前記クロ
ック信号の駆動能力を増巾するクロックドライバーと、
前記クロックドライバーの出力から導出されるクロック
信号配線とを半導体基板の一主表面上に形成したクロッ
ク信号同期型の半導体集積回路装置において、前記クロ
ック信号配線に接続されて前記クロック信号をクロック
端子に受ける第１および第２のフリップフロップのそれ
ぞれと、前記第１および第２のフリップフロップのそれ
ぞれのデータ入力端子のそれぞれに入力される外部測定
信号と、この外部測定信号の前記第１のフリップフロッ
プへの遅延時間および前記第２のフリップフロップへの
遅延時間のそれぞれを等しくする遅延手段と、前記クロ
ック信号により駆動され出力される前記第１および第２
のそれぞれのフリップフロップの出力信号のそれぞれの
一致検出手段とを有することを特徴とする半導体集積回
路装置。 - 【請求項２】 前記遅延手段は、前記外部測定信号を受
けるバッファと、このバッファの出力端と前記第１のフ
リップフロップの前記データ入力端子とを接続する配線
の配線長と前記バッファの前記出力端と前記第２のフリ
ップフロップの前記データ入力端子とを接続する配線の
配線長とを等しくすることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項３】 前記遅延手段は、前記外部測定信号を受
けるバッファと、このバッファの出力端と前記第１のフ
リップフロップの前記データ入力端子とを複数個の第１
の外部測定信号バッファと前記第１の外部測定信号バッ
ファ間を接続する第１の外部測定信号バッファ線とで接
続し、前記バッファの出力端と前記第２のフリップフロ
ップの前記データ入力端子とを前記第１の外部測定信号
バッファの遅延時間が等しく前記第１の外部測定信号バ
ッファと同一数の第２の外部測定信号バッファと前記第
２の外部測定信号バッファ間を接続する前記第１の外部
測定信号バッファ線と等長の第２の外部測定信号バッフ
ァ線とで接続することを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項４】 前記一致検出手段は、前記第１および第
２のフリップフロップの出力信号のそれぞれを入力とす
る排他的論理回路で構成されることを特徴とする請求項
１，２または３記載の半導体集積回路装置。 - 【請求項５】 クロック信号に同期してデータの保持ま
たは書込を行う複数個のフリップフロップと、前記クロ
ック信号の駆動能力を増巾するクロックドライバーと、
前記クロックドライバーの出力から導出されるクロック
信号配線とを半導体基板の一主平面上に形成したクロッ
ク信号同期型の半導体集積回路装置において、前記クロ
ック信号配線に接続されて前記クロック信号をクロック
端子に受ける第１および第２のフリップフロップのそれ
ぞれと、前記第１および第２のフリップフロップのそれ
ぞれのデータ入力端子のそれぞれに入力される外部測定
信号と、この外部測定信号の前記第１のフリップフロッ
プへの遅延時間および前記第２のフリップフロップへの
遅延時間のそれぞれを等しくする第１の遅延手段と、前
記クロック信号配線の前記クロック信号の伝搬遅延時間
の等しくなる接続点に接続されて前記クロック信号をク
ロック端子に受ける第３および第４のフリップフロップ
のそれぞれと、前記第３および第４のフリップフロップ
のそれぞれのデータ入力端子のそれぞれに入力される前
記外部測定信号の前記第３のフリップフロップへの遅延
時間および前記第４のフリップフロップへの遅延時間の
それぞれを等しくする第２の遅延手段と、前記第１およ
び第２のフリップフロップの出力信号のそれぞれならび
に前記第３および第４のフリップフロップの出力信号の
それぞれを選択する選択回路と、この選択回路の出力を
受ける一致検出手段とを有することを特徴とする半導体
集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145005A JP2760284B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体集積回路装置 |
| US08/494,493 US5578938A (en) | 1994-06-27 | 1995-06-26 | Semiconductor integrated circuit having a clock skew test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145005A JP2760284B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0815380A true JPH0815380A (ja) | 1996-01-19 |
| JP2760284B2 JP2760284B2 (ja) | 1998-05-28 |
Family
ID=15375253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6145005A Expired - Fee Related JP2760284B2 (ja) | 1994-06-27 | 1994-06-27 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5578938A (ja) |
| JP (1) | JP2760284B2 (ja) |
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|---|---|
| US5578938A (en) | 1996-11-26 |
| JP2760284B2 (ja) | 1998-05-28 |
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