JPH0815380A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0815380A JPH0815380A JP6145005A JP14500594A JPH0815380A JP H0815380 A JPH0815380 A JP H0815380A JP 6145005 A JP6145005 A JP 6145005A JP 14500594 A JP14500594 A JP 14500594A JP H0815380 A JPH0815380 A JP H0815380A
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【目的】半導体チップ内のクロック信号スキューを精度
よく測定できるテスト回路を有する半導体集積回路装置
を提供する。 【構成】クロック信号により駆動されるフリップフロッ
プ11および12と、外部測定信号のフリップフロップ
11への遅延時間と外部信号のフリップフロップ12へ
の遅延時間を等しくし、フリップフロップ11の出力お
よびフリップフロップ12の出力をXOR14の入力に
接続する構成とし、外部測定信号をLSIテスタの分解
能で変化させてXOR14の出力レベルの変化点を検出
することによりクロック信号のスキューを測定する。
よく測定できるテスト回路を有する半導体集積回路装置
を提供する。 【構成】クロック信号により駆動されるフリップフロッ
プ11および12と、外部測定信号のフリップフロップ
11への遅延時間と外部信号のフリップフロップ12へ
の遅延時間を等しくし、フリップフロップ11の出力お
よびフリップフロップ12の出力をXOR14の入力に
接続する構成とし、外部測定信号をLSIテスタの分解
能で変化させてXOR14の出力レベルの変化点を検出
することによりクロック信号のスキューを測定する。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に同期式制御方式の論理回路のクロック信号のス
キュー測定に用いるテスト回路を有する半導体集積回路
装置に関する。
し、特に同期式制御方式の論理回路のクロック信号のス
キュー測定に用いるテスト回路を有する半導体集積回路
装置に関する。
【0002】
【従来の技術】最近の電子機器、例えば、パーソナルコ
ンピュータなどに用いられる同期式制御方式の論理回路
を有する半導体集積回路装置は小型化,省電力化のた
め、その有用性が増大している。この同期式制御方式の
論理回路の一構成例を半導体基板上の一主平面上に形成
した半導体集積回路装置を模式的に平面図に現わした図
6を参照すると、従来の半導体集積回路装置600は、
クロック信号の供給を受ける接続端子101と、この接
続端子101に入力を接続するバッファ102と、バッ
ファ102の出力から導出されバッファ104,105
および106のそれぞれと駆動するためのクロック配線
103,551,552および553のそれぞれと、ク
ロック配線103の配線端子562と、この配線端子5
62に接続するクロック配線551の配線端子561
と、配線端子562に接続するクロック配線552の配
線端子563と、この配線端子563に接続するクロッ
ク配線553の配線端子564とを有する構成である。
さらに、従来の半導体集積回路装置600は、配線端子
561に入力を接続するクロック106と、配線端子5
63に入力を接続するクロックバッファ105と、配線
端子564に入力を接続するクロックバッファ104と
を有する構成である。
ンピュータなどに用いられる同期式制御方式の論理回路
を有する半導体集積回路装置は小型化,省電力化のた
め、その有用性が増大している。この同期式制御方式の
論理回路の一構成例を半導体基板上の一主平面上に形成
した半導体集積回路装置を模式的に平面図に現わした図
6を参照すると、従来の半導体集積回路装置600は、
クロック信号の供給を受ける接続端子101と、この接
続端子101に入力を接続するバッファ102と、バッ
ファ102の出力から導出されバッファ104,105
および106のそれぞれと駆動するためのクロック配線
103,551,552および553のそれぞれと、ク
ロック配線103の配線端子562と、この配線端子5
62に接続するクロック配線551の配線端子561
と、配線端子562に接続するクロック配線552の配
線端子563と、この配線端子563に接続するクロッ
ク配線553の配線端子564とを有する構成である。
さらに、従来の半導体集積回路装置600は、配線端子
561に入力を接続するクロック106と、配線端子5
63に入力を接続するクロックバッファ105と、配線
端子564に入力を接続するクロックバッファ104と
を有する構成である。
【0003】さらにまた、従来の半導体集積回路装置6
00は、クロックバッファ106の出力から導出される
クロック配線122と、クロック配線122の配線端子
568と、この配線端子568から導出されフリップフ
ロップ119および121のそれぞれを駆動するクロッ
ク配線125と、クロックバッファ105の出力から導
出されフリップフロップ508,510および512の
それぞれを駆動するクロック配線516と、フリップフ
ロップ512のクロック端子に接続されるクロック配線
516の配線端子567と、クロックバッファ104の
出力から導出されフリップフロップ108,110およ
び112のそれぞれを駆動するクロック配線124と、
フリップフロップ112のクロック端子に接続されるク
ロック配線124の配線端子565とを備え、フリップ
フロップ119および121のそれぞれならびにフリッ
プフロップ508,510および512のそれぞれなら
びにフリップフロップ108,109および110のそ
れぞれは、例えば、分周器を構成するかまたはレジスタ
を構成して、同期式制御方式の論理回路機能を実現す
る。
00は、クロックバッファ106の出力から導出される
クロック配線122と、クロック配線122の配線端子
568と、この配線端子568から導出されフリップフ
ロップ119および121のそれぞれを駆動するクロッ
ク配線125と、クロックバッファ105の出力から導
出されフリップフロップ508,510および512の
それぞれを駆動するクロック配線516と、フリップフ
ロップ512のクロック端子に接続されるクロック配線
516の配線端子567と、クロックバッファ104の
出力から導出されフリップフロップ108,110およ
び112のそれぞれを駆動するクロック配線124と、
フリップフロップ112のクロック端子に接続されるク
ロック配線124の配線端子565とを備え、フリップ
フロップ119および121のそれぞれならびにフリッ
プフロップ508,510および512のそれぞれなら
びにフリップフロップ108,109および110のそ
れぞれは、例えば、分周器を構成するかまたはレジスタ
を構成して、同期式制御方式の論理回路機能を実現す
る。
【0004】さらに、この半導体集積回路装置600
は、フリップフロップ112の出力113を受けるイン
バータ114および115のそれぞれと、インバータ1
15の出力を受け増巾し外部信号として出力するI/O
バッファ116および接続端子117のそれぞれと、フ
リップフロップ512の出力513を受け増巾し外部信
号として出力するI/Oバッファ514および接続端子
515のそれぞれと、フリップフロップ121の出力5
17を受けるインバータ518および519のそれぞれ
と、インバータ519の出力を受け増巾し外部信号とし
て出力するI/Oバッファ520および接続端子521
とを有し、接続端子523に受ける外部制御信号522
によりI/Oバッファ116,514および520のそ
れぞれが制御される構成である。
は、フリップフロップ112の出力113を受けるイン
バータ114および115のそれぞれと、インバータ1
15の出力を受け増巾し外部信号として出力するI/O
バッファ116および接続端子117のそれぞれと、フ
リップフロップ512の出力513を受け増巾し外部信
号として出力するI/Oバッファ514および接続端子
515のそれぞれと、フリップフロップ121の出力5
17を受けるインバータ518および519のそれぞれ
と、インバータ519の出力を受け増巾し外部信号とし
て出力するI/Oバッファ520および接続端子521
とを有し、接続端子523に受ける外部制御信号522
によりI/Oバッファ116,514および520のそ
れぞれが制御される構成である。
【0005】また、この従来の半導体集積回路装置60
0の配線端子565は、クロック信号の供給を受ける接
続端子101からバッファ102,配線103,配線端
子562,配線552,配線端子563,配線553,
配線端子564,バッファ104および配線124のそ
れぞれを介してクロック信号が供給される構成で、接続
端子101からこの配線端子565までのクロック信号
の伝搬遅延時間に関してはこの半導体集積回路装置60
0の中で最も大きい値を有する構成である。
0の配線端子565は、クロック信号の供給を受ける接
続端子101からバッファ102,配線103,配線端
子562,配線552,配線端子563,配線553,
配線端子564,バッファ104および配線124のそ
れぞれを介してクロック信号が供給される構成で、接続
端子101からこの配線端子565までのクロック信号
の伝搬遅延時間に関してはこの半導体集積回路装置60
0の中で最も大きい値を有する構成である。
【0006】一方、配線端子568は端子101からバ
ッファ102,配線103,配線端子562,配線55
1,配線端子561,バッファ106および配線122
のそれぞれを介してクロック信号が供給される構成で、
接続端子101からこの配線端子568までのクロック
信号の伝搬遅延時間に関しては、この半導体集積回路装
置600の中で最も小さい値を有する構成である。
ッファ102,配線103,配線端子562,配線55
1,配線端子561,バッファ106および配線122
のそれぞれを介してクロック信号が供給される構成で、
接続端子101からこの配線端子568までのクロック
信号の伝搬遅延時間に関しては、この半導体集積回路装
置600の中で最も小さい値を有する構成である。
【0007】次に、従来の半導体集積回路装置600の
クロック信号の伝搬についての波形図を示す図7を参照
して、この半導体集積回路装置600の接続端子101
に供給されるクロック信号の伝搬について説明する。
クロック信号の伝搬についての波形図を示す図7を参照
して、この半導体集積回路装置600の接続端子101
に供給されるクロック信号の伝搬について説明する。
【0008】時刻t0に端子101に外部からクロック
信号が供給されると、配線端子568の信号波形は時刻
t1に伝搬される。すなわち、(t1−t0)の遅延時
間tpd1が発生する。また、時刻t2になると配線端
子565の信号波形は伝搬されフリップフロップ112
はクロック動作を行う。すなわち、(t2−t0)の遅
延時間tpd2が発生する。
信号が供給されると、配線端子568の信号波形は時刻
t1に伝搬される。すなわち、(t1−t0)の遅延時
間tpd1が発生する。また、時刻t2になると配線端
子565の信号波形は伝搬されフリップフロップ112
はクロック動作を行う。すなわち、(t2−t0)の遅
延時間tpd2が発生する。
【0009】この結果、従来の半導体集積回路装置60
0は、配線端子568と配線端子565との間でクロッ
ク信号の遅延差であるクロックスキュー(ΔT)が発生
した状態で同期式論理回路動作を行う。
0は、配線端子568と配線端子565との間でクロッ
ク信号の遅延差であるクロックスキュー(ΔT)が発生
した状態で同期式論理回路動作を行う。
【0010】この様な従来の半導体集積回路装置を同期
式制御方式の論理回路に適用するため、論理回路動作の
スピードテストを実施し、安定な回路動作を保証する必
要がある。このスピードテストに関する従来のテスト回
路技術は、例えば、特開平2−232575号公報に開
示されている。
式制御方式の論理回路に適用するため、論理回路動作の
スピードテストを実施し、安定な回路動作を保証する必
要がある。このスピードテストに関する従来のテスト回
路技術は、例えば、特開平2−232575号公報に開
示されている。
【0011】従来のテスト回路技術についてのテスト回
路の構成を示す図8を参照すると、このテスト回路は、
テスト端子801にテスト入力信号807を供給し、ク
ロックφ1をゲートに受けるトラスファーゲート802
からフリップフロップ等の遅延回路803へテスト入力
信号を供給し、クロックφ2をゲートに受けるトランス
ファゲート804から遅延回路803の出力およびテス
ト信号807のそれぞれを入力とするEXOR805と
を有して、被測定回路である遅延回路803の遅延伝搬
時間を測定する構成である。
路の構成を示す図8を参照すると、このテスト回路は、
テスト端子801にテスト入力信号807を供給し、ク
ロックφ1をゲートに受けるトラスファーゲート802
からフリップフロップ等の遅延回路803へテスト入力
信号を供給し、クロックφ2をゲートに受けるトランス
ファゲート804から遅延回路803の出力およびテス
ト信号807のそれぞれを入力とするEXOR805と
を有して、被測定回路である遅延回路803の遅延伝搬
時間を測定する構成である。
【0012】すなわち、上述のテスト回路を半導体集積
回路装置600に内蔵して、スピードテストを実施する
ことにより、半導体集積回路装置の安定な動作を実現す
ることができる。
回路装置600に内蔵して、スピードテストを実施する
ことにより、半導体集積回路装置の安定な動作を実現す
ることができる。
【0013】
【発明が解決しようとする課題】しかしながら、近年の
電子機器の要求により、電子機器に用いられる半導体集
積回路装置の回路規模は増々大きくなり1半導体チップ
当り100万ゲートの集積度を有するLSIが市販され
るようになった。したがって、上述の同期式制御方式の
論理回路を有する半導体集積回路装置の集積規模も大き
くなり、そのクロック信号を伝搬するクロック配線の配
線長も長くなっている。
電子機器の要求により、電子機器に用いられる半導体集
積回路装置の回路規模は増々大きくなり1半導体チップ
当り100万ゲートの集積度を有するLSIが市販され
るようになった。したがって、上述の同期式制御方式の
論理回路を有する半導体集積回路装置の集積規模も大き
くなり、そのクロック信号を伝搬するクロック配線の配
線長も長くなっている。
【0014】その結果、クロック配線長のためのクロッ
ク伝搬遅延時間も半導体集積回路装置の平面的な配置に
大きく依存し、上述のクロックスキューが増々大きくな
る問題が生じてきた。
ク伝搬遅延時間も半導体集積回路装置の平面的な配置に
大きく依存し、上述のクロックスキューが増々大きくな
る問題が生じてきた。
【0015】さらに、電子機器の要求速度もクロック周
波数で〜100MHz程度の性能が必要とされ、クロッ
ク信号によるクロックスキューを検査し保証する必要が
生じてきた。
波数で〜100MHz程度の性能が必要とされ、クロッ
ク信号によるクロックスキューを検査し保証する必要が
生じてきた。
【0016】すなわち、上述のクロックスキューをテス
トするテスト回路が必要で従来技術のテスト回路を内蔵
しただけではクロックスキューが測定できず、安定な同
期式制御方式の論理回路を有する半導体集積回路装置が
実現できない欠点があった。
トするテスト回路が必要で従来技術のテスト回路を内蔵
しただけではクロックスキューが測定できず、安定な同
期式制御方式の論理回路を有する半導体集積回路装置が
実現できない欠点があった。
【0017】したがって、本発明の目的は、上記の状況
に鑑み、半導体集積回路装置のチップ内のクロックスキ
ューを精度良く測定するテスト回路を有する半導体集積
回路装置を提供することにある。
に鑑み、半導体集積回路装置のチップ内のクロックスキ
ューを精度良く測定するテスト回路を有する半導体集積
回路装置を提供することにある。
【0018】
【課題を解決するための手段】本発明の半導体集積回路
装置は、クロック信号に同期してデータの保持または書
込を行う複数個のフリップフロップと、前記クロック信
号の駆動能力を増巾するクロックドライバーと、前記ク
ロックドライバーの出力から導出されるクロック信号配
線とを半導体基板の一主表面上に形成したクロック信号
同期型の半導体集積回路装置において、前記クロック信
号配線に接続されて前記クロック信号をクロック端子に
受ける第1および第2のフリップフロップのそれぞれ
と、前記第1および第2のフリップフロップのそれぞれ
のデータ入力端子のそれぞれに入力される外部測定信号
と、この外部測定信号の前記第1のフリップフロップへ
の遅延時間および前記第2のフリップフロップへの遅延
時間のそれぞれを等しくする遅延手段と、前記クロック
信号により駆動され出力される前記第1および第2のそ
れぞれのフリップフロップの出力信号のそれぞれの一致
検出手段とを有する構成である。
装置は、クロック信号に同期してデータの保持または書
込を行う複数個のフリップフロップと、前記クロック信
号の駆動能力を増巾するクロックドライバーと、前記ク
ロックドライバーの出力から導出されるクロック信号配
線とを半導体基板の一主表面上に形成したクロック信号
同期型の半導体集積回路装置において、前記クロック信
号配線に接続されて前記クロック信号をクロック端子に
受ける第1および第2のフリップフロップのそれぞれ
と、前記第1および第2のフリップフロップのそれぞれ
のデータ入力端子のそれぞれに入力される外部測定信号
と、この外部測定信号の前記第1のフリップフロップへ
の遅延時間および前記第2のフリップフロップへの遅延
時間のそれぞれを等しくする遅延手段と、前記クロック
信号により駆動され出力される前記第1および第2のそ
れぞれのフリップフロップの出力信号のそれぞれの一致
検出手段とを有する構成である。
【0019】また、本発明の半導体集積回路装置の前記
遅延手段は、前記外部測定信号を受けるバッファと、こ
のバッファの出力端と前記第1のフリップフロップの前
記データ入力端子とを接続する配線の配線長と前記バッ
ファの前記出力端と前記第2のフリップフロップの前記
データ入力端子とを接続する配線の配線長とを等しくす
る構成とすることもできる。
遅延手段は、前記外部測定信号を受けるバッファと、こ
のバッファの出力端と前記第1のフリップフロップの前
記データ入力端子とを接続する配線の配線長と前記バッ
ファの前記出力端と前記第2のフリップフロップの前記
データ入力端子とを接続する配線の配線長とを等しくす
る構成とすることもできる。
【0020】さらにまた、本発明の半導体集積回路装置
の前記遅延手段は、前記外部測定信号を受けるバッファ
と、このバッファの出力端と前記第1のフリップフロッ
プの前記データ入力端子とを複数個の第1の外部測定信
号バッファと前記第1の外部測定信号バッファ間を接続
する第1の外部測定信号バッファ線とで接続し、前記バ
ッファの出力端と前記第2のフリップフロップの前記デ
ータ入力端子とを前記第1の外部測定信号バッファの遅
延時間が等しく前記第1の外部測定信号バッファと同一
数の第2の外部測定信号バッファと前記第2の外部測定
信号バッファ間を接続する前記第1の外部測定信号バッ
ファ線と等長の第2の外部測定信号バッファ線とで接続
する構成とすることもできる。
の前記遅延手段は、前記外部測定信号を受けるバッファ
と、このバッファの出力端と前記第1のフリップフロッ
プの前記データ入力端子とを複数個の第1の外部測定信
号バッファと前記第1の外部測定信号バッファ間を接続
する第1の外部測定信号バッファ線とで接続し、前記バ
ッファの出力端と前記第2のフリップフロップの前記デ
ータ入力端子とを前記第1の外部測定信号バッファの遅
延時間が等しく前記第1の外部測定信号バッファと同一
数の第2の外部測定信号バッファと前記第2の外部測定
信号バッファ間を接続する前記第1の外部測定信号バッ
ファ線と等長の第2の外部測定信号バッファ線とで接続
する構成とすることもできる。
【0021】またさらに、本発明の半導体集積回路装置
の前記一致検出手段は、前記第1および第2のフリップ
フロップの出力信号のそれぞれを入力とする排他的論理
回路で構成することもできる。
の前記一致検出手段は、前記第1および第2のフリップ
フロップの出力信号のそれぞれを入力とする排他的論理
回路で構成することもできる。
【0022】また、本発明の他の半導体集積回路装置
は、クロック信号に同期してデータの保持または書込を
行う複数個のフリップフロップと、前記クロック信号の
駆動能力を増巾するクロックドライバーと、前記クロッ
クドライバーの出力から導出されるクロック信号配線と
を半導体基板の一主平面上に形成したクロック信号同期
型の半導体集積回路装置において、前記クロック信号配
線に接続されて前記クロック信号をクロック端子に受け
る第1および第2のフリップフロップのそれぞれと、前
記第1および第2のフリップフロップのそれぞれのデー
タ入力端子のそれぞれに入力される外部測定信号と、こ
の外部測定信号の前記第1のフリップフロップへの遅延
時間および前記第2のフリップフロップへの遅延時間の
それぞれを等しくする第1の遅延手段と、前記クロック
信号配線の前記クロック信号の伝搬遅延時間の等しくな
る接続点に接続されて前記クロック信号をクロック端子
に受ける第3および第4のフリップフロップのそれぞれ
と、前記第3および第4のフリップフロップのそれぞれ
のデータ入力端子のそれぞれに入力される前記外部測定
信号の前記第3のフリップフロップへの遅延時間および
前記第4のフリップフロップへの遅延時間のそれぞれを
等しくする第2の遅延手段と、前記第1および第2のフ
リップフロップの出力信号のそれぞれならびに前記第3
および第4のフリップフロップの出力信号のそれぞれを
選択する選択回路と、この選択回路の出力を受ける一致
検出手段とを有する構成である。
は、クロック信号に同期してデータの保持または書込を
行う複数個のフリップフロップと、前記クロック信号の
駆動能力を増巾するクロックドライバーと、前記クロッ
クドライバーの出力から導出されるクロック信号配線と
を半導体基板の一主平面上に形成したクロック信号同期
型の半導体集積回路装置において、前記クロック信号配
線に接続されて前記クロック信号をクロック端子に受け
る第1および第2のフリップフロップのそれぞれと、前
記第1および第2のフリップフロップのそれぞれのデー
タ入力端子のそれぞれに入力される外部測定信号と、こ
の外部測定信号の前記第1のフリップフロップへの遅延
時間および前記第2のフリップフロップへの遅延時間の
それぞれを等しくする第1の遅延手段と、前記クロック
信号配線の前記クロック信号の伝搬遅延時間の等しくな
る接続点に接続されて前記クロック信号をクロック端子
に受ける第3および第4のフリップフロップのそれぞれ
と、前記第3および第4のフリップフロップのそれぞれ
のデータ入力端子のそれぞれに入力される前記外部測定
信号の前記第3のフリップフロップへの遅延時間および
前記第4のフリップフロップへの遅延時間のそれぞれを
等しくする第2の遅延手段と、前記第1および第2のフ
リップフロップの出力信号のそれぞれならびに前記第3
および第4のフリップフロップの出力信号のそれぞれを
選択する選択回路と、この選択回路の出力を受ける一致
検出手段とを有する構成である。
【0023】
【実施例】次に、本発明の第1の実施例の半導体集積回
路装置について図面を参照して説明する。
路装置について図面を参照して説明する。
【0024】図1を参照すると、この第1の実施例の半
導体集積回路装置100は、外部測定信号の供給を受け
る接続端子18と、接続端子18に入力を接続するI/
Oバッファ17と、I/Oバッファ17の出力19を受
け外部測定信号を増巾するバッファ13と、バッファ1
3の出力から導出される測定信号配線33と、この配線
33の配線端子30とを有する構成である。
導体集積回路装置100は、外部測定信号の供給を受け
る接続端子18と、接続端子18に入力を接続するI/
Oバッファ17と、I/Oバッファ17の出力19を受
け外部測定信号を増巾するバッファ13と、バッファ1
3の出力から導出される測定信号配線33と、この配線
33の配線端子30とを有する構成である。
【0025】さらに、この第1の実施例の半導体集積回
路装置100は、クロック信号配線122の配線端子5
68に接続されるクロック端子26と測定信号配線33
の配線端子30から導出される配線32を受けるデータ
端子24から成るフリップフロップ12と、クロック信
号配線124の配線端子565に接続されるクロック端
子23と測定信号配線33の配線端子30から導出され
る配線32と等長の長さを有する配線31を受けるデー
タ端子21から成るフリップフロップ11と、フリップ
フロップ11の出力端子22から導出される配線41お
よびフリップフロップ12の出力端子25から導出され
る配線42のそれぞれを入力に接続し出力信号をI/O
バッファ15および接続端子16を介して出力する排他
的論理和回路(以降XORと称する)14とを有する構
成である。
路装置100は、クロック信号配線122の配線端子5
68に接続されるクロック端子26と測定信号配線33
の配線端子30から導出される配線32を受けるデータ
端子24から成るフリップフロップ12と、クロック信
号配線124の配線端子565に接続されるクロック端
子23と測定信号配線33の配線端子30から導出され
る配線32と等長の長さを有する配線31を受けるデー
タ端子21から成るフリップフロップ11と、フリップ
フロップ11の出力端子22から導出される配線41お
よびフリップフロップ12の出力端子25から導出され
る配線42のそれぞれを入力に接続し出力信号をI/O
バッファ15および接続端子16を介して出力する排他
的論理和回路(以降XORと称する)14とを有する構
成である。
【0026】それ以外の構成は、従来の半導体集積回路
装置の構成と同一で、その同一の構成要素には同一の参
照符号が付して図示してある。
装置の構成と同一で、その同一の構成要素には同一の参
照符号が付して図示してある。
【0027】次に、本発明の第1の実施例の半導体集積
回路装置の動作について、図2および図3のそれぞれを
参照して説明する。
回路装置の動作について、図2および図3のそれぞれを
参照して説明する。
【0028】この第1の実施例の半導体集積回路装置1
00は、接続端子101に供給されるクロック信号によ
り時刻t1では配線端子568の信号波形が伝搬し波形
は立上る。これによりフリップフロップ12はデータ端
子24の信号を取り込み出力端子25にその信号を出力
する。さらに時刻t2では配線端子565の信号波形が
立上り、フリップフロップ11はデータ端子21の信号
を取り込み出力端子22にその信号を出力する。
00は、接続端子101に供給されるクロック信号によ
り時刻t1では配線端子568の信号波形が伝搬し波形
は立上る。これによりフリップフロップ12はデータ端
子24の信号を取り込み出力端子25にその信号を出力
する。さらに時刻t2では配線端子565の信号波形が
立上り、フリップフロップ11はデータ端子21の信号
を取り込み出力端子22にその信号を出力する。
【0029】すなわち、時刻t1と時刻t2の間ではX
OR14の入力には異ったレベルの信号が入力されるこ
とになるのでXOR14はハイレベルを出力する。
OR14の入力には異ったレベルの信号が入力されるこ
とになるのでXOR14はハイレベルを出力する。
【0030】ここで外部測定信号が時刻t1より前の時
刻t11にロウレベルからハイレベルに変化しクロック
信号の周期T1の2倍よりも前の時刻t8にハイレベル
からロウレベルに変化する測定条件(1)について、図
2を参照して説明する。
刻t11にロウレベルからハイレベルに変化しクロック
信号の周期T1の2倍よりも前の時刻t8にハイレベル
からロウレベルに変化する測定条件(1)について、図
2を参照して説明する。
【0031】まず、時刻t1のときは、フリップフロッ
プ12の出力25はハイレベルに立上る。そして時刻t
2になるとフリップフロップ11の出力22はハイレベ
ルに立上る。したがって、XOR14の出力は時刻t1
まではロウレベルで時刻t1と時刻t2の間ではハイレ
ベルとなり時刻t2を過ぎると再びロウレベルに変化す
る。
プ12の出力25はハイレベルに立上る。そして時刻t
2になるとフリップフロップ11の出力22はハイレベ
ルに立上る。したがって、XOR14の出力は時刻t1
まではロウレベルで時刻t1と時刻t2の間ではハイレ
ベルとなり時刻t2を過ぎると再びロウレベルに変化す
る。
【0032】さらに、接続端子16に出力されるXOR
14の出力信号に対してクロック信号の周期T1より前
の時刻t5におけるストローブ信号によりXOR14の
出力信号を検出すれば、XOR14の出力はロウレベル
となっている。
14の出力信号に対してクロック信号の周期T1より前
の時刻t5におけるストローブ信号によりXOR14の
出力信号を検出すれば、XOR14の出力はロウレベル
となっている。
【0033】次に、外部測定信号を受けるデータ入力端
子24またはデータ入力端子21の測定信号が時刻t1
と時刻t2の間の時刻t12でロウレベルからハイレベ
ルに変化し、クロック信号の周期T1の2倍よりも少し
前の時刻t8にハイレベルからロウレベルに変化する測
定条件(2)について、図3を参照して説明する。
子24またはデータ入力端子21の測定信号が時刻t1
と時刻t2の間の時刻t12でロウレベルからハイレベ
ルに変化し、クロック信号の周期T1の2倍よりも少し
前の時刻t8にハイレベルからロウレベルに変化する測
定条件(2)について、図3を参照して説明する。
【0034】まず、時刻t1のときは、フリップフロッ
プ12の出力25はロウレベルのままである。しかし、
時刻t12では測定信号がロウレベルからハイレベルに
変化するのでフリップフロップ11の出力22は時刻t
2でハイレベルに立上る。
プ12の出力25はロウレベルのままである。しかし、
時刻t12では測定信号がロウレベルからハイレベルに
変化するのでフリップフロップ11の出力22は時刻t
2でハイレベルに立上る。
【0035】すなわち、XOR14の出力は時刻t2で
ハイレベルとなり、配線端子568のクロック信号の一
周期遅れた次の立上り時刻t6でフリップフロップ12
にハイレベルが書き込まれフリップフロップ12の出力
25がハイレベルになりXOR14の出力は時刻t6で
ロウレベルに変化する。
ハイレベルとなり、配線端子568のクロック信号の一
周期遅れた次の立上り時刻t6でフリップフロップ12
にハイレベルが書き込まれフリップフロップ12の出力
25がハイレベルになりXOR14の出力は時刻t6で
ロウレベルに変化する。
【0036】測定条件(1)と同様に接続端子16に出
力されるXOR14の出力信号に対して時刻t5におい
てストローブ信号を立てるとXOR14の出力はハイレ
ベルとなっている。
力されるXOR14の出力信号に対して時刻t5におい
てストローブ信号を立てるとXOR14の出力はハイレ
ベルとなっている。
【0037】次に、測定条件(3)について図3を再び
参照して説明する。
参照して説明する。
【0038】この測定条件(3)は、外部測定信号を受
けるデータ入力端子24またはデータ入力端子21の測
定信号が時刻t2と時刻t3の間の時刻t23でロウレ
ベルからハイレベルに変化し、クロック信号の周期T1
の2倍の時刻よりも少し前の時刻t8にハイレベルから
ロウレベルに変化する。
けるデータ入力端子24またはデータ入力端子21の測
定信号が時刻t2と時刻t3の間の時刻t23でロウレ
ベルからハイレベルに変化し、クロック信号の周期T1
の2倍の時刻よりも少し前の時刻t8にハイレベルから
ロウレベルに変化する。
【0039】まず、時刻t1のときは、フリップフロッ
プ12の出力25およびフリップフロップ11の出力2
2のそれぞれはロウレベルのままである。さらに、時刻
t2になってもフリップフロップ11はロウレベルのデ
ータを取り込むだけであるのでフリップフロップ11の
出力22も依然としてロウレベルのままである。その結
果、XOR14の出力は時刻t2まではロウレベルであ
る。
プ12の出力25およびフリップフロップ11の出力2
2のそれぞれはロウレベルのままである。さらに、時刻
t2になってもフリップフロップ11はロウレベルのデ
ータを取り込むだけであるのでフリップフロップ11の
出力22も依然としてロウレベルのままである。その結
果、XOR14の出力は時刻t2まではロウレベルであ
る。
【0040】さらに、データ入力端子24またはデータ
入力端子21の測定信号が時刻t23でロウレベルから
ハイレベルに変化する。しかしながらこのハイレベルに
なった測定信号をフリップフロップ12およびフリップ
フロップ11のそれぞれが取り込む時刻は、次のクロツ
信号の周期の時刻t9および時刻t10であるので、X
OR14の出力は時刻t2を越えて時刻t9まではロウ
レベルのままである。
入力端子21の測定信号が時刻t23でロウレベルから
ハイレベルに変化する。しかしながらこのハイレベルに
なった測定信号をフリップフロップ12およびフリップ
フロップ11のそれぞれが取り込む時刻は、次のクロツ
信号の周期の時刻t9および時刻t10であるので、X
OR14の出力は時刻t2を越えて時刻t9まではロウ
レベルのままである。
【0041】測定条件(3)も測定条件(1)または測
定条件(2)と同様に、接続端子16に出力されるXO
R14の出力信号に対して時刻t5においてストローブ
信号を立てるとXOR14の出力はロウレベルとなって
いる。
定条件(2)と同様に、接続端子16に出力されるXO
R14の出力信号に対して時刻t5においてストローブ
信号を立てるとXOR14の出力はロウレベルとなって
いる。
【0042】以上の説明から、外部測定信号を時刻t1
1から時刻t2を越えて時刻t3まで所定時間巾を有し
て変化させるとXOR14の出力がロウレベルであった
ものがハイレベルになりさらにロウレベルと変化させる
ことができる。
1から時刻t2を越えて時刻t3まで所定時間巾を有し
て変化させるとXOR14の出力がロウレベルであった
ものがハイレベルになりさらにロウレベルと変化させる
ことができる。
【0043】すなわち、外部測定信号をLSIの測定装
置であるLSIテスタの分解能のステップで変化させれ
ばXOR14の出力がロウレベルからハイレベルに変化
した時刻に対応する外部測定信号とXOR14の出力が
ハイレベルからロウレベルに変化した時刻に対応する外
部測定信号との差が、配線端子568のクロック信号の
立上り波形と配線端子565のクロック信号の立上り波
形の差(クロック信号スキュー)として観測することが
可能となる。
置であるLSIテスタの分解能のステップで変化させれ
ばXOR14の出力がロウレベルからハイレベルに変化
した時刻に対応する外部測定信号とXOR14の出力が
ハイレベルからロウレベルに変化した時刻に対応する外
部測定信号との差が、配線端子568のクロック信号の
立上り波形と配線端子565のクロック信号の立上り波
形の差(クロック信号スキュー)として観測することが
可能となる。
【0044】現在のLSIテスタのドライバーの分解能
は20pS〜30pSであるのでクロック信号スキュー
として0.1nS〜0.5nSは充分精度良く測定でき
る。
は20pS〜30pSであるのでクロック信号スキュー
として0.1nS〜0.5nSは充分精度良く測定でき
る。
【0045】次に、本発明の第2の実施例の半導体集積
回路装置の構成を示す図4を参照すると、この実施例の
半導体集積回路装置300は、配線端子30から導出さ
れる等しい長さの配線321と配線325と、配線32
5を入力に接続するバッファ314と、このバッファ3
14の出力から導出される配線326と、配線326を
入力に接続するバッファ315と、このバッファ315
の出力から導出される配線327と、配線327を入力
に接続するバッファ316と、このバッファ316の出
力から導出されフリップフロップ12のデータ入力端子
に接続される配線328と、配線321を入力に接続し
その遅延時間がバッファ314と等しいバッファ311
と、バッファ311の出力から導出され配線長の等しい
配線322と、配線322を入力に接続しその遅延時間
がバッファ315と等しいバッファ312と、バッファ
312から導出され配線長の等しい配線323と、配線
323を入力に接続しその遅延時間がバッファ316と
等しいバッファ313と、バッファ313から導出され
フリップフロップ11のデータ端子21に接続される配
線324とを有する構成以外は、第1の実施例の半導体
集積回路装置と同じ構成で、同一構成要素には同一参照
符号が付して図示してある。
回路装置の構成を示す図4を参照すると、この実施例の
半導体集積回路装置300は、配線端子30から導出さ
れる等しい長さの配線321と配線325と、配線32
5を入力に接続するバッファ314と、このバッファ3
14の出力から導出される配線326と、配線326を
入力に接続するバッファ315と、このバッファ315
の出力から導出される配線327と、配線327を入力
に接続するバッファ316と、このバッファ316の出
力から導出されフリップフロップ12のデータ入力端子
に接続される配線328と、配線321を入力に接続し
その遅延時間がバッファ314と等しいバッファ311
と、バッファ311の出力から導出され配線長の等しい
配線322と、配線322を入力に接続しその遅延時間
がバッファ315と等しいバッファ312と、バッファ
312から導出され配線長の等しい配線323と、配線
323を入力に接続しその遅延時間がバッファ316と
等しいバッファ313と、バッファ313から導出され
フリップフロップ11のデータ端子21に接続される配
線324とを有する構成以外は、第1の実施例の半導体
集積回路装置と同じ構成で、同一構成要素には同一参照
符号が付して図示してある。
【0046】次に、本発明の第2の実施例の半導体集積
回路装置の動作は、第1の実施例の半導体集積回路装置
の動作と同じであるので、その詳細な説明は省略する。
回路装置の動作は、第1の実施例の半導体集積回路装置
の動作と同じであるので、その詳細な説明は省略する。
【0047】この第2の実施例の半導体集積回路装置の
配線端子30とフリップフロップ12のデータ端子24
ならびに配線端子30とフリップフロップ11のデータ
端子21のそれぞれの間にバッファ314,315,お
よび316ならびにバッファ311,312および31
3のそれぞれを挿入したので、フリップフロップ12の
データ端子24への波形整形およびフリップフロップ1
1のデータ端子21への波形整形ができ、より正確で安
定な測定ができる効果がある。
配線端子30とフリップフロップ12のデータ端子24
ならびに配線端子30とフリップフロップ11のデータ
端子21のそれぞれの間にバッファ314,315,お
よび316ならびにバッファ311,312および31
3のそれぞれを挿入したので、フリップフロップ12の
データ端子24への波形整形およびフリップフロップ1
1のデータ端子21への波形整形ができ、より正確で安
定な測定ができる効果がある。
【0048】次に、本発明の第3の実施例の半導体集積
回路装置について説明する。
回路装置について説明する。
【0049】図5を参照すると、第3の実施例の半導体
集積回路装置400は、端子24から導出された配線4
01と、この配線401を入力に接続するバッファ40
5と、バッファ405の出力から導出された配線402
と、配線402を入力に接続するバッファ406と、バ
ッファ406から導出され等配線長をもつ配線403と
配線404と、クロック信号の配線端子562から導出
された配線427と接続するクロック端子423と配線
403をデータ端子421に接続するフリップフロップ
411と、配線427を接続するクロック端子426と
配線404をデータ端子424に接続するフリップフロ
ップ412と、フリップフロップ411の出力422と
フリップフロップ412の出力425およびフリップフ
ロップ11の出力22とフリップフロップ12の出力2
5を制御信号を受ける接続端子418から導出される制
御信号417で選択されその出力をXOR14に入力す
るセレクタ407とを有する構成以外は、第2の実施例
の半導体集積回路装置と同じ構成で同一構成要素には同
一参照符号が付してある。
集積回路装置400は、端子24から導出された配線4
01と、この配線401を入力に接続するバッファ40
5と、バッファ405の出力から導出された配線402
と、配線402を入力に接続するバッファ406と、バ
ッファ406から導出され等配線長をもつ配線403と
配線404と、クロック信号の配線端子562から導出
された配線427と接続するクロック端子423と配線
403をデータ端子421に接続するフリップフロップ
411と、配線427を接続するクロック端子426と
配線404をデータ端子424に接続するフリップフロ
ップ412と、フリップフロップ411の出力422と
フリップフロップ412の出力425およびフリップフ
ロップ11の出力22とフリップフロップ12の出力2
5を制御信号を受ける接続端子418から導出される制
御信号417で選択されその出力をXOR14に入力す
るセレクタ407とを有する構成以外は、第2の実施例
の半導体集積回路装置と同じ構成で同一構成要素には同
一参照符号が付してある。
【0050】この実施例の半導体集積回路装置400
は、制御信号417でフリップフロップ411および4
12の出力のそれぞれを選択し、外部測定信号を変化さ
せフリップフロップ411および412ならびにXOR
14およびI/Oバッファ15ならびにLSIテスタ等
の測定系に含まれる時間差を測定し、この時間差を初期
値としてキャリブレーションする。
は、制御信号417でフリップフロップ411および4
12の出力のそれぞれを選択し、外部測定信号を変化さ
せフリップフロップ411および412ならびにXOR
14およびI/Oバッファ15ならびにLSIテスタ等
の測定系に含まれる時間差を測定し、この時間差を初期
値としてキャリブレーションする。
【0051】次に、制御信号417を切換えて、フリッ
プフロップ11および12のそれぞれの出力を選択し、
第1および第2の実施例の半導体集積回路装置の動作と
同じ動作をさせてクロックのスキューを測定するので、
その動作の詳細な説明は省略する。
プフロップ11および12のそれぞれの出力を選択し、
第1および第2の実施例の半導体集積回路装置の動作と
同じ動作をさせてクロックのスキューを測定するので、
その動作の詳細な説明は省略する。
【0052】すなわち、上述のキャリブレーションをす
ることで半導体集積回路のテスト回路およびLSIテス
タ等の測定系の時間差を実質的に無くすることができ、
より精度の高い測定が可能となる。
ることで半導体集積回路のテスト回路およびLSIテス
タ等の測定系の時間差を実質的に無くすることができ、
より精度の高い測定が可能となる。
【0053】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、外部測定信号をLSIテスタの分解能の
範囲で変化させることにより、半導体チップ内のクロッ
クスキューを測定できるので、従来この種の測定が実質
的に出来ないことによる不良の選別を可能とする効果を
有する。
積回路装置は、外部測定信号をLSIテスタの分解能の
範囲で変化させることにより、半導体チップ内のクロッ
クスキューを測定できるので、従来この種の測定が実質
的に出来ないことによる不良の選別を可能とする効果を
有する。
【図1】本発明の第1の実施例の半導体集積回路装置の
構成を示す図である。
構成を示す図である。
【図2】図1に示す半導体集積回路装置の動作を示す波
形図である。
形図である。
【図3】図1に示す半導体集積回路装置の動作を示す他
の波形図である。
の波形図である。
【図4】本発明の第2の実施例の半導体集積回路装置の
構成を示す図である。
構成を示す図である。
【図5】本発明の第3の実施例の半導体集積回路装置の
構成を示す図である。
構成を示す図である。
【図6】従来の半導体集積回路装置の構成を示す図であ
る。
る。
【図7】図6に示す半導体集積回路装置の動作を示す波
形図である。
形図である。
【図8】従来のテスト回路の構成を示す図である。
11,12,411,412 フリップフロップ 13,102,104,105,106,311,31
2,313,314,315,316,405,406
バッファ 14 排他的論理和回路 15,17,116,514,520 I/Oバッフ
ァ 16,18,101,117,515,521,80
1,806 端子 19 配線 21,24,421,424 データ入力端子 22,25,422,425 出力端子 23,26,423,426 クロック入力端子 30,561,562,563,564,565,56
8 配線端子 31,32,33,41,42,103,122,12
4,125,321,322,323,324,32
5,326,327,328,401,402,40
3,404,441,442,516,551,55
2,553 配線 100,300,400,600 半導体集積回路装
置 108,110,112,119,121,508,5
10,512 フリップフロップ
2,313,314,315,316,405,406
バッファ 14 排他的論理和回路 15,17,116,514,520 I/Oバッフ
ァ 16,18,101,117,515,521,80
1,806 端子 19 配線 21,24,421,424 データ入力端子 22,25,422,425 出力端子 23,26,423,426 クロック入力端子 30,561,562,563,564,565,56
8 配線端子 31,32,33,41,42,103,122,12
4,125,321,322,323,324,32
5,326,327,328,401,402,40
3,404,441,442,516,551,55
2,553 配線 100,300,400,600 半導体集積回路装
置 108,110,112,119,121,508,5
10,512 フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/66 F 7514−4M 27/04 21/822
Claims (5)
- 【請求項1】 クロック信号に同期してデータの保持ま
たは書込を行う複数個のフリップフロップと、前記クロ
ック信号の駆動能力を増巾するクロックドライバーと、
前記クロックドライバーの出力から導出されるクロック
信号配線とを半導体基板の一主表面上に形成したクロッ
ク信号同期型の半導体集積回路装置において、前記クロ
ック信号配線に接続されて前記クロック信号をクロック
端子に受ける第1および第2のフリップフロップのそれ
ぞれと、前記第1および第2のフリップフロップのそれ
ぞれのデータ入力端子のそれぞれに入力される外部測定
信号と、この外部測定信号の前記第1のフリップフロッ
プへの遅延時間および前記第2のフリップフロップへの
遅延時間のそれぞれを等しくする遅延手段と、前記クロ
ック信号により駆動され出力される前記第1および第2
のそれぞれのフリップフロップの出力信号のそれぞれの
一致検出手段とを有することを特徴とする半導体集積回
路装置。 - 【請求項2】 前記遅延手段は、前記外部測定信号を受
けるバッファと、このバッファの出力端と前記第1のフ
リップフロップの前記データ入力端子とを接続する配線
の配線長と前記バッファの前記出力端と前記第2のフリ
ップフロップの前記データ入力端子とを接続する配線の
配線長とを等しくすることを特徴とする請求項1記載の
半導体集積回路装置。 - 【請求項3】 前記遅延手段は、前記外部測定信号を受
けるバッファと、このバッファの出力端と前記第1のフ
リップフロップの前記データ入力端子とを複数個の第1
の外部測定信号バッファと前記第1の外部測定信号バッ
ファ間を接続する第1の外部測定信号バッファ線とで接
続し、前記バッファの出力端と前記第2のフリップフロ
ップの前記データ入力端子とを前記第1の外部測定信号
バッファの遅延時間が等しく前記第1の外部測定信号バ
ッファと同一数の第2の外部測定信号バッファと前記第
2の外部測定信号バッファ間を接続する前記第1の外部
測定信号バッファ線と等長の第2の外部測定信号バッフ
ァ線とで接続することを特徴とする請求項1記載の半導
体集積回路装置。 - 【請求項4】 前記一致検出手段は、前記第1および第
2のフリップフロップの出力信号のそれぞれを入力とす
る排他的論理回路で構成されることを特徴とする請求項
1,2または3記載の半導体集積回路装置。 - 【請求項5】 クロック信号に同期してデータの保持ま
たは書込を行う複数個のフリップフロップと、前記クロ
ック信号の駆動能力を増巾するクロックドライバーと、
前記クロックドライバーの出力から導出されるクロック
信号配線とを半導体基板の一主平面上に形成したクロッ
ク信号同期型の半導体集積回路装置において、前記クロ
ック信号配線に接続されて前記クロック信号をクロック
端子に受ける第1および第2のフリップフロップのそれ
ぞれと、前記第1および第2のフリップフロップのそれ
ぞれのデータ入力端子のそれぞれに入力される外部測定
信号と、この外部測定信号の前記第1のフリップフロッ
プへの遅延時間および前記第2のフリップフロップへの
遅延時間のそれぞれを等しくする第1の遅延手段と、前
記クロック信号配線の前記クロック信号の伝搬遅延時間
の等しくなる接続点に接続されて前記クロック信号をク
ロック端子に受ける第3および第4のフリップフロップ
のそれぞれと、前記第3および第4のフリップフロップ
のそれぞれのデータ入力端子のそれぞれに入力される前
記外部測定信号の前記第3のフリップフロップへの遅延
時間および前記第4のフリップフロップへの遅延時間の
それぞれを等しくする第2の遅延手段と、前記第1およ
び第2のフリップフロップの出力信号のそれぞれならび
に前記第3および第4のフリップフロップの出力信号の
それぞれを選択する選択回路と、この選択回路の出力を
受ける一致検出手段とを有することを特徴とする半導体
集積回路装置。
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